TWI536391B - 記憶體設備及其操作方法 - Google Patents

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Description

記憶體設備及其操作方法
本發明一般而言係關於半導體記憶體設備及方法，且更特定而言係關於用於記憶體之整形碼。
記憶體裝置通常提供為電腦或其他電子裝置中之內部半導體積體電路。存在包含揮發性及非揮發性記憶體之諸多不同類型之記憶體。揮發性記憶體可需要電力來維持其資料(例如，使用者資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)以及其他。非揮發性記憶體可藉由在未供電時保持所儲存資料而提供永久資料且可包含NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)、電可抹除可程式化ROM(EEPROM)、可抹除可程式化ROM(EPROM)及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁阻式隨機存取記憶體(MRAM)以及其他。
記憶體作為揮發性及非揮發性資料儲存器用於一寬廣範圍之電子應用。非揮發性記憶體(例如，NAND快閃記憶體、NOR快閃記憶體等)可用於諸如膝上型電腦、固態磁碟機(SSD)、可攜式記憶條、數位相機、蜂巢式電話、可攜式音樂播放器(諸如MP3播放器、電影播放器)之可攜式電子裝置及其他電子裝置中。記憶體單元可配置成陣列，其中陣列被用於記憶體裝置中。
某些記憶體單元基於其經受之程式化及/或抹除循環之數量而展現磨損。亦即，記憶體單元效能可隨著重複使用而降級。降級可導致(例如)諸如降低之資料保持之問題。
100‧‧‧計算系統
102‧‧‧主機
104‧‧‧記憶體系統
106‧‧‧主機介面/介面
108‧‧‧控制器
110‧‧‧記憶體裝置/記憶體
112‧‧‧錯誤校正組件
114‧‧‧整形組件
210‧‧‧記憶體
205-1‧‧‧字線/選定字線
205-N‧‧‧字線/選定字線
207-1‧‧‧局域位元線/位元線
207-2‧‧‧局域位元線
207-3‧‧‧局域位元線
207-M‧‧‧局域位元線
209-1‧‧‧NAND串
209-2‧‧‧NAND串
209-3‧‧‧NAND串
209-M‧‧‧NAND串
211-1‧‧‧非揮發性記憶體單元/記憶體單元
211-N‧‧‧非揮發性記憶體單元/記憶體單元/最後記憶體單元
213‧‧‧場效應電晶體/源極選擇閘極
215‧‧‧汲極選擇線
217‧‧‧源極選擇線
219‧‧‧場效應電晶體/汲極選擇閘極
221-1‧‧‧汲極觸點
223‧‧‧共同源極/共同源極線
330-1‧‧‧Vt分佈/分佈
330-2‧‧‧Vt分佈/分佈
325‧‧‧下部頁程式化程序
327‧‧‧中間頁程式化程序
329‧‧‧上部頁程式化程序
332-1‧‧‧Vt分佈/分佈
332-2‧‧‧Vt分佈/分佈
332-3‧‧‧Vt分佈/分佈
332-4‧‧‧Vt分佈/分佈
334-1-334-8‧‧‧Vt分佈
440‧‧‧映射
442‧‧‧4位元所接收位元型樣/所接收位元型樣/所接收4位元位元型樣
444‧‧‧5位元整形位元型樣/整形位元型樣/整形5位元位元型樣
550‧‧‧圖式
560‧‧‧圖式
603-1‧‧‧箭頭/傳入資料/資料/所接收資料
603-2‧‧‧箭頭
610‧‧‧記憶體
612-1‧‧‧錯誤校正碼編碼器
612-2‧‧‧錯誤校正碼解碼器
614-1‧‧‧整形編碼器
614-2‧‧‧整形解碼器
680‧‧‧設備
690‧‧‧設備
L1-L8‧‧‧資料狀態
Vt‧‧‧較低臨限電壓/臨限電壓
圖1係根據本發明之若干項實施例之呈包含經組態以實施用於記憶體之整形碼之至少一個記憶體系統之一計算系統形式之一設備之一方塊圖。
圖2係包括可根據本發明之若干項實施例操作之一記憶體單元陣列之一記憶體之一部分之一示意圖。
圖3圖解說明與根據本發明之若干項實施例程式化記憶體單元相關聯之一圖式。
圖4圖解說明根據本發明之若干項實施例之所接收數位型樣與整形數位型樣之間的一映射。
圖5A係圖解說明與根據先前技術經程式化之記憶體單元相關聯之所儲存數位型樣之比例之一圖式。
圖5B係圖解說明與根據圖4中所展示之映射經程式化之記憶體單元相關聯之所儲存數位型樣之比例之一圖式。
圖6A係根據本發明之若干項實施例之與用於記憶體之整形碼相關聯之一設備之一部分之一方塊圖。
圖6B係根據本發明之若干項實施例之與用於記憶體之整形碼相關聯之一設備之一部分之一方塊圖。
一種實例性設備包括：一記憶體單元陣列；及一整形組件，其耦合至該陣列且經組態以根據所接收數位型樣至整形數位型樣之一映射來編碼若干所接收數位型樣中之每一者。所接收數位型樣至整形數位型樣之該映射遵守一整形約束，該整形約束將經允許具有一特定數 位值之該等整形數位型樣之連續數位之一量限制至一最高量。
本發明之若干項實施例可包含可使經程式化資料狀態朝向對應於較低臨限電壓位準之彼等資料狀態偏斜(與先前方法相比此可提供經改良之資料保持以及其他益處)之編碼程序。經改良之資料保持可(例如)增加記憶體裝置之有用壽命以及其他益處。
在本發明之以下詳細說明中，參考形成本發明之一部分之隨附圖式，且在隨附圖式中以圖解說明之方式展示可如何實踐本發明之一或多項實施例。充分詳細地闡述此等實施例以使得熟習此項技術者能夠實踐本發明之實施例，且將理解，可在不背離本發明之範疇之情況下利用其他實施例且可做出程序、電及/或結構改變。如本文中所使用，標誌符「M」及「N」(特定而言係關於圖式中之參考編號)指示可包含如此標記之若干特定特徵。如本文中所使用，「若干」一特定事物可係指一或多個此等事物(例如，若干記憶體裝置可係指一或多個記憶體裝置)。
本文中之圖遵循一編號慣例，其中第一數位或前幾個數位對應於圖式圖編號且剩餘數位識別圖式中之一元件或組件。不同圖之間的類似元件或組件可藉由使用類似數位來識別。舉例而言，在圖l中110可指代元件「10」，且在圖2中一類似元件可指代為210。如將瞭解，可添加、交換及/或消除本文中各種實施例中所展示之元件以便提供本發明之若干項額外實施例。另外，如將瞭解，圖中所提供之元件之比例及相對比例尺意欲圖解說明本發明之特定實施例，且不應視為一限制意義。
圖1係根據本發明之若干項實施例之呈包含經組態以實施用於記憶體之整形碼之至少一個記憶體系統104之一計算系統100形式之一設備之一方塊圖。如本文中所使用，一記憶體系統104、一控制器108或一記憶體裝置110亦可單獨地視為一「設備」。記憶體系統104可係(例 如)一固態磁碟機(SSD)且可包含一主機介面106、一控制器108(例如，一處理器及/或其他控制電路)及若干記憶體裝置110(其可稱為記憶體110)。記憶體110可包括(例如)諸如NAND快閃裝置之若干固態記憶體裝置，該等固態記憶體裝置為記憶體系統104提供一儲存磁碟區。
控制器108可經由複數個通道耦合至主機介面106及記憶體110且可用以在記憶體系統104與一主機102之間傳送資料。介面106可呈一標準化介面形式。舉例而言，當在一計算系統100中使用記憶體系統104來進行資料儲存時，介面106可係一串列進階技術附接(SATA)、高速周邊組件互連(PCIe)或一通用串列匯流排(USB)，以及其他連接器及介面。然而，一般而言，介面106可提供用於在記憶體系統104與具有用於介面106之相容接收器之一主機102之間傳遞控制、位址、資料及其他信號之一介面。
主機102可係諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一行動電話或一記憶卡讀取器之一主機系統以及各種其他類型之主機。主機102可包含一系統母板及/或底板且可包含若干記憶體存取裝置(例如，若干處理器)。主機102亦可係諸如其中記憶體系統104係一記憶體裝置(例如，具有一晶粒上控制器之一記憶體裝置)之一記憶體控制器。
控制器108可與記憶體110(在某些實施例中其可係一單個晶粒上之若干記憶體陣列)通信以控制資料讀取、寫入及抹除操作以及其他操作。作為一實例，控制器108可在與對應於記憶體110之一或多個晶粒相同之一晶粒上或不同之一晶粒上。
儘管未具體圖解說明，但控制器108針對將控制器108耦合至記憶體110之每一通道可包含一離散記憶體通道控制器。控制器108可包含(舉例而言)用於控制對記憶體110之存取及/或用於促進主機102與記 憶體110之間的資料傳送之呈硬體及/或韌體(例如，一或多個積體電路)及/或軟體形式之若干組件。
如圖1中所圖解說明，控制器108可包含一錯誤校正組件112(ECC編碼器/解碼器)及一整形組件114(整形編碼器/解碼器)。錯誤校正組件112可包含(舉例而言)諸如包含一博斯-喬赫裏-霍克昆亨(BCH)錯誤校正電路及一李德所羅門(Reed Solomon)錯誤校正電路之群組中之一者之一代數錯誤校正電路以及其他類型之錯誤校正電路。整形組件114可包含(舉例而言)經組態以根據所接收數位型樣至整形數位型樣之一映射來編碼所接收數位型樣(例如，自主機102所接收且將寫入至記憶體110之資料)之電路，如本文中進一步所闡述。整形組件114(例如，一整形編碼器及/或解碼器)亦可包含經組態以解碼所接收數位型樣(例如，已根據上述映射編碼之自記憶體110讀取之資料)之電路。結合圖4進一步闡述一實例性映射。儘管術語「位元」(例如，二進制數位)用於本文中所闡述之實例中，但實施例並不限於一個二進制數位系統。
錯誤校正組件112與整形組件114中之每一者可係諸如一特殊應用積體電路(ASIC)之離散組件或可反映由未必具有與控制器108之其他部分分離之一離散實體形式之控制器108內之電路提供之功能性之組件。儘管在圖1中圖解說明為控制器108內之組件，但錯誤校正組件112與整形組件114中之每一者可在控制器108外部或具有位於控制器108內之若干組件及位於控制器108外部之若干組件。如圖6A及圖6B中所圖解說明，在若干項實施例中錯誤校正組件112及整形組件114可包括單獨編碼及解碼組件。
記憶體110可包含若干記憶體單元(例如，非揮發性記憶體單元)陣列。舉例而言，陣列可係具有一NAND架構之快閃陣列。然而，實施例不限於一特定類型之記憶體陣列或陣列架構。儘管本文中通常提 及一NAND架構中之浮動閘極類型快閃記憶體單元，但實施例並不如此受限制。記憶體單元可(例如)分組成包含若干實體頁之若干區塊。若干區塊可包含於一記憶體單元平面中且一陣列可包含若干平面。作為一項實例，一記憶體裝置可經組態以儲存每頁8KB(千位元組)使用者資料、每區塊128頁使用者資料、每平面2048個區塊及每裝置16個平面。
在操作中，舉例而言，資料可作為一資料頁寫入至記憶體110及/或自記憶體110讀取。如此，一資料頁可稱為記憶體系統之一資料傳送大小。資料可以稱為區段(例如，主機區段)之資料片段發送至一主機(例如，主機102)/自該主機發送。如此，一資料區段可稱為主機之一資料傳送大小。
根據若干項實施例，控制器108可經組態以控制根據所接收位元型樣至整形位元型樣之一映射來編碼若干所接收位元型樣中之每一者，其中所接收位元型樣至整形位元型樣之映射遵守一整形約束，該整形約束包含具有一第一位元值之整形位元型樣之連續位元之一最高量。控制器108亦可控制將該若干經編碼所接收位元型樣程式化至一記憶體單元群組(例如，與記憶體110相關聯之一記憶體單元頁)。如本文中進一步所闡述，例如與均勻隨機位元型樣相比，與經編碼位元型樣相關聯之整形約束可導致使對應於較低臨限電壓(Vt)位準之經程式化資料狀態之一比例偏斜。
圖2係包括可根據本發明之若干項實施例操作之一記憶體單元陣列之一記憶體210之一部分之一示意圖。圖2之實施例圖解說明一NAND架構非揮發性記憶體陣列。然而，本文中所闡述之實施例不限於此實例。如圖2中所展示，記憶體陣列包含存取線(例如，字線205-1、...、205-N)及交叉資料線(例如，局域位元線207-1、207-2、207-3、...、207-M)。為便於在數位環境中定址，字線205-1、...、205-N 之數目及局域位元線207-1、207-2、207-3、...、207-M之數目可係2之某一冪(例如，256個字線×4,096個位元線)。
記憶體陣列包含NAND串209-1、209-2、209-3、...、209-M。每一NAND串包含非揮發性記憶體單元211-1、...、211-N，其各自以通信方式耦合至一各別字線205-1、...、205-N。每一NAND串(及其構成記憶體單元)亦與一局域位元線207-1、207-2、207-3、...、207-M相關聯。每一NAND串209-1、209-2、209-3、...、209-M之記憶體單元211-1、...、211-N在一源極選擇閘極(SGS)(例如，一場效應電晶體(FET)213)與一汲極選擇閘極(SGD)(例如，FET 219)之間源極至汲極地串聯耦合。每一源極選擇閘極213經組態以回應於源極選擇線217上之一信號將一各別NAND串選擇性地耦合至一共同源極223，而每一汲極選擇閘極219經組態以回應於汲極選擇線215上之一信號將一各別NAND串選擇性地耦合至一各別位元線。
如圖2中所圖解說明之實施例中所展示，源極選擇閘極213之一源極耦合至一共同源極線223。源極選擇閘極213之汲極耦合至對應NAND串209-1之記憶體單元211-1之源極。汲極選擇閘極219之汲極在汲極觸點221-1處耦合至對應NAND串209-1之位元線207-1。汲極選擇閘極219之源極耦合至對應NAND串209-1之最後記憶體單元211-N(例如，一浮動閘極電晶體)之汲極。
在若干項實施例中，非揮發性記憶體單元211-1、...、211-N之構造包含一源極、一汲極、一浮動閘極或其他電荷儲存結構及一控制閘極。記憶體單元211-1、...、211-N使其控制閘極分別耦合至一字線205-1、...、205-N。一NOR陣列架構將係類似地佈置，惟記憶體單元串將並聯耦合於選擇閘極之間。此外，一NOR架構可提供對陣列中之記憶體單元之隨機存取(例如，與如同一NAND架構之基於頁存取不同)。
在操作中，耦合至一選定字線(例如，205-1、...、205-N)之若干單元可作為一群組一起寫入及/或讀取。一起寫入及/或讀取之一單元群組可稱為一單元頁且可儲存若干資料頁。例如，如下文與圖3相關聯地進一步所闡述，記憶體單元211-1、...、211-N可係經組態以儲存一個以上資料數位(例如，位元)之多位階單元。在某些此等例項中，每一多位階單元中所儲存之位元可對應於不同資料頁。舉例而言，一2位元單元之一第一位元可對應於一第一資料頁(例如，一下部頁)，且該2位元單元之一第二位元可對應於一第二資料頁(例如，一上部頁)。儲存每單元兩個以上位元之單元可包括對應於一下部資料頁之一第一位元、對應於一上部資料頁之一第二位元及對應於一或多個中間資料頁之一或多個額外位元。耦合至一特定字線且一起程式化至各別資料狀態之若干單元可稱為一目標頁。一程式化操作可包含將若干程式化脈衝(例如，16V至20V)施加至一選定字線以便將耦合至彼選定字線之選定單元之臨限電壓(Vt)增加至對應於一目標資料狀態之一所期望電壓位準。
讀取操作可包含感測耦合至一選定單元之一位元線之一電壓及/或電流改變以便判定選定單元之狀態。讀取操作可包含給一位元線預充電且在一選定單元開始導電時感測放電。一種類型之讀取操作包括將一斜升讀取信號施加至一選定字線，且另一類型之讀取操作包括將複數個離散讀取信號施加至選定字線以判定單元之狀態。
圖3圖解說明與根據本發明之若干項實施例程式化記憶體單元相關聯之一圖式。在此實例中，記憶體單元係3位元記憶體單元，其中每一單元可程式化至八個資料狀態(例如，L1至L8)中之一者，該等資料狀態各自指示一不同3位元所儲存位元型樣(例如，111、011、001、101、100、000、010及110)。在若干項實施例中，3位元所儲存位元型樣中之位元中之每一者對應於一不同資料頁。例如，最低有效 位元(LSB)(圖3中展示為方框中之最右位元)可貢獻於一第一資料頁(例如，一下部資料頁)，中間位元可貢獻於一第二資料頁(例如，一中間資料頁)，且最高有效位元(MSB)(圖3中展示為由菱形符號環繞之最左位元)可貢獻於一第三資料頁(例如，一上部資料頁)。如此，在此實例中，一單元頁可儲存三個資料頁。
然而，實施例並不限於儲存三個資料位元之多位階記憶體單元。例如，若干項實施例可包含經組態以儲存三個以上或少於三個資料位元及/或一分率數值之資料位元之記憶體單元。此外，實施例並不限於指派給資料狀態L1至L8之特定位元值。
圖3中所展示之圖式圖解說明在一下部頁程式化(LPP)程序325、一中間頁程式化(MPP)程序327及一上部頁程式化(UPP)程序329之後的若干單元之臨限電壓(Vt)分佈。如熟習此項技術者將瞭解，可在將新資料程式化至其之前抹除NAND快閃記憶體單元。
作為LPP程序325之部分，將記憶體單元之Vt調整(例如，經由施加至一選定字線之程式化脈衝)至由Vt分佈330-1及330-2表示之兩個位準中之一者。電壓位準由Vt分佈表示，Vt分佈可反映程式化至一特定位準之單元之一統計平均Vt位準。在此實例中，在LPP程序325期間將其下部頁將儲存「1」(例如，LP=1)之一位元值之單元程式化至分佈330-1，且在LPP程序325期間將其下部頁將儲存「0」(例如，LP=0)之一位元值之單元程式化至分佈330-2。
作為MPP程序327之部分，將記憶體單元之Vt調整至由Vt分佈332-1、332-2、332-3及332-4表示之四個位準中之一者。在此實例中，在MPP程序327期間將其中間頁將儲存「1」(例如，MP=1)之一位元值之單元程式化至分佈332-2及332-3中之一者，且在MPP程序327期間將其中間頁將儲存「0」(例如，MP=0)之一位元值之單元程式化至分佈332-1及332-4中之一者。
作為UPP程序329之部分，將記憶體單元之Vt調整至由Vt分佈334-1至334-8表示之八個位準中之一者，該等位準分別對應於資料狀態L1至L8，其中資料狀態L1至L8中之每一者指示一不同3位元所儲存位元型樣。在此實例中，程式化至資料狀態L1之單元儲存資料「111」，程式化至資料狀態L2之單元儲存資料「011」，程式化至資料狀態L3之單元儲存資料「001」，程式化至資料狀態L4之單元儲存資料「101」，程式化至資料狀態L5之單元儲存資料「100」，程式化至資料狀態L6之單元儲存資料「000」，程式化至資料狀態L7之單元儲存資料「010」，且程式化至資料狀態L8之單元儲存資料「110」。
在操作中，與程式化至較低Vt位準之單元相比，程式化至較高Vt位準之單元可具有一增加之保持雜訊。例如，與程式化至資料狀態L1及L2之單元之Vt相比，程式化至資料狀態L7及L8之單元之Vt可更易於隨時間發生增加之移位。如此，可藉由提供使所儲存位元型樣朝向對應於較低Vt位準之彼等所儲存位元型樣偏斜之一編碼方案減少保持雜訊。在圖3中所圖解說明之實例中，儲存位元型樣「100」、「000」、「010」及「110」之記憶體單元(例如，分別程式化至資料狀態L5、L6、L7及L8之彼等單元)對應於其下部頁儲存位元值「0」之單元。儲存位元型樣「111」、「011」、「001」及「101」之記憶體單元(例如，分別程式化至資料狀態L1、L2、L3及L4之彼等單元)對應於其下部頁儲存位元值「1」之單元。
因此，在其下部頁中儲存位元值「1」之單元(例如，在LPP程序325期間程式化至Vt分佈330-1之單元)具有比在其下部頁中儲存位元值「0」之單元(例如，在LPP程序325期間程式化至Vt分佈330-2之單元)低之一Vt位準。若接收(例如，自一主機)均勻隨機資料，則將預期所接收資料將包括50%「1」及50%「0」。如此，根據圖3中所展示之程式化程序，50%之單元(例如，在其下部頁中儲存位元值「1」之 單元)將程式化至資料狀態L1至L4中之一者，且50%之單元(例如，在其下部頁中儲存位元值「0」之單元)將程式化至資料狀態L5至L8中之一者。此外，若將把所接收資料作為一下部資料頁程式化至一單元群組，則50%之單元將程式化至Vt分佈330-1且50%之單元將程式化至Vt分佈330-2。
因此，可藉由根據所接收位元型樣至整形位元型樣之一映射來編碼所接收位元型樣而減少保持雜訊，以使得當將經編碼位元型樣作為一資料頁(例如，一下部頁)之至少一部分程式化至一單元群組(例如，一單元頁)時，使其下部頁程式化至一第一位元值(例如，「1」)之單元之比例與其下部頁程式化至一第二位元值(例如，「0」)之單元之比例相比偏斜(例如，朝向對應於對應於較低臨限電壓位準之彼等所儲存位元型樣之位元值)。
與圖4相關聯地進一步闡述所接收數位(例如，位元)型樣至整形數位(例如，位元)型樣之一實例性映射。在若干項實施例中，該映射遵守一整形約束，該整形約束將經允許具有一特定位元值之整形位元型樣之連續位元之一量限制至一最高量。例如，為了使單元之程式化朝向對應於較低Vt位準之資料狀態偏斜，該整形約束可限制整形位元型樣中之連續「0」之量。作為一實例，一整形約束可由(x,k)表示，其中「x」係特定位元值(例如，「0」或「1」)且「k」係具有位元值「x」之整形位元型樣中之連續位元之最高(例如，最大)量。例如，一(0,2)整形約束可指示一串整形位元型樣中之連續「0」之最大量係2。類似地，一(1,4)整形約束可指示一串整形位元型樣中之連續「1」之最大量係4。實施例並不限於「k」之一特定值。舉例而言，在若干項實施例中，「k」具有4或更小之一值。
在若干項實施例中，僅根據所接收位元型樣至整形位元型樣之映射來編碼將寫入至一記憶體單元群組之一下部頁之彼等所接收位元 型樣。例如，一控制器(例如，圖1中所展示之控制器108)可經組態以判定是否將把所接收資料作為一下部資料頁、一中間資料頁或一上部資料頁寫入至記憶體單元群組。在若干項實施例中，僅在判定資料將作為一下部資料頁寫入至單元群組之情況下，才根據映射編碼所接收資料。在此等實施例中，可不根據映射編碼將寫入至記憶體單元群組之上部頁之所接收資料及將寫入至一或多個中間頁之所接收資料。然而，實施例並不如此受限制。舉例而言，在若干項實施例中，可藉助所接收位元型樣至整形位元型樣之一映射來編碼將寫入至一記憶體單元群組之上部頁之資料及/或將寫入至一記憶體單元群組之一或多個中間頁之資料。針對將寫入至記憶體單元群組之一下部頁之彼等位元型樣的所接收位元型樣至整形位元型樣之映射可不同於針對將寫入至一中間頁及/或一上部頁之彼等位元型樣之映射。
作為一實例，所接收位元型樣至映射位元型樣之映射可包括固定數目個M位元所接收位元型樣及對應固定數目個N位元整形位元型樣。在若干項實施例中，N大於M。此外，在若干項實施例中，N可等於M+1。例如，圖4圖解說明16個4位元所接收位元型樣442與一對應16個5位元整形位元型樣444之間的一映射440。例如，所接收位元型樣442可表示自一主機(例如，圖1中所展示之主機102)傳入(例如，至諸如圖1中所展示之控制器108之一控制器)之資料。如圖4中所展示，每一4位元所接收位元型樣442映射至一特定5位元整形位元型樣444。在此實例中，映射440遵守一(0,2)整形約束。亦即，整形位元型樣444中無一者包括兩個以上連續資料值「0」。對應於映射440之(0,2)整形約束亦確保整形位元型樣444串不包含兩個以上連續資料值「0」。
在操作中，根據映射440編碼所接收資料(例如，若干所接收4位元位元型樣442)且然後將經編碼資料(例如，若干整形5位元位元型樣 444)程式化至記憶體(例如，圖1中所展示之記憶體110及圖2中所展示之記憶體210)。如此，圖4中所圖解說明之此映射實例達成4/5(80%)之一碼率。亦即，存在與映射440相關聯之一1/5(20%)附加項，此乃因其採取多出之20%位元來表示一特定資料量。然而，當將映射440施加至大致均勻隨機資料時，其在經編碼資料中產生約62%「1」及38%「0」(例如，如與針對未經編碼之均勻隨機資料之「0」與「1」之一50/50混合相比)。如此，當與程式化一下部資料頁(例如，圖3中所展示之LPP程序325)相關聯地採用映射440時，舉例而言，約62%之單元將在其下部頁中儲存「1」且約38%將在其下部頁中儲存「0」。因此，即使不與程式化單元之上部頁或中間頁相關聯地使用映射440，單元之所儲存位元型樣(例如，在上部頁程式化之後)亦將朝向其LSB(例如，下部頁)具有一位元值「1」之所儲存位元型樣(例如，朝向對應於較低Vt位準之資料狀態)偏斜。
實施例並不限於圖4中所闡述之映射440。舉例而言，除映射440以外的映射可用以達成一(0,2)整形約束，且實施例並不限於一特定整形約束。如下文表1中所指示，可經由特定整形約束達成之碼率隨著「k」值增加而增加。例如，如表1中所展示，增加對經允許具有一位元值「0」之整形位元型樣中之連續位元之最高量之限制增加可經由一特定「k」值達成之最大碼率。
如此，提供具有較高「k」值之整形約束增加最大可能碼率，此可降低與映射相關聯之附加項；然而，提供具有較高「k」值之整形約束亦由於經編碼位元型樣中之「1」與「0」之比例將更接近於50/50而減小一相關聯之映射使經程式化資料(例如，朝向較低Vt位準)偏斜之能力。作為一項實例，遵守一(0,4)約束的16位元所接收位元型樣至17位元整形位元型樣之一映射可達成約94%(16/17)之一碼率且可在經編碼資料中達成約57%「1」及43%「0」之一分佈。如此，16：17映射達成比圖4中所展示之4：5映射440高之一碼率，但在經編碼資料中達成「1」/「0」之一較少偏斜量(例如，57/43對62/38)。
圖5A係圖解說明與根據先前技術程式化之記憶體單元相關聯之所儲存位元型樣之比例之一圖式550。圖5A中所圖解說明之實例對應於程式化至八個資料狀態中之一者之記憶體單元，該等資料狀態各自表示一不同所儲存3位元位元型樣。記憶體單元可經由諸如與圖3相關聯地闡述之一下部頁、中間頁及上部頁程式化程序經程式化。在下部頁程式化期間，將單元程式化至兩個Vt位準中之一者(例如，假設均勻隨機資料之情況下50%至每一Vt位準)。在中間頁程式化期間，將單元程式化至四個Vt位準中之一者(例如，假設均勻隨機資料之情況下25%至每一Vt位準)。在上部頁程式化期間，將單元程式化至八個Vt位準中之一者(例如，假設均勻隨機資料之情況下12.5%至每一Vt位準)。如此，儲存八個不同3位元位元型樣中之每一者之一單元之可能性係12.5%，如圖5A中所展示。
圖5B係圖解說明與根據圖4中所展示之映射程式化之記憶體單元相關聯之所儲存位元型樣之比例之一圖式560。如此，圖5B中所圖解說明之實例對應於程式化至八個資料狀態中之一者之記憶體單元，該 等資料狀態各自表示一不同所儲存3位元位元型樣。記憶體單元可經由諸如與圖3相關聯地闡述之一下部頁、中間頁及上部頁程式化程序程式化。然而，在若干項實施例中，根據本文中所闡述之實施例編碼將寫入至單元之下部頁、中間頁及上部頁中之至少一者之所接收位元型樣。例如，在圖5B中所圖解說明之實例中，根據遵守一(0,2)整形約束之圖4中所展示之映射440編碼所接收位元型樣(例如，所接收位元型樣442)。如此，在一下部頁程式化程序期間，將經編碼位元型樣(例如，整形位元型樣444)寫入至一記憶體單元群組(例如，一記憶體單元頁)之下部頁。由於與映射440相關聯地編碼，因此具有一下部頁資料值「1」對一資料值「0」之單元之比例係約62.4%/37.6%(例如，假設均勻隨機所接收資料之情況下)。
如上文所闡述，映射440可使所儲存位元型樣朝向對應於較低Vt位準之彼等所儲存位元型樣(例如，在此實例中朝向位元型樣「111」、「011」、「001」、及「101」)偏斜。假設不根據映射440編碼將寫入至單元之一中間頁及一上部頁之所接收位元型樣(例如，僅根據映射440編碼將寫入至下部頁之資料)，則所儲存位元型樣之比例將係如圖式560中所圖解說明。亦即，約15.6%單元群組將儲存位元型樣「111」，約15.6%單元群組將儲存位元型樣「011」，約15.6%單元群組將儲存位元型樣「001」，約15.6%單元群組將儲存位元型樣「101」，約9.4%單元群組將儲存位元型樣「100」，約9.4%單元群組將儲存位元型樣「000」，約9.4%單元群組將儲存位元型樣「010」，且約9.4%單元群組將儲存位元型樣「110」。如此，如與圖5A之先前技術實例相比，根據本發明之若干項實施例經程式化之單元(諸如圖5B中所展示之單元)可具有經程式化至對應於較低Vt位準之資料狀態之一增加比例之單元。因此，與先前方法相比，本發明之實施例可減小資料保持雜訊之可能性，以及具有其他益處。
圖6A及圖6B各自圖解說明根據本發明之若干項實施例之與用於記憶體之整形碼相關聯之一設備之一部分之一方塊圖。圖6A及圖6B中所圖解說明之實例包含一錯誤校正碼(ECC)編碼器612-1、一整形編碼器614-1、一記憶體610、一整形解碼器614-2及一ECC解碼器612-2。
ECC編碼器612-1可包括諸如包含一博斯-喬赫裏-霍克昆亨(BCH)錯誤校正電路及一李德所羅門錯誤校正電路之群組中之一者之一代數錯誤校正電路以及其他類型之錯誤校正電路。ECC編碼器612-1可(例如)將同位位元添加至接收至其之傳入位元型樣。ECC解碼器612-2可解碼接收至其之ECC經編碼資料。
整形編碼器614-1可包含(舉例而言)經組態以根據所接收位元型樣至整形位元型樣之一映射來編碼所接收位元型樣之電路，如上文所闡述。整形解碼器614-2亦可包含經組態以解碼所接收位元型樣(例如，已根據上述映射編碼之自記憶體610讀取之資料)之電路。
在圖6A及圖6B中，箭頭603-1表示將寫入至記憶體610之來自一主機(例如，圖1中所闡述之主機102)之傳入資料。在設備680中，傳入資料603-1在經由整形編碼器614-1編碼之前經由ECC編碼器612-1編碼且然後將經編碼資料寫入至記憶體610。如此，經由ECC編碼器612-1添加至資料603-1之錯誤校正資料(例如，同位位元)在寫入至記憶體610之前亦經由整形編碼器614-1根據映射編碼。當自記憶體610讀取記憶體中所儲存之資料(例如，回應於一讀取命令)時，整形解碼器614-2可根據映射解碼讀取資料，ECC解碼器612-2可解碼ECC經編碼資料，且可將使用者資料提供回至主機(例如，如由箭頭603-2所指示)。
在設備690中，傳入資料603-1在經由整形編碼器614-1編碼之後經由ECC編碼器612-1編碼且然後將經編碼資料寫入至記憶體610中。 如此，經由ECC編碼器612-1添加之錯誤校正資料(例如，同位位元)在寫入至記憶體610之前未根據映射經由整形編碼器614-1編碼。未經由整形編碼器614-1編碼錯誤校正資料可減小添加至所接收資料603-1之附加位元之數目(此乃因添加至所接收資料603-1之錯誤校正同位位元將不經受經由整形編碼器614-1編碼)。回應於一讀取命令，自記憶體讀取之資料(例如，一資料頁)可在經由整形解碼器614-2解碼之前經由ECC解碼器612-2解碼，且可將使用者資料提供回至主機。
儘管本文中已圖解說明及闡述特定實施例，但熟習此項技術者將瞭解，經計算以達成相同結果之一配置可替代所展示之特定實施例。本發明意欲涵蓋本發明之各種實施例之調適或變化。將理解，以一說明性方式而非一限定方式做出上文說明。在審閱上文說明之後，熟習此項技術者將明瞭本文中未具體闡述之上文實施例與其他實施例之組合。本發明之各種實施例之範疇包含其中使用上文結構及方法之其他應用。因此，本發明之各種實施例之範疇應參考隨附申請專利範圍連同此等申請專利範圍授權之等效物之全部範圍來判定。
在前文詳細說明中，出於簡化本發明之目的將各種特徵一起分組成一單項實施例。本發明之此方法不解釋為反映本發明之所揭示實施例必須使用比每一請求項中明確陳述之特徵多之特徵之一意圖。而是，如以下申請專利範圍反映，本發明標的物在於少於一單項所揭示之實施例之所有特徵。因此，以下申請專利範圍特此併入至詳細說明中，其中每一請求項獨立地作為一單獨實施例。
100‧‧‧計算系統
102‧‧‧主機
104‧‧‧記憶體系統
106‧‧‧主機介面/介面
108‧‧‧控制器
110‧‧‧記憶體裝置/記憶體
112‧‧‧錯誤校正組件
114‧‧‧整形組件

Claims (28)

  1. 一種記憶體設備，其包括：一記憶體單元陣列；及一整形編碼器，其耦合至該陣列且經組態以根據所接收數位型樣至整形數位型樣之一映射來編碼一數目個所接收數位型樣中之每一者；其中所接收數位型樣至整形數位型樣之該映射遵守一整形約束，該整形約束將經允許具有一特定數位值之該等整形數位型樣之連續數位之一量限制至一最高量，及其中該整形編碼器經組態以僅將經程式化至對應於多個記憶體單元之一群組之一下部資料頁的所接收數位型樣中之該數目之該些數位型樣編碼，其中該等記憶體單元之該群組經組態以儲存對應於該下部資料頁及至少一額外資料頁的資料。
  2. 如請求項1之設備，其中該映射使得根據該映射編碼且對應於一資料頁之一串之該數目個所接收數位型樣不違反該整形約束。
  3. 如請求項1之設備，其中該設備進一步包括一控制器，該控制器耦合至該陣列且經組態以控制將該經編碼數目個所接收數位型樣之每一數位程式化至一記憶體單元群組之一單獨記憶體單元。
  4. 如請求項3之設備，其中該群組之每一記憶體單元經組態以儲存多個資料數位，該多個資料數位包括對應於一下部資料頁之至少一第一數位及對應於一上部資料頁之一第二數位。
  5. 如請求項1之設備，其中該映射包括一固定數目個所接收M數位之數位型樣及一對應固定數目個整形N數位之數位型樣，其中N大於M。
  6. 如請求項1之設備，其中該整形約束將經允許具有以下項之至少一者之該等整形數位型樣之連續數位之量限制至該最高量：一數位值「0」；及一數位值「1」。
  7. 如請求項6之設備，其中該最高量係4或更小。
  8. 一種記憶體設備，其包括：一記憶體單元陣列；及一控制器，其耦合至該陣列且經組態以控制：根據所接收數位型樣至整形數位型樣之一映射來編碼一第一數目個所接收數位型樣之每一者，其中所接收數位型樣至整形數位型樣之該映射遵守一整形約束，該整形約束包含具有一第一數位值之該等整形數位型樣之連續數位之一最高量；及將該經編碼之一第一數目個所接收數位型樣程式化至多個記憶體單元之一群組，其中該等記憶體單元之該群組之該等記憶體單元經組態以儲存對應於一下部資料頁及至少一額外資料頁的資料，其中僅將對應於該經編碼之該第一數目個所接收數位型樣程式化之數位程式化至對應於該群組之該等記憶體單元的該下部資料頁，及其中一第二數目個所接收數位型樣沒有被編碼且經程式化至對應於該群組之該等記憶體單元的該至少一額外資料頁之一者。
  9. 如請求項8之設備，其中所接收數位型樣至整形數位型樣之該映射包括一數目個M數位之數位型樣至N數位之數位型樣之一映射，其中N大於M。
  10. 如請求項9之設備，其中N等於M+1。
  11. 如請求項8之設備，其中該等所接收數位型樣係經錯誤編碼數位 型樣。
  12. 如請求項8之設備，其中該等記憶體單元係可程式化至多個資料狀態中之一者之多位階記憶體單元，其中該多個資料狀態之每一者對應於一特定所儲存數位型樣，且其中該整形約束經組態以使該等記憶體單元之該等所儲存數位型樣朝向對應於較低臨限電壓位準之彼等所儲存數位型樣偏斜。
  13. 一種記憶體設備，其包括：一記憶體單元陣列，其可程式化至各自對應於包括至少以下項之各別數目個所儲存數位型樣中之一者之一數目個不同資料狀態，該數目個不同資料狀態包括至少對應於一下部資料頁之一第一數位及對應於一上部資料頁之一第二數位；及一控制器，其耦合至該陣列且經組態以控制：根據所接收數位型樣至整形數位型樣之一映射來編碼一數目個所接收數位型樣之每一者，其中該映射遵守一整形約束，該整形約束將經允許具有一特定數位值之該等整形數位型樣之連續數位之一量約束至一最高量；對多個記憶體單元之一群組執行一下部頁程式化程序以將該經編碼之數目個所接收數位型樣程式化至該等記憶體單元之該群組作為下部頁資料；及隨後將上部頁資料程式化至該等記憶體單元之該群組，其中該上部頁資料沒有根據該映射而編碼。
  14. 如請求項13之設備，其中執行該下部頁程式化程序包括：將對應於該等各別記憶體單元將程式化至之一特定資料狀態之一所儲存數位型樣之一最低有效數位程式化至該群組之每一記憶體單元。
  15. 如請求項13之設備，其中該設備包括： 一整形編碼器，其經組態以根據該映射編碼該數目個所接收數位型樣；及一整形解碼器，其經組態以基於該映射解碼自該等記憶體單元之該群組讀取之該下部頁資料。
  16. 如請求項15之設備，其中該整形編碼器及該整形解碼器位於該控制器上。
  17. 一種用於操作一記憶體設備之方法，其包括：僅當一數目個所接收數位型樣將被程式化至多個記憶體單元之一群組作為一下部資料頁之至少一部分時，根據所接收數位型樣至整形數位型樣之一映射來編碼該數目個所接收數位型樣之每一者，其中所接收數位型樣至整形數位型樣之該映射遵守一整形約束，該整形約束包含具有一第一數位值之該等整形數位型樣之連續數位之一最高量；及將該經編碼之數目個所接收數位型樣程式化至該等記憶體單元之該群組作為該下部資料頁之至少一部分，及其中該等記憶體單元之該群組之該等記憶體單元經組態以儲存對應於該下部資料頁及至少一額外資料頁的資料。
  18. 如請求項17之方法，其中將該經編碼之數目個所接收數位型樣程式化至該等記憶體單元之該群組作為該下部資料頁之該至少一部分包括執行一下部頁程式化程序。
  19. 如請求項17之方法，其中該方法包含提供使得該數目個經編碼數位型樣達成「0」數位值與「1」數位值之一特定比例之一映射。
  20. 如請求項17之方法，其中該方法包含經由一整形組件編碼該數目個所接收數位型樣之每一者。
  21. 如請求項17之方法，其中將該經編碼之數目個所接收數位型樣 程式化至該等記憶體單元之該群組作為該下部資料頁之該至少一部分包含經由耦合至包括該等記憶體單元之該群組之一記憶體單元陣列之一控制器程式化該經編碼之數目個所接收數位型樣。
  22. 一種記憶體設備，其包括：一錯誤校正碼(ECC)編碼器，其經組態以接收一數位型樣且將錯誤校正資料添加至該所接收數位型樣；一整形編碼器，其耦合至該ECC編碼器且經組態以根據數位型樣至整形數位型樣之一映射來編碼該所接收數位型樣及編碼該經添加錯誤校正資料，其中該整形編碼器經組態以僅將欲被程式化至對應於多個記憶體單元之一群組之一下部資料頁之一數目個所接收數位型樣之該些數位型樣編碼，其中該等記憶體單元之該群組經組態以儲存對應於該下部資料頁及至少一額外資料頁之資料；及一記憶體，其耦合至該整形編碼器，其中數位型樣至整形數位型樣之該映射遵守一整形約束，該整形約束將經允許具有一特定數位值之該等整形數位型樣之連續數位之一量限制至一最高量，其中對應於該映射之該等數位型樣之每一者包括較少於該個別數位型樣映射至一特定整形數位型樣之數位。
  23. 如請求項22之設備，其中該ECC編碼器及該整形編碼器駐存於一控制器上。
  24. 如請求項23之設備，其中該控制器經組態以控制將該經編碼所接收數位型樣及該經編碼所添加錯誤校正資料程式化至該記憶體。
  25. 如請求項23之設備，其中該記憶體包括可程式化至多個資料狀態中之一者之多位階記憶體單元，其中該多個資料狀態中之每 一者對應於一特定所儲存數位型樣，且其中該整形約束經組態以使該等記憶體單元之該等所儲存數位型樣朝向對應於較低臨限電壓位準之彼等所儲存數位型樣偏斜。
  26. 一種記憶體設備，其包括：一整形編碼器，其經組態以接收一數位型樣且根據所接收數位型樣至整形數位型樣之一映射來編碼該所接收數位型樣；一錯誤校正碼(ECC)編碼器，其耦合至該整形編碼器且經組態以將錯誤校正資料添加至該經編碼所接收數位型樣；及一記憶體，其耦合至該ECC編碼器，其中所接收數位型樣至整形數位型樣之該映射遵守一整形約束，該整形約束將經允許具有一特定數位值之該等整形數位型樣之連續數位之一量限制至一最高量；及一控制器，其經組態以僅將該等整形數位型樣程式化至該記憶體之多個記憶體單元之一群組作為一下部資料頁之至少一部分，其中該等記憶體單元之該群組經組態以儲存對應於該下部資料頁及至少一額外資料頁之資料。
  27. 如請求項26之設備，其中該整形編碼器及該ECC編碼器駐存於該控制器上。
  28. 如請求項26之設備，其中該控制器經組態以控制將該經編碼所接收數位型樣及該所添加錯誤校正資料程式化至該記憶體。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9405624B2 (en) * 2014-06-19 2016-08-02 Seagate Technology Llc On-die error detection and correction during multi-step programming
US9672102B2 (en) * 2014-06-25 2017-06-06 Intel Corporation NAND memory devices systems, and methods using pre-read error recovery protocols of upper and lower pages
KR102247087B1 (ko) * 2014-07-08 2021-05-03 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US20160098197A1 (en) * 2014-10-06 2016-04-07 SanDisk Technologies, Inc. Nonvolatile memory and method with state encoding and page-by-page programming yielding invariant read points
US9727261B2 (en) 2015-09-24 2017-08-08 Western Digital Technologies, Inc. Weighted programming patterns in solid-state data storage systems
US10114549B2 (en) 2016-03-17 2018-10-30 Sandisk Technologies Llc Error correction code processing and data shaping for reducing wear to a memory
US10593398B2 (en) 2016-09-13 2020-03-17 Toshiba Memory Corporation Semiconductor storage device including a controller configured to execute a first write and a second write
JP6860787B2 (ja) * 2017-07-25 2021-04-21 富士通株式会社 メモリ制御回路、メモリ、及びメモリ制御方法
US10972215B2 (en) * 2018-03-09 2021-04-06 Nokia Solutions And Networks Oy Methods and apparatus for joint use of probabilistic signal shaping and forward error correction
JP6960877B2 (ja) * 2018-03-22 2021-11-05 キオクシア株式会社 メモリシステム
JP7213712B2 (ja) * 2019-02-14 2023-01-27 キオクシア株式会社 不揮発性半導体記憶装置
KR20210013397A (ko) * 2019-07-24 2021-02-04 삼성전자주식회사 스토리지 장치
KR20210062845A (ko) 2019-11-22 2021-06-01 삼성전자주식회사 비휘발성 메모리 장치의 동작 제어 방법 및 이를 수행하기 위한 데이터 컨버터
KR20210094696A (ko) 2020-01-21 2021-07-30 삼성전자주식회사 비휘발성 메모리 장치, 스토리지 장치, 및 그것의 프로그램 방법
WO2022013589A1 (en) * 2020-07-14 2022-01-20 Micron Technology, Inc Methods and systems for improving access to memory cells
JP2022047393A (ja) * 2020-09-11 2022-03-24 キオクシア株式会社 メモリシステム、半導体記憶装置及びデータ読み出し方法
US20240020223A1 (en) * 2022-07-18 2024-01-18 Micron Technology, Inc. Center allocation data structure

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835413A (en) 1996-12-20 1998-11-10 Intel Corporation Method for improved data retention in a nonvolatile writeable memory by sensing and reprogramming cell voltage levels
WO2001080249A1 (fr) * 2000-04-19 2001-10-25 Fujitsu Limited Procede de commande d'ecriture/de lecture de donnees, et dispositif de stockage
US6794997B2 (en) 2003-02-18 2004-09-21 Sun Microsystems, Inc. Extending non-volatile memory endurance using data encoding
US8848442B2 (en) 2006-03-06 2014-09-30 Sandisk Il Ltd. Multi-bit-per-cell flash memory device with non-bijective mapping
WO2007132456A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Memory device with adaptive capacity
US7984360B2 (en) * 2006-12-31 2011-07-19 Ramot At Tel Aviv University Ltd. Avoiding errors in a flash memory by using substitution transformations
US7861139B2 (en) * 2007-01-26 2010-12-28 Micron Technology, Inc. Programming management data for NAND memories
US7675783B2 (en) 2007-02-27 2010-03-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
EP1990918A1 (en) * 2007-05-07 2008-11-12 Deutsche Thomson OHG Method and apparatus for channel coding
US7802132B2 (en) 2007-08-17 2010-09-21 Intel Corporation Technique to improve and extend endurance and reliability of multi-level memory cells in a memory device
US7573969B2 (en) 2007-09-27 2009-08-11 Sandisk Il Ltd. Counter using shift for enhanced endurance
US7848142B2 (en) 2007-10-31 2010-12-07 Micron Technology, Inc. Fractional bits in memory cells
EP2592553B1 (en) * 2008-03-11 2015-11-18 Agere Systems, Inc. Methods and apparatus for storing data in a multi-level cell flash memory device with cross-page sectors, multi-page coding and per-page coding
US7808819B2 (en) 2008-04-29 2010-10-05 Sandisk Il Ltd. Method for adaptive setting of state voltage levels in non-volatile memory
KR101602316B1 (ko) * 2009-02-09 2016-03-22 삼성전자주식회사 반도체 메모리 장치 및 그것의 데이터 처리 방법
US8756365B2 (en) 2009-02-12 2014-06-17 Ramot At Tel Aviv University Ltd. Apparatus and method for enhancing flash endurance by encoding data
US8004900B2 (en) 2009-03-17 2011-08-23 Sandisk Technologies Inc. Controlling select gate voltage during erase to improve endurance in non-volatile memory
US8370709B2 (en) 2009-04-16 2013-02-05 Micron Technology, Inc. Multiple-level memory cells and error detection
US7848152B1 (en) 2009-05-12 2010-12-07 Skymedi Corporation Method and system for adaptively finding reference voltages for reading data from a MLC flash memory
US8036016B2 (en) 2009-09-01 2011-10-11 Micron Technology, Inc. Maintenance process to enhance memory endurance
JP2011141914A (ja) 2010-01-05 2011-07-21 Siglead Inc Ｎａｎｄ型フラッシュメモリの入出力制御方法及び装置
JP2011204304A (ja) * 2010-03-25 2011-10-13 Toshiba Corp データ記憶装置、及びその書き込み方法
US8745317B2 (en) 2010-04-07 2014-06-03 Densbits Technologies Ltd. System and method for storing information in a multi-level cell memory
US20110286271A1 (en) 2010-05-21 2011-11-24 Mediatek Inc. Memory systems and methods for reading data stored in a memory cell of a memory device
US9070427B2 (en) * 2010-08-13 2015-06-30 Sandisk Technologies Inc. Data coding using divisions of memory cell states
CN103140894B (zh) 2010-08-17 2017-08-22 技术研究及发展基金公司 在非易失性存储器(nvm)单元中减轻单元间耦合效应
US8341500B2 (en) 2010-08-31 2012-12-25 Apple Inc. Detecting corrupted data for a system having non-volatile memory
JP5204868B2 (ja) 2011-04-12 2013-06-05 シャープ株式会社 半導体記憶装置

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