JP2016504658A - メモリのための整形符号 - Google Patents

Abstract

メモリのための整形符号に関連する装置および方法が提供される。例示的な一装置は、メモリセルのアレイと、受信ディジットパターンと整形ディジットパターンとのマッピングに従って複数の受信ディジットパターンの各々を符号化するように構成された、アレイに結合する整形部とを備える。受信ディジットパターンと整形ディジットパターンとのマッピングは、整形ディジットパターンの連続するディジットのうち、特定のディジット値を有することが可能なディジットの数を、上限数に制限する整形制約に従う。【選択図】図１

Description

本開示は一般に、半導体メモリデバイスおよび方法に関し、詳細には、メモリのための整形符号に関する。

メモリデバイスは通常、コンピュータや他の電子装置において内部半導体集積回路として設けられる。揮発性メモリおよび不揮発性メモリなどのさまざまなメモリが存在する。揮発性メモリは、自身のデータ（例えば、ユーザデータ、エラーデータ等）を保持するために電力を必要とすることがあり、特に、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、およびシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、非電力供給時に記憶されたデータを保持することによって永続的データを提供することができ、特に、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読取専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、および、例えば位相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗型ランダムアクセスメモリ（ＲＲＡＭ）、および磁気抵抗型ランダムアクセスメモリ（ＭＲＡＭ）などの抵抗変化型メモリを含んでよい。

メモリは、広範囲の電子用途のための揮発性および不揮発性データ記憶装置として用いられる。不揮発性メモリ（例えば、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ等）は、例えばラップトップコンピュータ、ソリッドステートドライブ（ＳＳＤ）、ポータブルメモリスティック、デジタルカメラ、携帯電話、ＭＰ３再生機器などのポータブル音楽再生機器、動画再生機器、および他の電子装置などのポータブル電子装置において用いられうる。メモリセルはアレイ状に配置され、アレイはメモリデバイス内で用いられる。

一部のメモリセルは、行われたプログラムおよび／または消去サイクルの回数に基づく摩耗を示す。すなわち、メモリセル性能は、反復使用によって低下しうる。この低下は、例えばデータ保持力の低下といった問題を招きうる。

本開示の多くの実施形態に係る、メモリのための整形コードを実現するように構成された少なくとも１つのメモリシステムを含むコンピューティングシステムの形態の装置のブロック図である。 本開示の多くの実施形態に従って使用可能なメモリセルのアレイを備えるメモリの一部の概略図である。 本開示の多くの実施形態に係る、メモリセルのプログラムに関連する図を示す。 本開示の多くの実施形態に係る、受信ディジットパターンと整形ディジットパターンとのマッピングを示す。 従来技術に従ってプログラムされたメモリセルに関連する記憶済みディジットパターンの割合を示す図である。 図４に示すマッピングに従ってプログラムされたメモリセルに関連する記憶済みディジットパターンの割合を示す図である。 本開示の多くの実施形態に係る、メモリのための整形コードに関連する装置の一部のブロック図である。 本開示の多くの実施形態に係る、メモリのための整形コードに関連する装置の一部のブロック図である。

例示的な一装置は、メモリセルのアレイと、アレイに連結され、受信ディジットパターンと整形ディジットパターンとのマッピングに従って複数の受信ディジットパターンの各々を符号化するように構成された整形部とを備える。受信ディジットパターンと整形ディジットパターンとのマッピングは、特定のディジット値を有することが可能な整形ディジットパターンの連続するディジット量を、上限数に制限する整形制約に従う。

本開示の多くの実施形態は、プログラムされたデータ状態を、より低い閾値電圧レベルに対応するデータ状態に偏らせることができる符号化処理を含んでよく、これは、様々な利点のうち特に、従来アプローチと比べて向上したデータ保持率を提供することができる。向上したデータ保持率は、例えば様々な利点のうち特に、メモリデバイスの使用寿命を長くすることができる。

下記に示す本開示の詳細な説明において、本明細書の一部を構成する添付図面が参照され、添付図面には、本開示の１以上の実施形態をどのように実行しうるかが例示的に示される。これらの実施形態は、当業者が本開示の実施形態を実行することができるように十分に詳細に説明され、他の実施形態を用いてもよいこと、および、プロセスの変更、電気的変更、および／または構成的変更が本開示の範囲から逸脱することなく行われうることを理解すべきである。本明細書で用いられる場合、「Ｍ」および「Ｎ」という番号は、特に図面における参照符号に関して、複数のそう示された特定の特徴が含まれうることを示す。本明細書で用いられる場合、「複数の」特定の物事は、１以上のそのような物事を示してよい（例えば、複数のメモリデバイスは、１以上のメモリデバイスを示してよい）。

本明細書における図面は、番号付けの慣習に従い、最初の数字が図面の番号に対応し、その他の数字が図面内の要素または構成要素を特定する。異なる図面における同様の要素または構成要素は、同様の数字を用いて特定されうる。例えば、１１０は図１の要素「１０」を示し、同様の要素が図２では２１０と示されうる。当然、本明細書の様々な実施形態において示される要素は、本開示の複数の追加の実施形態を提供するために追加、交換、および／または削除することができる。更に、当然、図面に提供された要素のサイズおよび相対的大きさは、本開示の特定の実施形態を例示することが意図されており、限定的意味に捉えるべきではない。

図１は、本開示の多くの実施形態に係る、メモリのための整形コードを実装するように構成された少なくとも１つのメモリシステム１０４を含むコンピューティングシステム１００の形式である装置のブロック図である。本明細書で用いられる場合、メモリシステム１０４、コントローラ１０８、またはメモリデバイス１１０は、単独で「装置」とみなされることもある。メモリシステム１０４は、例えばソリッドステートドライブ（ＳＳＤ）であってよく、ホストインタフェース１０６、コントローラ１０８（例えば、プロセッサおよび／または他の制御回路）、およびメモリ１１０と示されうる複数のメモリデバイス１１０を含んでよい。メモリ１１０は、例えば、メモリシステム１０４に関する記憶ボリュームを提供する、ＮＡＮＤフラッシュデバイスなどの複数のソリッドステートメモリデバイスを備えてよい。

コントローラ１０８は、複数のチャネルを介してホストインタフェース１０６およびメモリ１１０に接続され、メモリシステム１０４とホスト１０２との間でデータを転送するために用いられうる。インタフェース１０６は、標準化インタフェースの形式であってよい。例えば、コンピューティングシステム１００においてメモリシステム１０４がデータ記憶のために用いられる場合、インタフェース１０６は、様々なコネクタおよびインタフェースのうち特に、シリアル・アドバンスド・テクノロジー・アタッチメント（ＳＡＴＡ）、ＰＣＩＥｘｐｒｅｓｓ（ＰＣＩｅ）、またはユニバーサル・シリアル・バス（ＵＳＢ）であってよい。しかし、一般に、インタフェース１０６は、インタフェース１０６用に準拠したレセプタを有するホスト１０２とメモリシステム１０４との間で制御信号、アドレス信号、データ信号、および他の信号を受け渡すためのインタフェースを提供することができる。

ホスト１０２は、様々な種類のホストのうち特に、例えばパーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、携帯電話、またはメモリカードリーダなどのホストシステムであってよい。ホスト１０２は、システムマザーボードおよび／またはバックプレーンを含んでよく、複数のメモリアクセスデバイス（例えば、複数のプロセッサ）を含んでよい。例えばメモリシステム１０４がメモリデバイス（例えば、オンダイコントローラを有するメモリデバイス）である場合などのように、ホスト１０２はメモリコントローラであってもよい。

コントローラ１０８は、様々な動作のうち特に、データの読取り、書入れ、および消去動作を制御するために（いくつかの実施形態では１つのダイ上の複数のメモリアレイであってよい）メモリ１１０と通信することができる。一例として、コントローラ１０８は、メモリ１１０に対応するダイと同じダイあるいは異なるダイ上にあってよい。

特に図示されないが、コントローラ１０８は、コントローラ１０８とメモリ１１０とを結合する各チャネルについて個別のメモリチャネルコントローラを含んでよい。コントローラ１０８は、例えば、メモリ１１０へのアクセスを制御するためおよび／またはホスト１０２とメモリ１１０との間のデータ転送を可能にするためにハードウェアおよび／またはファームウェア（例えば、１以上の集積回路）および／またはソフトウェアの形式で複数の構成要素を含みうる。

図１に示すように、コントローラ１０８は、エラー訂正部１１２（ＥＣＣ ＥＮＣＯＤＥＲ／ＤＥＣＯＤＥＲ）および整形部１１４（ＳＨＡＰＩＮＧ ＥＮＣＯＤＥＲ／ＤＥＣＯＤＥＲ）を含んでよい。エラー訂正部１１２は、例えば、様々な種類のエラー訂正回路のうち特に、ＢＣＨエラー訂正回路およびリードソロモンエラー訂正回路を含むグループの１つなどの代数的エラー訂正回路を含んでよい。整形部１１４は、例えば、本明細書で詳述するような、受信ディジットパターンと整形ディジットパターンとのマッピングに従って受信ディジットパターン（例えば、ホスト１０２から受信され、メモリ１１０へ書き入れられるデータ）を符号化するように構成された回路を含んでよい。整形部１１４（例えば、整形エンコーダおよび／またはデコーダ）は、受信ディジットパターン（例えば、上記マッピングに従って符号化された、メモリ１１０から読み取られたデータ）を復号するように構成された回路も含みうる。例示的なマッピングが図４に関して詳述される。本明細書に記載する例では「ビット」という用語が用いられるが、実施形態は２進数システムに限定されない。

エラー訂正部１１２および整形部１１４の各々は、例えば特定用途向け集積回路（ＡＳＩＣ）などの個別部品であってよく、あるいはそれらの構成要素は、必ずしもコントローラ１０８の他の部分と別個の物理的形状を有する必要はなくコントローラ１０８内の回路によって提供される機能を示してよい。図１ではコントローラ１０８内の構成要素として図示されるが、エラー訂正部１１２および整形部１１４の各々は、コントローラ１０８に外付けされるか、あるいは、コントローラ１０８内に存在する複数の構成要素およびコントローラ１０８の外部に存在する複数の構成要素を有してもよい。図６Ａおよび６Ｂに示すように、エラー訂正部１１２および整形部１１４は、多くの実施形態において、個別の符号化部および復号部を備えてよい。

メモリ１１０は、メモリセル（例えば、不揮発性メモリセル）の複数のアレイを含んでよい。アレイは、例えばＮＡＮＤ構造を有するフラッシュアレイであってよい。しかし、実施形態は、特定の種類のメモリアレイやアレイ構造に限定されない。本明細書ではＮＡＮＤ構造における浮遊ゲート型フラッシュメモリセルが一般に言及されるが、実施形態はそれらに限定されない。メモリセルは、例えば、複数の物理ページを含む複数のブロックにグループ分けされうる。複数のブロックはメモリセルのプレーンに含まれ、アレイは複数のプレーンを含んでよい。一例として、メモリデバイスは、ページごとに８ＫＢ（キロバイト）のユーザデータ、ブロックごとに１２８ページのユーザデータ、プレーンごとに２０４８ブロック、およびデバイスごとに１６プレーンを記憶するように構成されうる。

動作時に、データは、例えばデータのページとしてメモリ１１０へ書き入れられ、および／またはメモリ１１０から読み取られうる。その場合、データのページは、メモリシステムのデータ転送サイズと称されうる。データは、セクタ（例えば、ホストセクタ）と称されるデータセグメントでホスト（例えば、ホスト１０２）へ／ホストから送信されうる。その場合、データのセクタは、ホストのデータ転送サイズと称されうる。

多くの実施形態によると、コントローラ１０８は、受信ビットパターンと整形ビットパターンとのマッピングに従って複数の受信ビットパターンの各々の符号化を制御するように構成されうる。ここで、受信ビットパターンと整形ビットパターンとのマッピングは、第１のビット値を有する整形ビットパターンの連続するビットの上限数を含む整形制約に従う。コントローラ１０８は、符号化された複数の受信ビットパターンの、メモリセルのグループ（例えば、メモリ１１０に関連するメモリセルのページ）へのプログラムを制御することもできる。本明細書で詳述するように、符号化ビットパターンに関連する整形制約の結果、例えば一様にランダムなビットパターンと比べて、低い閾値電圧（Ｖｔ）レベルに対応するプログラム済みデータ状態の割合が偏りうる。

図２は、本開示の多くの実施形態に従って使用可能なメモリセルのアレイを備えるメモリ２１０の一部の概略図である。図２の実施形態は、ＮＡＮＤ構造不揮発性メモリアレイを示す。しかし、本明細書に記載する実施形態は、この例に限られない。図２に示すように、メモリアレイは、アクセス線（例えば、ワード線２０５−１，…，２０５−Ｎ）と、それに交差するデータ線（例えば、ローカルビットライン２０７−１，２０７−２，２０７−３，…，２０７−Ｍ）とを含む。デジタル環境に対処しやすいように、ワード線２０５−１，…，２０５−Ｎの数と、ローカルビットライン２０７−１，２０７−２，２０７−３，…，２０７−Ｍの数とは、２のべき乗（例えば、２５６ワード線×４０９６ビットライン）であってよい。

メモリアレイは、ＮＡＮＤストリング２０９−１，２０９−２，２０９−３，…，２０９−Ｍを含む。各ＮＡＮＤストリングは、各々がそれぞれのワード線２０５−１，…，２０５−Ｎと通信可能に結合される不揮発性メモリセル２１１−１，…，２１１−Ｎを含む。各ＮＡＮＤストリング（およびそれを構成するメモリセル）は、ローカルビットライン２０７−１，２０７−２，２０７−３，…，２０７−Ｍにも関連する。各ＮＡＮＤストリング２０９−１，２０９−２，２０９−３，…，２０９−Ｍのメモリセル２１１−１，…，２１１−Ｎは、ソース選択ゲート（ＳＧＳ）（例えば、電界効果トランジスタ（ＦＥＴ）２１３）とドレイン選択ゲート（ＳＧＤ）（例えば、ＦＥＴ２１９）との間でソースからドレインへ連続して結合される。各ソース選択ゲート２１３は、ソース選択ライン２１７における信号に応答して共通ソース２２３へそれぞれのＮＡＮＤストリングを選択的に結合するように構成され、一方、各ドレイン選択ゲート２１９は、ドレイン選択ライン２１５における信号に応答してそれぞれのビットラインへそれぞれのＮＡＮＤストリングを選択的に結合するように構成される。

図２に示す実施形態に示すように、ソース選択ゲート２１３のソースは、共通ソースライン２２３に結合する。ソース選択ゲート２１３のドレインは、対応するＮＡＮＤストリング２０９−１のメモリセル２１１−１のソースに結合する。ドレイン選択ゲート２１９のドレインは、ドレインコンタクト２１１−１において、対応するＮＡＮＤストリング２０９−１のビットライン２０７−１に結合する。ドレイン選択ゲート２１９のソースは、対応するＮＡＮＤストリング２０９−１の最後のメモリセル２１１−Ｎ（例えば、浮遊ゲート型トランジスタ）のドレインに結合する。

多くの実施形態において、不揮発性メモリセル２１１−１，…，２１１−Ｎの構造は、ソース、ドレイン、浮遊ゲートまたは他の電荷蓄積構造、および制御ゲートを含む。メモリセル２１１−１，…，２１１−Ｎは、ワード線２０５−１，…，２０５−Ｎにそれぞれ結合する制御ゲートを有する。ＮＯＲアレイ構造は、メモリセルのストリングが選択ゲート間で並列に結合される点を除き、同様に配置される。更に、ＮＯＲ構造は、（例えば、ＮＡＮＤ構造を用いた場合のページベースのアクセスとは対照的に）アレイ内のメモリセルへのランダムなアクセスを提供することができる。

動作時に、選択されたワード線（例えば、２０５−１，…，２０５−Ｎ）に結合する複数のセルは、グループとして同時に書入れおよび／または読取りされうる。同時に書入れおよび／または読取りされるセルのグループは、セルのページと称され、複数のページのデータを記憶することができる。例えば、以下で図３に関連して詳述するように、メモリセル２１１−１，…，２１１−Ｎは、データの複数のディジット（例えば、ビット）を記憶するように構成されたマルチレベルセルであってよい。いくつかのそのような例において、各マルチレベルセルに記憶されたビットは、データの異なるページに対応しうる。例えば、２ビットセルの第１のビットはデータの第１のページ（例えば、下側ページ）に対応し、２ビットセルの第２のビットはデータの第２のページ（例えば、上側ページ）に対応してよい。セルごとに２を超えるビットを記憶しているセルは、データの下側ページに対応する第１のビット、データの上側ページに対応する第２のビット、およびデータの１以上の中間ページに対応する１以上の追加のビットを備えうる。特定のワード線に結合され、それぞれのデータ状態に同時にプログラムされる複数のセルは、ターゲットページと称されうる。プログラム動作は、選択されたワード線に結合する選択されたセルの閾値電圧（Ｖｔ）を、ターゲットデータ状態に対応する所望の電圧レベルまで増加させるために、選択されたワード線に複数のプログラムパルス（例えば、１６Ｖ−２０Ｖ）を印加することを含んでよい。

読取り動作は、選択されたセルの状態を決定するために、選択されたセルに結合するビットラインの電圧および／または電流の変化を感知することを含んでよい。読取り動作は、ビットラインをプリチャージすること、および選択されたセルが伝導し始めると放電を感知することを含んでよい。ある種類の読取り動作は、選択されたワード線にランピング読取り信号を適用することを備え、他の種類の読取り動作は、セルの状態を決定するために選択されたワード線に複数の個別の読取り信号を適用することを備える。

図３は、本開示の多くの実施形態に係る、メモリセルのプログラムに関連する図を示す。この例において、メモリセルは３ビットメモリセルであり、各セルは、各々が異なる３ビットの記憶済みビットパターン（例えば、１１１，０１１，００１，１０１，１００，０００，０１０，１１０）を示す８つのデータ状態（例えば、Ｌ１〜Ｌ８）のうちの１つにプログラムすることができる。多くの実施形態において、３ビットの記憶済みビットパターンにおけるビットの各々は、データの異なるページに対応する。例えば、最下位ビット（ＬＳＢ）（図３に四角で囲って示す右端のビット）はデータの第１のページ（例えば、データの下側ページ）に関与し、中間ビットはデータの第２のページ（例えば、データの中間ページ）に関与し、最上位ビット（ＭＳＢ）（図３に菱形で囲って示す左端のビット）はデータの第３のページ（例えば、データの上側ページ）に関与しうる。このように、セルのページは、この例では３ページのデータを記憶することができる。

しかし、実施形態は、３ビットのデータを記憶するマルチレベルメモリセルに限定されない。例えば、多くの実施形態は、３ビットよりも多いまたは少ないデータ、および／または分数ビットのデータを記憶するように構成されたメモリセルを含んでよい。また、実施形態は、データ状態Ｌ１〜Ｌ８に割り当てられた特定のビット値に限定されない。

図３に示す図は、下側ページプログラム（ＬＰＰ）処理３２５、中間ページプログラム（ＭＰＰ）処理３２７、および上側ページプログラム（ＵＰＰ）処理３２９の後の複数のセルの閾値電圧（Ｖｔ）分布を示す。当業者には、ＮＡＮＤフラッシュメモリセルが、新たなデータをプログラムされる前に消去されうることが分かるであろう。

ＬＰＰ処理３２５の一部として、メモリセルのＶｔは、Ｖｔ分布３３０−１、・・、３３０−２によって表される２つのレベルのうちの１つに（例えば、選択されたワード線に印加されるプログラムパルスによって）調整される。電圧レベルはＶｔ分布によって表され、これは、特定のレベルにプログラムされたセルの統計的平均Ｖｔレベルを示しうる。この例において、下側ページが「１」のビット値（例えば、ＬＰ＝１）を記憶するセルは、ＬＰＰ処理３２５中に分布３３０−１にプログラムされ、下側ページが「０」のビット値（例えば、ＬＰ＝０）を記憶するセルは、ＬＰＰ処理３２５中に分布３３０−２にプログラムされる。

ＭＰＰ処理３２７の一部として、メモリセルのＶｔは、Ｖｔ分布３３２−１，３３２−２，３３２−３，３３２−４によって表される４つのレベルのうちの１つに調整される。この例において、中間ページが「１」のビット値（例えば、ＭＰ＝１）を記憶するセルは、ＭＰＰ処理３２７中に分布３３２−２および３３２−３の１つにプログラムされ、中間ページが「０」のビット値（例えば、ＭＰ＝０）を記憶するセルは、ＭＰＰ処理３２７中に分布３３２−１，３３２−４の１つにプログラムされる。

ＵＰＰ処理３２９の一部として、メモリセルのＶｔは、データ状態Ｌ１〜Ｌ８にそれぞれ対応するＶｔ分布３３４−１〜３３４−８によって表される８つのレベルのうちの１つに調整され、データ状態Ｌ１〜Ｌ８の各々は異なる３ビットの記憶済みビットパターンを示す。この例において、データ状態Ｌ１にプログラムされたセルはデータ「１１１」を記憶し、データ状態Ｌ２にプログラムされたセルはデータ「０１１」を記憶し、データ状態Ｌ３にプログラムされたセルはデータ「００１」を記憶し、データ状態Ｌ４にプログラムされたセルはデータ「１０１」を記憶し、データ状態Ｌ５にプログラムされたセルはデータ「１００」を記憶し、データ状態Ｌ６にプログラムされたセルはデータ「０００」を記憶し、データ状態Ｌ７にプログラムされたセルはデータ「０１０」を記憶し、データ状態Ｌ８にプログラムされたセルはデータ「１１０」を記憶する。

動作時に、高いＶｔレベルにプログラムされたセルは、低いＶｔレベルにプログラムされたセルと比べて増加した保持ノイズを有しうる。例えば、データ状態Ｌ７およびＬ８にプログラムされたセルのＶｔは、データ状態Ｌ１およびＬ２にプログラムされたセルのＶｔと比べて転換時間が長くなる傾向がある。そのため、保持ノイズは、記憶済みビットパターンを、より低いＶｔレベルに対応する記憶済みビットパターンに偏らせる符号化スキームを提供することによって、低減することができる。図３に示す例において、ビットパターン「１００」，「０００」，「０１０」，「１１０」を記憶するメモリセル（例えば、それぞれデータ状態Ｌ５，Ｌ６，Ｌ７，Ｌ８にプログラムされたセル）は、下側ページがビット値「０」を記憶するセルに対応する。ビットパターン「１１１」，「０１１」，「００１」，「１０１」を記憶するメモリセル（例えば、それぞれデータ状態Ｌ１，Ｌ２，Ｌ３，Ｌ４にプログラムされたセル）は、下側ページがビット値「１」を記憶するセルに対応する。従って、自身の下側ページにビット値「１」を記憶するセル（例えば、ＬＰＰ処理３２５の間、Ｖｔ分布３３０−１にプログラムされるセル）は、自身の下側ページにビット値「０」を記憶するセル（例えば、ＬＰＰ処理３２５の間、Ｖｔ分布３３０−２にプログラムされたセル）よりも低いＶｔレベルを有する。（例えば、ホストから）一様にランダムなデータを受信した場合、受信データは５０％が「１」を含み、５０％が「０」を含むと予想される。このように、図３に示すプログラム処理によると、セルの５０％（例えば、自身の下側ページにビット値「１」を記憶するセル）がデータ状態Ｌ１〜Ｌ４の１つにプログラムされ、セルの５０％（例えば、自身の下側ページにビット値「０」を記憶するセル）がデータ状態Ｌ５〜Ｌ８の１つにプログラムされることになる。更に、受信データがデータの下側ページとしてセルのグループにプログラムされる場合、セルの５０％がＶｔ分布３３０−１にプログラムされ、セルの５０％がＶｔ分布３３０−２にプログラムされることになる。

従って、保持ノイズは、受信ビットパターンと整形ビットパターンとのマッピングに従って受信ビットパターンを符号化することによって低減することができ、それによって、符号化されたビットパターンが、データのページの少なくとも一部（例えば、下側ページ）としてセルのグループ（例えば、ページ）にプログラムされると、下側ページが第１のビット値（例えば、「１」）にプログラムされたセルの割合は、下側ページが第２のビット値（例えば、「０」）にプログラムされたセルの割合と比べて、（例えば、低い閾値電圧レベルに対応する記憶済みビットパターンに対応するビット値に）偏る。

受信ディジット（例えば、ビット）パターンと整形ディジット（例えば、ビット）パターンとのマッピングの例が図４に関連して詳述される。多くの実施形態において、マッピングは、特定のビット値を有することができる整形ビットパターンの連続ビットの数を上限数に制限する整形制約に従う。例えば、セルのプログラムを、より低いＶｔレベルに対応するデータ状態に偏らせるために、整形制約は、整形ビットパターン内の連続する「０」の数を制限してよい。一例として、整形制約は（ｘ，ｋ）によって表すことができ、「ｘ」は特定のビット値（例えば、「０」または「１」）であり、「ｋ」は、ビット値「ｘ」を有する整形ビットパターンにおいて連続するビットの上限（例えば、最大）数である。例えば、（０，２）の整形制約は、一連の整形ビットパターンにおける連続する「０」の最大数が２であることを示すことができる。同様に、（１，４）の整形制約は、一連の整形ビットパターンにおける連続する「１」の最大数が４であることを示すことができる。実施形態は、特定の値の「ｋ」に限定されない。例えば、多くの実施形態において、「ｋ」は４以下の値を有する。

多くの実施形態において、メモリセルのグループの下側ページに書き入れられる受信ビットパターンのみが、受信ビットパターンと整形ビットパターンとのマッピングに従って符号化される。例えば、コントローラ（例えば、図１に示すコントローラ１０８）は、受信データがデータの下側ページ、データの中間ページ、またはデータの上側ページのいずれとしてメモリセルのグループに書き入れられるかを判定するように構成される。多くの実施形態において、受信データは、データがデータの下側ページとしてセルのグループに書き入れられると判定された場合のみ、マッピングに従って符号化される。そのような実施形態において、メモリセルのグループの上側ページに書き入れられる受信データおよび１以上の中間ページに書き入れられる受信データは、マッピングに従って符号化されない。しかし、実施形態はそのように限定されない。例えば、多くの実施形態において、メモリセルのグループの上側ページに書き入れられるデータおよび／またはメモリセルのグループの１以上の中間ページに書き入れられるデータが、受信ビットパターンと整形ビットパターンとのマッピングを用いて符号化されうる。受信ビットパターンと整形ビットパターンとのマッピングは、下側ページに書き入れられるビットパターンに関して、メモリセルのグループの中間ページおよび／または上側ページに書き入れられるビットパターンに関するマッピングとは異なりうる。

一例として、受信ビットパターンとマッピングビットパターンとのマッピングは、一定の数のＭビットの受信ビットパターンおよび対応する一定の数のＮビットの整形ビットパターンを備えてよい。多くの実施形態において、ＮはＭより大きい。また、多くの実施形態において、ＮはＭ＋１に等しくなりうる。例えば、図４は、１６の４ビット受信ビットパターン４４２と、対応する１６の５ビット整形ビットパターン４４４との間のマッピング４４０を示す。受信ビットパターン４４２は、例えば、ホスト（例えば、図１に示すホスト１０２）から（例えば、図１に示すコントローラ１０８などのコントローラへ）入来するデータを表しうる。図４に示すように、各４ビットの受信ビットパターン４４２は、特定の５ビットの整形ビットパターン４４４に対応する。この例において、マッピング４４０は（０，２）の整形制約に従う。すなわち、整形ビットパターン４４４のうち、２より多くの連続するデータ値「０」を含むものはない。マッピング４４０に対応する（０，２）の整形制約は、整形ビットパターン４４４のストリングが２より多くの連続するデータ値「０」を含まないことも保証する。

動作時に、受信データ（例えば、複数の受信４ビットビットパターン４４２）は、マッピング４４０に従って符号化され、その後、符号化されたデータ（例えば、複数の整形５ビットビットパターン４４４）がメモリ（例えば、図１に示すメモリ１１０および図２に示すメモリ２１０）にプログラムされる。そのように、図４に示すこのマッピング例は、４／５（８０％）のコードレートを実現する。すなわち、特定の量のデータを表すために２０％多くのビットを要するので、マッピング４４０に関連する１／５（２０％）のオーバヘッドが存在する。しかし、マッピング４４０が概ね一様にランダムなデータに適用されると、（例えば、符号化されていない一様にランダムなデータの場合の「０」と「１」との５０／５０の混合と比較して）符号化データにおいて約６２％の「１」および約３８％の「０」が生じる。このように、マッピング４４０が、データの下側ページのプログラム（例えば、図３に示すＬＰＰ処理３２５）に関連して用いられると、例えば、約６２％のセルが自身の下側ページに「１」を記憶し、約３８％が自身の下側ページに「０」を記憶する。従って、マッピング４４０が、セルの上側ページや中間ページのプログラムに関して用いられなくても、セルの記憶済みビットパターンは、（例えば、上側ページのプログラム後、）ＬＳＢ（例えば、下側ページ）が「１」のビット値を有する記憶済みビットパターンに（例えば、より低いＶｔレベルに対応するデータ状態に）偏る。

実施形態は、図４に示すマッピング４４０に限定されない。例えば、（０，２）の整形制約を実現するためにマッピング４４０以外のマッピングを用いることができ、実施形態は特定の整形制約に限定されない。以下の表１に示すように、特定の整形制約によって実現可能なコードレートは、「ｋ」の値が増加すると、増加する。例えば、表１に示すように、「０」のビット値を有することができる整形ビットパターンにおける連続ビットの最大数の上限が増加すると、特定の「ｋ」値によって実現可能な最大コードレートが増加する。

このように、より大きい「ｋ」値を有する整形制約が提供されると、可能となる最大コードレートが増加し、マッピングに関連するオーバヘッドを低減することができる。しかし、より大きい「ｋ」値を有する整形制約が提供されると、符号化されたビットパターンにおける「１」と「０」との割合が５０／５０に近づくので、関連するマッピングの、プログラム済みデータを（例えば、より低いＶｔレベルに）偏らせる能力も低下する。一例として、（０，４）制約に従う、１６ビットの受信ビットパターンと１７ビットの整形ビットパターンとのマッピングは、約９４％（１６／１７）のコードレートを実現し、符号化データにおける約５７％の「１」および約４３％の「０」の分布を実現することができる。このように、１６：１７のマッピングは、図４に示す４：５のマッピング４４０よりも高いコードレートを実現するが、符号化データにおける「１」／「０」の偏りの量は少なくなる（例えば、５７／４３対６２／３８）。

図５Ａは、従来技術に従ってプログラムされたメモリセルに関連する記憶済みビットパターンの割合を示す図５５０である。図５Ａに示す例は、各々が異なる３ビットの記憶済みビットパターンを表す８つのデータ状態の１つにプログラムされたメモリセルに対応する。メモリセルは、図３に関連して説明したような下側ページ、中間ページ、および上側ページのプログラム処理を介してプログラムされうる。下側ページのプログラム中、セルは、２つのＶｔレベルの１つ（例えば、一様にランダムなデータを仮定すると、各Ｖｔレベルに５０％ずつ）にプログラムされる。中間ページのプログラム中、セルは、４つのＶｔレベルの１つ（例えば、一様にランダムなデータを仮定すると、各Ｖｔレベルに２５％ずつ）にプログラムされる。上側ページのプログラム中、セルは、８つのＶｔレベルの１つ（例えば、一様にランダムなデータを仮定すると、各Ｖｔレベルに１２．５％
ずつ）にプログラムされる。このように、８つの異なる３ビットのビットパターンの各々を記憶するセルの割合は、図５Ａに示すように、１２．５％である。

図５Ｂは、図４に示すマッピングに従ってプログラムされたメモリセルに関連する記憶済みビットパターンの割合を示す図５６０である。このように、図５Ｂに示す例は、各々が異なる３ビットの記憶済みビットパターンを表す８つのデータ状態の１つにプログラムされたメモリセルに対応する。メモリセルは、図３に関連して説明したように、下側ページ、中間ページ、および上側ページのプログラム処理を介してプログラムすることができる。しかし、多くの実施形態において、セルの下側ページ、中間ページ、および上側ページのうち少なくとも１つに書き入れられる受信ビットパターンは、本明細書に記載する実施形態に従って符号化される。例えば、図５Ｂに示す例において、受信ビットパターン（例えば、受信ビットパターン４４２）は、（０，２）の設計制約に従う図４に示すマッピング４４０に従って符号化される。そのように、下側ページのプログラム処理中、符号化されたビットパターン（例えば、整形ビットパターン４４４）が、メモリセルのグループ（例えば、ページ）の下側ページに書き入れられる。マッピング４４０に関連する符号化により、下側ページのデータ値「１」を有するセルと、データ値「０」を有するセルとの割合は、（例えば、一様にランダムな受信データを仮定すると）約６２．４％／３７．６％である。

上述したように、マッピング４４０は、より低いＶｔレベルに対応する記憶済みビットパターンに（例えば、この例ではビットパターン「１１１」，「０１１」，「００１」，「１０１」に）、記憶済みビットパターンを偏らせることができる。セルの中間ページおよび上側ページに書き入れられる受信ビットパターンがマッピング４４０に従って符号化されない（例えば、下側ページに書き入れられるデータのみがマッピング４４０に従って符号化される）と仮定すると、記憶済みビットパターンの割合は、図５６０に示すようになる。すなわち、セルのグループの約１５．６％がビットパターン「１１１」を記憶し、セルのグループの約１５．６％がビットパターン「０１１」を記憶し、セルのグループの約１５．６％がビットパターン「００１」を記憶し、セルのグループの約１５．６％がビットパターン「１０１」を記憶し、セルのグループの約９．４％がビットパターン「１００」を記憶し、セルのグループの約９．４％がビットパターン「０００」を記憶し、セルのグループの約９．４％がビットパターン「０１０」を記憶し、セルのグループの約９．４％がビットパターン「１１０」を記憶する。このように、図５Ａの従来技術例と比べると、図５Ｂに示したような本開示の多くの実施形態に従ってプログラムされたセルは、低いＶｔレベルに対応するデータ状態にプログラムされたセルの割合が高くなりうる。従って、本開示の実施形態は、様々な利点のうち特に、従来のアプローチに比べてデータ保持ノイズの比率を低減することができる。

図６Ａおよび６Ｂは、本開示の多くの実施形態に係る、メモリのための整形コードに関連する装置の一部のブロック図をそれぞれ示す。図６Ａおよび６Ｂに示す例は、エラー訂正コード（ＥＣＣ）エンコーダ６１２−１、整形エンコーダ６１４−１、メモリ６１０、整形デコーダ６１４−２、およびＥＣＣデコーダ６１２−２を含む。

ＥＣＣエンコーダ６１２−１は、様々な種類のエラー訂正回路のうち特に、例えばＢＣＨエラー訂正回路およびリードソロモンエラー訂正回路を含むグループの１つなどの代数的エラー訂正回路を備えてよい。ＥＣＣエンコーダ６１２−１は、例えば、受信した入来ビットパターンにパリティビットを加えることができる。ＥＣＣデコーダ６１２−２は、受信したＥＣＣ符号化データを復号することができる。

整形エンコーダ６１４−１は、例えば、上述したように受信ビットパターンと整形ビットパターンとのマッピングに従って受信ビットパターンを符号化するように構成された回路を含んでよい。整形デコーダ６１４−２はまた、受信ビットパターン（例えば、上述したマッピングに従って符号化されたメモリ６１０から読み取ったデータ）を復号するように構成された回路を含んでよい。

図６Ａ，６Ｂにおいて、矢印６０３−１は、メモリ６１０へ書き入れられる、ホスト（例えば、図１に示すホスト１０２）からの入来データを表す。装置６８０において、入来データ６０３−１は、整形エンコーダ６１４−１によって符号化される前にＥＣＣエンコーダ６１２−１によって符号化され、その後、符号化されたデータがメモリ６１０へ書き入れられる。このように、ＥＣＣエンコーダ６１２−１を介してデータ６０３−１に追加されるエラー訂正データ（例えば、パリティビット）も、メモリ６１０に書き入れられる前に整形エンコーダ６１４−１によってマッピングに従って符号化される。メモリに記憶されたデータが（例えば、読取りコマンドに応答して）メモリ６１０から読み取られると、整形デコーダ６１４−２は、マッピングに従って読取りデータを復号することができ、ＥＣＣデコーダ６１２−２はＥＣＣ符号化データを復号することができ、（例えば、矢印６０３−２によって示すように）ユーザデータが再びホストへ提供されうる。

装置６９０において、入来データ６０３−１が、整形エンコーダ６１４−１によって符号化された後、ＥＣＣエンコーダ６１２−１によって符号化され、その後、符号化されたデータがメモリ６１０へ書き入れられる。このように、ＥＣＣエンコーダ６１２−１を介して追加されるエラー訂正データ（例えば、パリティビット）は、メモリ６１０に書き入れられる前に整形エンコーダ６１４−１によってマッピングに従って符号化されることはない。エラー訂正データを整形エンコーダ６１４−１によって符号化しないことにより、（受信データ６０３−１に加えられるエラー訂正パリティビットは、整形エンコーダ６１４−１による符号化を受けないので）受信データ６０３−１に加えられるオーバヘッドビットの数を低減することができる。読取りコマンドに応答して、メモリから読み取ったデータ（例えば、データのページ）は、整形デコーダ６１４−２によって復号される前にＥＣＣデコーダ６１２−２によって復号され、ユーザデータが再びホストへ提供されうる。

本明細書において特定の実施形態を記載したが、同じ結果を実現するように計算された構成が、示された特定の実施形態を代替しうることが当業者であれば理解できるであろう。本開示は、本開示の様々な実施形態の改変例および変形例を包括することが意図される。上記の説明は、限定する形ではなく例示する形で記載されることを理解すべきである。上述した実施形態と、本明細書に特に記載されない他の実施形態との組み合わせは、上記説明を考察することによって当業者に明らかとなるであろう。本開示の様々な実施形態の範囲は、上述した構成および方法が用いられる他の用途を含む。従って、本開示の様々な実施形態の範囲は、特許請求の範囲が権利を与えられる全ての範囲の均等物と併せて、以下に示す特許請求の範囲を参照することによって決定すべきである。

上述した発明を実施するための形態において、本開示を簡略化する目的のため、様々な特徴を１つの実施形態に集約した。本開示の方法は、開示された本開示の実施形態が、各請求項に明記した特徴よりも多くの特徴を用いる必要があるという意図を示すものとして解釈してはならない。むしろ、以下の特許請求の範囲が示すように、発明の主題は、１つの開示された実施形態の全ての特徴にあるのではない。従って、以下の特許請求の範囲は本明細書によって発明を実施するための形態に組み込まれ、各請求項は別個の実施形態として単独で成立する。

Claims (35)

1. メモリセルのアレイと、
   前記アレイに結合され及び整形ディジットパターンに対する受信ディジットパターンのマッピングに従って複数の受信ディジットパターンの各々を符号化するように構成された、整形エンコーダと
   を備え、前記整形ディジットパターンに対する前記受信ディジットパターンのマッピングは、特定のディジット値を有することが可能な前記整形ディジットパターンの連続するディジットの量を、上限数に制限する整形制約に従う、
   装置。
2. 前記マッピングが、前記マッピングに従って符号化され及びデータのページに対応した前記複数の受信ディジットパターンのストリングが前記整形制約に反しないようにする、請求項１に記載の装置。
3. 前記アレイに結合し及び前記符号化された複数の受信ディジットパターンの各ディジットをメモリセルのグループの別個のメモリセルにプログラムすることを制御するように構成された、コントローラを更に備える、請求項１に記載の装置。
4. 前記グループの各メモリセルが、データの複数のディジットを記憶するように構成され、前記データの複数のディジットが、データの下側ページに対応する第１のディジットおよびデータの上側ページに対応する第２のディジットを少なくとも備える、請求項３に記載の装置。
5. 前記符号化された複数の受信ディジットパターンの各ディジットを前記グループの別個のメモリセルにプログラムすることが、データの下側ページに対応するディジットのみを前記メモリセルにプログラムすることを更に備える、請求項３に記載の装置。
6. 前記マッピングが、一定の数のＭ桁の受信ディジットパターンおよび対応する一定の数のＮ桁の整形ディジットパターンを備え、ＮはＭより大きい、請求項１〜５のいずれか１項に記載の装置。
7. 前記整形制約が、「０」のディジット値および「１」のディジット値のうちの少なくとも１つを有することができる前記整形ディジットパターンの連続するディジットの数を、前記上限数に制限する、請求項１〜５のいずれか１項に記載の装置。
8. 前記上限数は４以下である、請求項７に記載の装置。
9. メモリセルのアレイと、
   前記アレイに結合されたコントローラであって、整形ディジットパターンに対する受信ディジットパターンのマッピングに従って複数の受信ディジットパターンの各々を符号化することを制御し、前記整形ディジットパターンに対する前記受信ディジットパターンのマッピングが、第１のディジット値を有する前記整形ディジットパターンの連続するディジットの上限数を含む整形制約に従うように制御し、かつ
   前記符号化された複数の受信ディジットパターンをメモリセルのグループにプログラムすることを制御する
   ように構成されたコントローラと
   を備える装置。
10. 前記グループのメモリセルが、各々が、データの少なくとも２つの異なるページに対応するディジットを記憶するように構成されたマルチレベルセルである、請求項９に記載の装置。
11. 前記データの少なくとも２つの異なるページが、データの下側ページおよびデータの上側ページを備え、前記コントローラが、前記符号化された複数の受信ディジットパターンを前記メモリセルの下側ページのみにプログラムするように構成される、請求項１０に記載の装置。
12. 前記コントローラが、後続する複数の受信ディジットパターンを前記メモリセルの上側ページにプログラムすることを制御するように更に構成され、前記後続する複数の受信ディジットパターンが、前記整形ディジットパターンに対する受信ディジットパターンのマッピングに従って符号化されない、請求項１１に記載の装置。
13. 前記整形ディジットパターンに対する受信ディジットパターンのマッピングが、Ｎ桁のディジットパターンに対する複数のＭ桁のディジットパターンのマッピングを備え、ＮはＭより大きい、請求項９〜１２のいずれか１項に記載の装置。
14. ＮがＭ＋１に等しい、請求項１３に記載の装置。
15. 前記複数の受信ディジットパターンが、エラー符号化ディジットパターンである、請求項９〜１２のいずれか１項に記載の装置。
16. 前記メモリセルが、複数のデータ状態の１つにプログラムすることができるマルチレベルメモリセルであり、前記複数のデータ状態の各々が、特定の記憶済みディジットパターンに対応し、前記整形制約が、前記メモリセルの記憶済みディジットパターンを、より低い閾値電圧レベルに対応する記憶済みディジットパターンに偏らせるように構成される、請求項９〜１２に記載のいずれか１項の装置。
17. データの下側ページに対応する第１のディジットおよびデータの上側ページに対応する第２のディジットを少なくとも備える複数の記憶済みディジットパターンのそれぞれ１つに各々が対応する複数の異なるデータ状態にプログラムすることができるメモリセルのアレイと、
    前記アレイに結合するコントローラであって、
    整形ディジットパターンに対する受信ディジットパターンのマッピングに従って複数の受信ディジットパターンの各々を符号化することであって、前記マッピングが、特定のディジット値を有することが可能な前記整形ディジットパターンの連続するディジット量を、上限数に制限する整形制約に従うことと、
    前記符号化された複数の受信ディジットパターンを下側ページデータとしてメモリセルのグループにプログラムするために、前記メモリセルのグループに下側ページプログラム処理を実行することと
    を制御するように構成されたコントローラと
    を備える、装置。
18. 前記下側ページプログラム処理を実行することが、前記グループの各メモリセルに、それぞれのセルがプログラムされる特定のデータ状態に対応する記憶済みディジットパターンの最下位ディジットをプログラムすることを備える、請求項１７に記載の装置。
19. 前記コントローラが、続いて前記メモリセルのグループに上側ページデータをプログラムすることを制御するように構成され、前記上側ページデータが、前記マッピングに従って符号化されない、請求項１７に記載の装置。
20. 前記マッピングに従って前記複数の受信ディジットパターンを符号化するように構成された整形エンコーダと、
    前記マッピングに基づいて前記メモリセルのグループから読み取った下側ページデータを復号するように構成された整形デコーダと
    を備える、請求項１７〜１９のいずれか１項に記載の装置。
21. 前記整形エンコーダおよび前記整形デコーダは前記コントローラに配置される、請求項２０に記載の装置。
22. 整形ディジットパターンに対する受信ディジットパターンのマッピングに従って複数の受信ディジットパターンの各々を符号化することとであって、前記整形ディジットパターンに対する前記受信ディジットパターンのマッピングが第１のディジット値を有する前記整形ディジットパターンの連続するディジットの上限数を含む整形制約に従うことと、
    前記符号化された複数の受信ディジットパターンをデータのページの少なくとも一部としてメモリセルのグループにプログラムすることと
    を備える、方法。
23. 前記符号化された複数の受信ディジットパターンをデータのページの少なくとも一部としてメモリセルのグループにプログラムすることが、下側ページプログラム処理を実行することを備える、請求項２２に記載の方法。
24. 前記複数の符号化されたディジットパターンが「０」ディジット値対「１」ディジット値の特定の割合を実現するようなマッピングを提供することを含む、請求項２２に記載の方法。
25. 前記複数の受信ディジットパターンの各々を符号化する前に、
    前記複数の受信ディジットパターンがデータの下側ページの少なくとも一部として前記セルのグループに書き入れられるかを判定することと、
    前記複数の受信ディジットパターンがデータの下側ページの少なくとも一部として前記セルのグループに書き入れられる場合のみ、前記複数の受信ディジットパターンを符号化することと
    を含む、請求項２２に記載の方法。
26. 整形部を介して前記複数の受信ディジットパターンの各々を符号化することを含む、請求項２２〜２５のいずれか１項に記載の方法。
27. 前記符号化された複数の受信ディジットパターンをデータのページの少なくとも一部としてメモリセルのグループにプログラムすることが、前記メモリセルのグループを備えるメモリセルのアレイに結合するコントローラを介して前記符号化された複数の受信ディジットパターンをプログラムすることを含む、請求項２２〜２５のいずれか１項に記載の方法。
28. ディジットパターンを受信し、前記受信ディジットパターンにエラー訂正データを追加するように構成されたエラー訂正符号（ＥＣＣ）エンコーダと、
    前記ＥＣＣエンコーダに結合され及び整形ディジットパターンに対するディジットパターンのマッピングに従って前記追加のエラー訂正データを符号化し、前記受信ディジットパターンを符号化するように構成された、整形エンコーダと、
    前記整形エンコーダに結合するメモリであって、前記整形ディジットパターンに対する前記ディジットパターンのマッピングが、特定のディジット値を有することが可能な前記整形ディジットパターンの連続するディジット量を、上限数に制限する整形制約に従う、メモリと
    を備える装置。
29. 前記ＥＣＣエンコーダおよび前記整形エンコーダがコントローラにある、請求項２８に記載の装置。
30. 前記コントローラが、前記符号化された受信ディジットパターンおよび前記符号化された追加のエラー訂正データを前記メモリにプログラムすることを制御するように構成される、請求項２９に記載の装置。
31. 前記整形エンコーダが、前記受信ディジットパターンがデータの下側ページとしてメモリセルのグループにプログラムされる場合のみ、前記整形ディジットパターンに対するディジットパターンのマッピングに従って前記追加のエラー訂正データを符号化し、前記受信ディジットパターンを符号化するように構成される、請求項２９に記載の装置。
32. 前記メモリが、複数のデータ状態の１つのプログラムすることができるマルチレベルメモリセルを備え、前記複数のデータ状態の各々が、特定の記憶済みディジットパターンに対応し、前記整形制約が、前記メモリセルの記憶済みディジットパターンを、より低い閾値電圧に対応する記憶済みディジットパターンに偏らせるように構成される、請求項２９に記載の装置。
33. ディジットパターンを受信し、整形ディジットパターンに対する受信ディジットパターンのマッピングに従って前記受信ディジットパターンを符号化するように構成された整形エンコーダと、
    前記整形エンコーダに結合し及び前記符号化された受信ディジットパターンにエラー訂正データを追加するように構成された、エラー訂正符号（ＥＣＣ）エンコーダと、
    前記ＥＣＣエンコーダに結合するメモリであって、前記整形ディジットパターンに対する前記受信ディジットパターンのマッピングが、特定のディジット値を有することが可能な前記整形ディジットパターンの連続するディジットの量を、上限数に制限する整形制約に従う、メモリと
    を備える、装置。
34. 前記整形エンコーダおよび前記ＥＣＣエンコーダがコントローラにある、請求項３３に記載の装置。
35. 前記コントローラが、前記符号化された受信ディジットパターンおよび前記追加のエラー訂正データを前記メモリにプログラムすることを制御するように構成される、請求項３３または３４に記載の装置。

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