TWI536074B - 電連接結構及陣列基板 - Google Patents

電連接結構及陣列基板 Download PDF

Info

Publication number
TWI536074B
TWI536074B TW104110584A TW104110584A TWI536074B TW I536074 B TWI536074 B TW I536074B TW 104110584 A TW104110584 A TW 104110584A TW 104110584 A TW104110584 A TW 104110584A TW I536074 B TWI536074 B TW I536074B
Authority
TW
Taiwan
Prior art keywords
conductive layer
layer
connection
conductive
line
Prior art date
Application number
TW104110584A
Other languages
English (en)
Other versions
TW201634980A (zh
Inventor
陳志芳
Original Assignee
業鑫科技顧問股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 業鑫科技顧問股份有限公司 filed Critical 業鑫科技顧問股份有限公司
Priority to TW104110584A priority Critical patent/TWI536074B/zh
Priority to US14/825,554 priority patent/US20160293570A1/en
Application granted granted Critical
Publication of TWI536074B publication Critical patent/TWI536074B/zh
Publication of TW201634980A publication Critical patent/TW201634980A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901—Pressing the bump connector against the bonding areas by means of another connector
    • H01L2224/81903—Pressing the bump connector against the bonding areas by means of another connector by means of a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

電連接結構及陣列基板
本發明涉及一種電連接結構及一種陣列基板。
在觸控面板、顯示面板的製程中，通常需要藉由擠壓異方性導電膜將驅動晶片的接腳與用於電性連接的掃描線、資料線或觸摸線路等線路的連接墊電性連接。然而，判斷該驅動晶片是否與連接墊接觸良好時很容易產生判斷錯誤，使得原本接觸良好的顯示面板誤判為不合格。
有鑑於此，有必要提供一種電連接結構，其包括第一連接體與第二連接體，所述第一連接體包括連接墊，所述連接墊包括位於不同佈線層上的至少二導電層以及一接觸層，所述至少二導電層與所述接觸層電性連接，所述接觸層藉由異方性導電介質與所述第二連接體電性連接，所述至少二導電層交錯設置且部分重疊。
還有必要提供一種陣列基板，所述陣列基板包括顯示區域及非顯示區域，所述顯示區域用於顯示畫面，所述非顯示區域環繞所述顯示區域設置，所述非顯示區域包括如所述電連接結構，所述陣列基板還包括掃描線與資料線，所述第一連接體與所述掃描線或資料線電性連接，所述第二連接體為驅動所述掃描線或資料線的 驅動晶片。
本發明所提供的電連接結構及陣列基板，由於所述至少二導電層交錯設置且部分重疊，使各導電層在平面上的總寬度增加，使更多的導電粒子能夠通過接觸層在各導電層上產生壓痕，進而減少了根據壓痕將顯示面板判為不合格的概率。
100‧‧‧陣列基板
10‧‧‧顯示區域
20‧‧‧非顯示區域
30‧‧‧驅動晶片
11‧‧‧第一驅動線
12‧‧‧第二驅動線
13‧‧‧畫素單元
21‧‧‧連接墊
211‧‧‧連接線
211A‧‧‧第一連接線
211B‧‧‧第二連接線
31‧‧‧接腳
40‧‧‧各向異性導電介質
41‧‧‧導電粒子
42‧‧‧絕緣膠體
22‧‧‧第一導電層
23‧‧‧第一絕緣層
231‧‧‧第一接觸孔
24‧‧‧第二導電層
25‧‧‧第二絕緣層
251‧‧‧第二接觸孔
26‧‧‧接觸層
20a‧‧‧第一部分
20b‧‧‧第二部分
20c‧‧‧第三部分
20d‧‧‧第四部分
21a‧‧‧第一連接墊組
21b‧‧‧第二連接墊組
圖1為本發明具體實施方式所提供的陣列基板的平面示意圖。
圖2為圖1中陣列基板沿II-II方向的剖視圖。
圖3為圖1中陣列基板沿III-III方向的剖視圖。
圖4為圖1中陣列基板沿IV-IV方向的剖視圖。
圖5為圖1中陣列基板沿V-V方向的剖視圖。
圖6為圖2~圖5中兩金屬電極重疊之俯視圖。
圖7為本發明另一實施方式所提供的陣列基板的平面示意圖。
請參閱圖1，其為本發明具體實施方式所提供的陣列基板100的平面示意圖。所述陣列基板100包括顯示區域10以及非顯示區域20。所述顯示區域10用於顯示畫面。所述非顯示區與20環繞所述顯示區域10設置。所述顯示區域10包括多條相互平行的第一驅動線11、多條相互平行且與該些第一驅動線11絕緣相交的第二驅動線12。所述多條第一驅動線11與第二驅動線12共同定義出多個最小畫素單元13。所述非顯示區域20包括多個連接墊21以及多條連接線211。其中，一部分連接墊21用於為該多條第一驅動線11傳遞 訊號，一部分連接線211用於連接所述連接墊21與第一驅動線11；另一部分連接墊21用於接收一外部電路的輸入訊號，另一部分連接線211用於連接所述連接墊21與該外部電路。該多個連接墊21電性連接一驅動晶片30，以使得所述驅動晶片30經由所述連接線211及所述連接墊211向該顯示區域10傳遞電訊號。在本實施方式中，所述第一驅動線11為資料線，所述第二驅動線12為掃描線。所述用於為該多條第一驅動線11傳遞訊號的連接墊21及連接線211的結構與所述用於接收一外部電路的輸入訊號的連接墊21及連接線211的結構基本相同，下面以用於為該多條第一驅動線11傳遞訊號的連接墊21及連接線211的結構為例進行描述。
在本實施方式中，該多個連接墊21包括相互平行的第一連接墊組21a與第二連接墊組21b。其中，所述第一連接墊組21a位於所述顯示區域10與第二連接墊組21b之間。所述第一連接墊組21a中的連接墊21與所述第二連接墊組21b中的連接墊21交錯設置。連接所述第二連接墊組21b中連接墊21的連接線211位於所述第一連接墊組21a的各連接墊211的至少一側。在本實施方式中，連接所述第二連接墊組21b中連接墊21的連接線211位於所述第一連接墊組21a的各連接墊211的兩側。
請一併參閱圖2，所述陣列基板100包括基底14，所述連接墊21設置於所述基底14上。所述驅動晶片30包括與所述連接墊21對應的接腳31，且所述接腳31通過各向異性導電介質(anisotropic conductive media)40與所述連接墊21電性連接。在本實施例中，所述基底14的材質為玻璃。
所述各向異性導電介質40可以是各向異性導電膜或者是各向異性 導電膠，其包括導電粒子41以及絕緣膠體42，導電粒子41分佈於絕緣膠體42內。在進行連接墊21與接腳31進行接合時，首先將各向異性導電介質40覆蓋於基底14的連接墊21上，接著再將驅動晶片30置於各向異性導電介質40上，以使得驅動晶片30的接腳31與基底14上的連接墊21對位。之後，利用接合裝置，例如：接合壓頭(bounding head)施壓於驅動晶片30上，此時，驅動晶片30會擠壓各向異性導電介質40，而使得各向異性導電介質40內的導電粒子41的上下兩端分別與連接墊21及接腳31電性連接，進而使得接腳31通過各向異性導電介質40內的導電粒子41與連接墊21電性連接。
該連接墊21包括設置於基底14上的第一導電層22、覆蓋所述基底14與第一導電層22的第一絕緣層23、設置於所述第一絕緣層23上的第二導電層24、覆蓋所述第一絕緣層23與第二導電層23的第二絕緣層25以及形成在所述第二絕緣層25上的接觸層26。所述第一絕緣層23上開設有第一接觸孔231，進而使得所述第一導電層22與第二導電層24通過該第一接觸孔231電性連接。所述第二絕緣層25上開設有第二接觸孔251，進而使得第二導電層24通過第二接觸孔251與接觸層26電性連接。
所述第一導電層22與第二導電層24為非透明電極層，其與顯示區域中的第一驅動線11以及第二驅動線12所用的材質可以相同或不同。所述第一導電層22與第二導電層24的材質可以選自鋁、鉬、銅、鈦、鉻、金、銀及其複合物。所述接觸層26為透明導電層，該透明導電層包括透明氧化物層，例如，氧化銦錫(Indium Tin Oxide，ITO)、氧化銦鋅(Indium Zinc Oxide，IZO)。
所述多條連接線211分別位於所述基底14上及所述第一絕緣層23上。亦即，部分所述連接線211與所述第一導電層22位於同一佈線層，另一部分所述連接線211與所述第二導電層24位於同一佈線層。
為使驅動晶片30的接腳31通過異方性導電介質40與連接墊21壓合後，異方性導電介質40中的導電粒子能夠通過接觸層26在該第一導電層22或第二導電層24上產生壓痕以供作業員判斷該驅動晶片30的接腳31是否與連接墊21接觸良好，該第一導電層22及第二導電層24的邊緣應當盡可能的接近或超出該接觸層26的邊緣。然而，設置在第一導電層22或第二導電層24一旁的連接線211會阻礙該第一導電層22或第二導電層24邊緣向外延伸。因此，在本發明具體實施方式中，藉由將第一導電層22與第二導電層24交錯設置，以增加該第一導電層22與第二導電層24在平面上的總寬度，從而使盡可能多的導電粒子能夠通過接觸層26在該第一導電層22或第二導電層24上產生壓痕。換而言之，該第一導電層22與第二導電層24交錯設置且部分重疊。
具體地，與所述連接線211位於不同層且臨近所述連接線211的所述第一導電層22或第二導電層24靠近所述連接線211的一端對齊或超出所述接觸層26的相同方向的一端。與所述連接線211位於同一層且臨近所述連接線211的所述第一導電層22或第二導電層24靠近所述連接線211的一端被所述接觸層26的相同方向的一端超出。可以理解，雖上述說明中提到與所述連接線211位於不同層且臨近所述連接線211的所述第一導電層22或第二導電層24靠近所述連接線211的一端對齊或超出所述接觸層26的相同方向的 一端，但由於製程及設備的精度的偏差，在實際產品中與所述連接線211位於不同層且臨近所述連接線211的所述第一導電層22或第二導電層24靠近所述連接線211的一端有時會被所述接觸層26的相同方向的一端超出。
為方面描述，將所述第一連接墊組21a中的連接墊21及所述連接墊21兩側的連接線211定義有第一部分20a、第二部分20b、第三部分20c及第四部分20d。請繼續參閱圖2，在該第一部分20a，位於所述連接墊21左側的第一連接線211A與第一導電層22位於同一佈線層，位於所述連接墊21右側的第二連接線211B與該第二導電層24位於同一佈線層。該第一導電層22的右側端部對齊或超出該接觸層26的右側端部；該第二導電層24的左側端部對齊或超出該接觸層26的左側端部。
請參閱圖3，其為所述陣列基板100中的第二部分20b沿III-III方向的剖視圖。在所述第二部分20b中，位於該連接墊21兩側的第一連接線211A與第二211B均與第二導電層24位於同一佈線層。該第一導電層22的左側端部對齊或超出該接觸層26的左側端部；該第一導電層22的右側端部對齊或超出該接觸層26的右側端部。
請參閱圖4，其為所述陣列基板100中的第三部分20c沿IV-IV方向的剖視圖。在所述第三部分20c，位於該連接墊21左側的第一連接線211A與該第二導電層24位於同一佈線層，位於該連接墊21右側的第二連接線211B與該第一導電層22位於同一佈線層。該第一導電層22的左側端部對齊或超出該接觸層26的左側端部；該第二導電層24的右側端部對齊或超出該接觸層26的右側端部。
請參閱圖5，其為所述陣列基板100中的第四部分20d沿IV-IV方向 的剖視圖。在所述第四部分20d，位於該連接墊21兩側的第一連接線211A以及第二連接線211B均與該第一導電層22位於同一佈線層。該第二導電層24的左側端部對齊或超出該接觸層26的左側端部；該第二導電層24的右側端部對齊或超出該接觸層26的右側端部。
請再一併參閱圖6，其為該第一部分20a、第二部分20b、第三部分20c或第四部分20d中第一導電層22與第二導電層24之疊合結構俯視圖。在垂直於所述陣列基板100表面的方向上，所述第一導電層22與第二導電層24部分相重疊，第一導電層22與第二導電層24的重疊區域為S1，非重疊區域為S2。優選地，非重疊區域S2的面積總和大於或者等於重疊區域S1面積的四分之一。
當驅動晶片30的接腳31通過異方性導電介質40與連接墊21壓合後，異方性導電介質40中的導電粒子通過接觸層26在該第一導電層22與第二導電層24上會產生壓痕以供作業員判斷該驅動晶片30的接腳31是否與連接墊21接觸良好。上述陣列基板100，由於該第一導電層22及第二導電層24交錯設置，該第一導電層22與第二導電層24在平面上的總寬度增加，使更多的導電粒子能夠通過接觸層26在該第一導電層22或第二導電層24上產生壓痕，進而減少了將陣列基板100判為不合格的概率。
該陣列基板100可以應用於一顯示面板中，例如，該顯示面板可以為液晶顯示面板或者有機發光電致發光顯示面板，在本實施例中，顯示面板為液晶顯示面板，但並不限於此。
請參閱圖7，可以理解，在顯示面板解析度越來越大的情況下，該連接墊還可以設置有相互平行的三排連接墊組。然而，只要滿 足各導電層交錯設置且部分重疊，使各導電層在平面上的總寬度增加，使更多的導電粒子能夠通過接觸層在各導電層上產生壓痕，即可減少將陣列基板100判斷為不合格的概率。
綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上該僅為本發明的較佳實施方式，舉凡熟悉本案技藝的人士，在爰依本案創作精神所作的等效修飾或變化，皆應包含於以下的申請專利範圍內。
30‧‧‧驅動晶片
21‧‧‧連接墊
211A‧‧‧第一連接線
211B‧‧‧第二連接線
31‧‧‧接腳
40‧‧‧各向異性導電介質
41‧‧‧導電粒子
42‧‧‧絕緣膠體
22‧‧‧第一導電層
23‧‧‧第一絕緣層
231‧‧‧第一接觸孔
24‧‧‧第二導電層
25‧‧‧第二絕緣層
251‧‧‧第二接觸孔
26‧‧‧接觸層

Claims (11)

  1. 一種電連接結構，其包括第一連接體與第二連接體，所述第一連接體包括連接墊，所述連接墊包括位於不同佈線層上的至少二導電層以及一接觸層，所述至少二導電層與所述接觸層電性連接，所述接觸層藉由異方性導電介質與所述第二連接體電性連接，所述至少二導電層交錯設置且部分重疊，所述至少二導電層至少其中之一的左側端部對齊或超出該接觸層的左側端部，所述至少二導電層至少其中之一的右側端部對齊或超出該接觸層的右側端部。
  2. 如請求項1所述的電連接結構，其中，所述連接墊設於一基底上，該連接墊包括依次設於該基底上的第一導電層、第一絕緣層、第二導電層、第二絕緣層以及接觸層，該第一絕緣層上開設第一接觸孔以使得該第一導電層與第二導電層電性連接，該第二絕緣層上開設第二接觸孔以使得該第二導電層與該接觸層電性連接，所述第二連接體與所述接觸層電性連接。
  3. 如請求項2所述的電連接結構，其中，所述第一連接體包括相互平行的第一連接墊組與第二連接墊組，所述第一連接墊組與第二連接墊組均包括多個連接墊，所述第一連接體還包括多條與所述多個連接墊電性連接的連接線，連接所述第二連接墊組中連接墊的連接線位於所述第一連接墊組中各連接墊的至少一側。
  4. 如請求項3所述的電連接結構，其中，所述多條連接線分別位於所述基底及所述第一絕緣層上，與所述連接線位於不同層，所述第一導電層或第二導電層靠近所述連接線的一端對齊或超出該接觸層的相同方向的一端。
  5. 如請求項3所述的電連接結構，其中，所述多條連接線分別位於所述基底及所述第一絕緣層上，與所述連接線位於同一層，所述第一導電層或第二導電層靠近所述連接線的一端被該接觸層的相同方向的一端超出。
  6. 如請求項3所述的電連接結構，其中，所述第一連接墊組中的連接墊及所述連接墊兩側的連接線定義有第一部分，該第一部分的連接線包括第一連接線與第二連接線，該第一連接線與第一導電層位於同一佈線層，並靠近該第一導電層的左側，該第二連接線與該第二導電層位於同一佈線層，並靠近該第二導電層的右側，該第一導電層的右側端部對齊或超出該接觸層的右側端部，該第二導電層的左側端部對齊或超出該接觸層的左側端部。
  7. 如請求項3所述的電連接結構，其中，所述第一連接墊組中的連接墊及所述連接墊兩側的連接線定義有第二部分，該第二部分的連接線包括第一連接線與第二連接線，該第一連接線與第二導電層位於同一佈線層，並靠近該第二導電層的左側，該第二連接線與該第二導電層位於同一佈線層，並靠近該第二導電層的右側，該第一導電層的左側端部對齊或超出該接觸層的左側端部，該第一導電層的右側端部對齊或超出該接觸層的右側端部。
  8. 如請求項3所述的電連接結構，其中，所述第一連接墊組中的連接墊及所述連接墊兩側的連接線定義有第三部分，該第三部分的連接線包括第一連接線與第二連接線，該第一連接線與第二導電層位於同一佈線層，並靠近該第二導電層的左側，該第二連接線與該第一導電層位於同一佈線層，並靠近該第一導電層的右側，該第一導電層的左側端部對齊或超出該接觸層的左側端部，該第二導電層的右側端部對齊或超出該接觸層的右側端部。
  9. 如請求項3所述的電連接結構，其中，所述第一連接墊組中的連接墊及所 述連接墊兩側的連接線定義有第四部分，該第四部分的連接線包括第一連接線與第二連接線，該第一連接線與第一導電層位於同一佈線層，並靠近該第一導電層的左側，該第二連接線與該第一導電層位於同一佈線層，並靠近該第一導電層的右側，該第二導電層的左側端部對齊或超出該接觸層的左側端部，該第二導電層的右側端部對齊或超出該接觸層的右側端部。
  10. 如請求項1所述的電連接結構，其中，該第一導電層與第二導電層包括重疊區域與非重疊區域，所述非重疊區域的面積總和大於或者等於所述重疊區域面積的四分之一。
  11. 一種陣列基板，所述陣列基板包括顯示區域及非顯示區域，所述顯示區域用於顯示畫面，所述非顯示區域環繞所述顯示區域設置，所述非顯示區域包括如請求項1至10中任一項所述的電連接結構，所述陣列基板還包括掃描線與資料線，所述第一連接體與所述掃描線或資料線電性連接，所述第二連接體為驅動所述掃描線或資料線的驅動晶片。
TW104110584A 2015-03-31 2015-03-31 電連接結構及陣列基板 TWI536074B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW104110584A TWI536074B (zh) 2015-03-31 2015-03-31 電連接結構及陣列基板
US14/825,554 US20160293570A1 (en) 2015-03-31 2015-08-13 Electronic connection structure for coupling pins of chip with wiring circuit and panel using same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104110584A TWI536074B (zh) 2015-03-31 2015-03-31 電連接結構及陣列基板

Publications (2)

Publication Number Publication Date
TWI536074B true TWI536074B (zh) 2016-06-01
TW201634980A TW201634980A (zh) 2016-10-01

Family

ID=56755765

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104110584A TWI536074B (zh) 2015-03-31 2015-03-31 電連接結構及陣列基板

Country Status (2)

Country Link
US (1) US20160293570A1 (zh)
TW (1) TWI536074B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108459752B (zh) * 2017-02-22 2021-03-02 敦泰电子有限公司 触控显示整合驱动电路以及使用其的触控显示装置
CN110045871B (zh) * 2019-04-19 2022-06-21 业成科技（成都）有限公司 触控面板及应用其的触控显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100538328B1 (ko) * 2003-06-20 2005-12-22 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
JP5193898B2 (ja) * 2009-02-12 2013-05-08 新光電気工業株式会社 半導体装置及び電子装置
JP6310668B2 (ja) * 2013-10-02 2018-04-11 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法

Also Published As

Publication number Publication date
TW201634980A (zh) 2016-10-01
US20160293570A1 (en) 2016-10-06

Similar Documents

Publication Publication Date Title
KR102481818B1 (ko) 전자 부품 및 이를 포함하는 전자 장치
KR102265542B1 (ko) 플렉서블 표시 장치
KR101341030B1 (ko) 유기 발광 표시 장치 및 이의 제조 방법
TWI465975B (zh) 觸控式螢幕面板
TWI478327B (zh) 顯示裝置
KR101597522B1 (ko) 신호왜곡 현상을 최소화한 터치패널 및 이를 포함하는 디스플레이장치
CN106886347A (zh) 具有集成的触摸屏面板的平板显示器
KR102656137B1 (ko) 터치 스크린 일체형 유기 발광 표시 장치 및 터치 스크린 일체형 유기 발광 표시 장치 제조 방법
KR102508462B1 (ko) 표시 장치
KR101682755B1 (ko) 전자 컴포넌트, 터치 패널 및 이를 이용하는 액정 표시 장치
US9626019B2 (en) Touch panel
TWM464736U (zh) 觸控面板
TWI492357B (zh) 觸控面板及其電路結構
KR102377905B1 (ko) 평판표시장치
WO2014036786A1 (zh) 内嵌式液晶触控面板
KR20110025375A (ko) 터치 스크린 패널 일체형 평판표시장치
TW201426447A (zh) 觸控面板
TWI467440B (zh) 觸摸屏及觸控顯示裝置
JP5382357B2 (ja) タッチパネル部材およびタッチパネル
TWI588703B (zh) 觸控面板及其製造方法
TWI536074B (zh) 電連接結構及陣列基板
JP2011159271A (ja) タッチパネル構造
CN106154594B (zh) 电连接结构及阵列基板
KR20170047487A (ko) 전극 접속 패드 및 이를 포함하는 전자 소자
KR101827464B1 (ko) 전극 접속부 및 이를 포함하는 터치 스크린 패널