TWI524201B - 驗證積體電路設計的方法與系統、電腦可讀取儲存媒體 - Google Patents

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黃淇婷
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Description

驗證積體電路設計的方法與系統、電腦 可讀取儲存媒體
本揭露是有關於具有多層疊(tier)的半導體積體電路(integrated circuit，IC)，特別是有關於積體電路設計的電子設計自動化(electronic design automation，EDA)與模擬工具。
半導體記憶體目前的趨勢是生產三維的半導體積體電路。三維積體電路包括各種的結構，例如為矽中介層上晶粒、堆疊式晶粒、多層疊、推疊式互補式金氧半導體(complementary metal oxide semiconductor，CMOS)結構等。這些三維電路有許多比二維電路更好的優點，例如低功耗、高記憶胞密度、更好的效率，減輕瓶頸、更短的關鍵路徑延遲以及更低的面積成本，在此只列舉幾個。堆疊晶粒的三維積體電路可以透過以下方式來建構，垂直地堆疊二維晶片，並例如使用基板通孔(through-substrate vias，TSV)而在晶片之間提供電源與訊號通訊連接。或者，三維 積體電路也可以使用單一個晶粒來建構並在多個層疊中以三維的方式配置積體元件。每一個層疊可具有屬於自己的主動裝置層及/或互連結構。每一對相鄰的層疊可透過絕緣層或薄半導體基板(或層)來隔開。
各種新積體電路的設計程序包括了使用自動化EDA工具的數個步驟。在初始的概要設計期間，設者者識別出要被包含在設計中的一組功能與它們的標準延遲。設計者使用由電腦實作的工具來執行功能性的模擬，以確保此設計會執行預期的功能。在佈局出概要設計之前，設計者會執行預模擬。此預模擬會考慮到裝置與小區(cell)的特性以提供電路效能的估測(亦即，類比與數位設計的效能，包括數位設計中的時序效能)。若預模擬識別出重大的效能問題，則設計者會在進行佈局之前修改此設計。若在預模擬中此設計達到了電路效能需求，設計者會啟動平面規劃(floorplan)和佈局階段，以使用EDA工具的佈置與佈線(place and route)引擎來產生實際上的積體電路佈局。在佈局程序之後，使用者使用EDA工具以執行設計規則檢查(design rule check，DRC)、電路佈局驗證(layout versus schematic，LVS)、與電阻電容(resistance-capacitance，RC)擷取，透過這些方式可驗證此設計。
在一些實施例中，一種用以驗證積體電路(具有 多個層疊)設計的方法包括執行電路佈局驗證以分隔多個設計佈局的多個裝置，其中每一個設計佈局是對應至不同的層疊，每一個層疊具有對應的該些裝置。不同層疊上其中一個裝置之間的多個相鄰層疊連接會使用計算裝置來產生。每一個層疊都會執行第一電阻電容擷取以計算對應設計佈局的每個裝置之間的耦合。對於每一個相鄰層疊連接，都會執行第二電阻電容擷取。
在一些實施例中，系統包括了儲存多個設計佈局的非暫態機器可讀取儲存媒體，這些設計佈局是由EDA工具提供給具有多個層疊的積體電路，其中每一個設計佈局都對應至不同的層疊，每個層疊具有對應的多個裝置。電阻電容工具是在EDA工具中，使得EDA工具被配置以執行電路佈局驗證以分隔設計佈局的裝置。EDA工具也被配置以產生不同的層疊上其中一個裝置之間的多個相鄰層疊連接，並且對每一個層疊都執行第一電阻電容擷取以計算對應設計佈局的每個裝置之間的耦合。EDA工具也被配置以對每一個相鄰層疊連接執行第二電阻電容擷取。
在一些實施例中，至少一個非暫態電腦可讀取儲存媒體包括了嵌入其中的電腦可執行指令，其中當被至少一處理器所執行時，此電腦可執行指令促使處理器對具有多個層疊的積體電路執行電路佈局驗證以分隔多個設計佈局的多個裝置，其中每一個設計佈局是對應至不同的層疊，每個層疊具有對應的裝置。電腦可執行指令也促使處理器產生不同的層疊上其中一個裝置之間的多個相鄰層疊連接。電腦 可執行指令也促使處理器對每個層疊執行第一電阻電容擷取以計算對應的設計佈局的每個裝置之間的耦合，並且對每個相鄰層疊連接執行第二電阻電容擷取。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧積體電路
12-1、12-2、12-3、12-4‧‧‧層疊
14‧‧‧基板通孔
16‧‧‧主動裝置層
100‧‧‧系統
104‧‧‧使用者介面
106‧‧‧鍵盤
107‧‧‧呈現介面
108‧‧‧顯示轉接器
110‧‧‧顯示裝置
114‧‧‧處理器
118‧‧‧記憶體裝置
120‧‧‧系統匯流排
123‧‧‧電子設計自動化工具
124‧‧‧電阻電容擷取工具
126‧‧‧靜態時序分析工具
130‧‧‧通訊介面
200、300‧‧‧流程圖
202、204、206、302、304、306、308、310‧‧‧步驟
400‧‧‧設計佈局
401‧‧‧第一設計佈局
402‧‧‧第二設計佈局
403‧‧‧第三設計佈局
404‧‧‧第四設計佈局
Tier-1、Tier-2、Tier-3、Tier-4‧‧‧層疊
Tier_Layer1、Tier_Layer2、Tier_Layer3、Tier_Layer4‧‧‧層
450‧‧‧流程圖
452、454、458、460‧‧‧步驟
500‧‧‧設計佈局
501‧‧‧第一設計佈局
502‧‧‧第二設計佈局
503‧‧‧第三設計佈局
504‧‧‧第四設計佈局
Cell-Tier1、Cell-Tier2、Cell-Tier3、Cell-Tier4‧‧‧小區
550‧‧‧流程圖
552、554、558、560‧‧‧步驟
600‧‧‧設計佈局
601‧‧‧第一設計佈局
602‧‧‧第二設計佈局
603‧‧‧第三設計佈局
604‧‧‧第四設計佈局
number_Tier1、number_Tier2、number_Tier3、number_Tier4‧‧‧編號
650‧‧‧流程圖
652、654、658、660‧‧‧步驟
700‧‧‧檔案
gds1、gds2、gds3、gds4‧‧‧檔案
720‧‧‧流程圖
722、724、726、728、730、732、734、736、738、740、741、744、746、748、750‧‧‧步驟
1A~12A、1B~8B、1C~5C‧‧‧配對
當結合附圖閱讀時，根據下面詳細的描述可以更好地理解本揭露的態樣。應強調的是，根據工業中的標準作法，各種特徵並沒有按比例繪示。實際上，為了清楚的討論，各種特徵可以被任意增大或縮小。
圖1是根據一些實施例繪示具有多個層疊的積體電路的範例的方塊圖。
圖2是根據一些實施例繪示用來模擬積體電路的系統的範例的方塊圖。
圖3是根據一些實施例繪示一方法的流程圖，此方法是用來驗證積體電路的設計，此積體電路具有層疊分隔部分與擷取部分。
圖4A是根據一些實施例繪示用於圖3所繪示的方法的層疊分隔部分的方法流程圖。
圖4B是根據一些實施例繪示多個設計佈局的範例的方塊圖，這些設計佈局是用於圖4A所繪示的方法。
圖5A是根據一些實施例繪示用於圖3所繪示的方法的層疊分隔部分的另一方法流程圖。
圖5B是根據一些實施例繪示多個設計佈局的範例的方塊圖，這些設計佈局是用於圖5A所繪示的方法。
圖6A是根據一些實施例繪示用於圖3所繪示的方法的層疊分隔部分的另一方法流程圖。
圖6B是根據一些實施例繪示多個設計佈局的範例的方塊圖，這些設計佈局是用於圖6A所繪示的方法。
圖7A是根據一些實施例繪示用於圖3所繪示的方法的層疊分隔部分的另一方法流程圖。
圖7B是根據一些實施例繪示多個設計佈局的範例的方塊圖，這些設計佈局是用於圖7A所繪示的方法。
圖8A是根據一些實施例繪示用於圖3所繪示的方法的擷取部分的方法流程圖。
圖8B至圖8E是根據一些實施例繪示圖8A所繪示的方法所考慮的耦合類型的方塊圖。
以下的揭露提供了各種不同的實施例或例子，用以實作所提供標的的不同特徵。為了簡化本揭露，一些元件與佈局的具體例子會在以下說明。當然，這些僅僅是例子而不是用以限制本揭露。例如，若在後續說明中提到了第一特徵形成在第二特徵上面，這可包括第一特徵與第二特徵是直接接觸的實施例；這也可以包括第一特徵與第二特徵之間還形成其他特徵的實施例，這使得第一特徵與第二特徵沒有直接接觸。此外，本揭露可能會在各種例子中重複圖示符號 及/或文字。此重複是為了簡明與清晰的目的，但本身並不決定所討論的各種實施例及/或設置之間的關係。
再者，在空間上相對的用語，例如底下、下面、較低、上面、較高等，是用來容易地解釋在圖示中一個元件或特徵與另一個元件或特徵之間的關係。這些空間上相對的用語除了涵蓋在圖示中所繪的方向，也涵蓋了裝置在使用或操作上不同的方向。這些裝置也可被旋轉(例如旋轉90度或旋轉至其他方向)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。
如上所述，各種新積體電路的設計程序包括了使用自動化電子設計自動化(EDA)工具的數個步驟。一個步驟是使用EDA工具來驗證積體電路的模擬設計以執行設計規格檢查(DRC)、電路佈局驗證(LVS)與電阻電容(RC)擷取。在一些驗證技術中，電阻電容擷取是執行在單一個層疊上。在積體電路(例如為三維積體電路)具有複數個層疊的情形下，這些層疊例如堆疊在彼此的上面，電阻電容擷取會單獨地執行在每一個層疊上。如此一來，便不會評估在層疊之間區域的電阻電容耦合。
在此描述的方法與系統的一些實施例促進了一種技術以驗證具有複數個層疊的積體電路(例如為三維積體電路)的設計，使得可評估層疊之間區域的電阻電容耦合。在一些實施例中，設計佈局可用來分隔多個層疊與這些層疊之中的裝置，例如為電晶體裝置。這樣的分隔可便於判斷位於分開且相鄰層疊上的裝置之間的耦合(即相鄰層疊耦合或 層疊對層疊耦合)。接下來在每一個層疊中可執行第一電阻電容擷取以建立資料庫，此資料庫包括每一個被層疊所分隔的裝置。對於裝置之間的相鄰層疊耦合，可執行第二電阻電容擷取。藉此，在此描述的實施例提供了一種技術，使得可以判斷每一個層疊之間的電阻電容耦合以用於積體電路的設計。
圖1繪示了三維半導體積體電路10的範例。三維積體電路10包括多個層疊或多個層(layer)，例如為層疊12-1、12-2、12-3與12-4，其是垂直地堆疊在彼此的上面。雖然只有四個層疊或層繪示在圖1當中，但三維積體電路10可以有任意合適數目的層疊或是層。在一些實施例中，層疊12-1、12-2、12-3與12-4為單獨的晶粒或是晶片，例如為二維晶片，其是透過至少一個基板通孔(through-substrate via，TSV)14與微凸塊(microbump)彼此電性耦接。在一些實施例中，每一個晶片包括至少一個埠(未繪示)，使得基板通孔可以從一個晶片上的埠延伸至另一個晶片上的埠。在其他的實施例中，層疊12-1、12-2、12-3與12-4為堆疊式層疊，彼此是由絕緣介電質或是半導體層所隔開，並且是透過至少一個層間通孔(inter-layer via，ILV)或是裝置間通孔(inter-device via，ILD)(未繪示)彼此電性耦接。
在一些實施例中，三維積體電路10的每一個層疊12-1、12-2、12-3與12-4可包括對應的主動裝置層16與對應的互連結構，互連結構可包括多個導電線層(例如M1、M2...)與多個導電通孔層(例如V0、V1、V2...)。在第一個 層疊與後一個層疊中的主動裝置層16可包括薄半導體基板或是半導體層。在一些實施例中，一或多個上層疊，例如為層疊12-3，具有互連結構但沒有主動裝置，並且絕緣層可替換為薄半導體層。每個對應的互連結構可包括層間介電(interlayer dielectric，ILD)層，設置在直接相鄰的層疊之間。如以下對於其餘圖式的更詳細描述，在一些實施例中，可透過使用EDA工具(未繪示於圖1)來判定每個層疊12-1、12-2、12-3與12-4之間的電阻電容耦合，以用於三維積體電路10的設計。
圖2繪示了系統100，其是用來設計三維積體電路10(繪示於圖1)且做出關於三維積體電路10的各種判定，例如為三維積體電路10設計中每個層疊12-1、12-2、12-3與12-4(繪示於圖1)之間的電阻電容耦合。系統100可包括電腦(例如為桌上型電腦、筆記型電腦、平板電腦或行動裝置)系統或主機，其包括了使用者介面104，接收來自使用者(例如為三維積體電路10的設計者)的至少一個輸入。在一些實施例中，使用者介面104包括鍵盤106，讓使用者能輸入相關的資訊。或者，使用者介面104可包括例如指向裝置、滑鼠、觸控筆、觸摸感應面板(例如為觸控面板或觸控螢幕)、陀螺儀、加速度感測器、位置偵測器及/或聲音輸入介面(例如包括麥克風)。
在一些實施例中，系統100包括了呈現介面107，呈現例如為輸入事件及/或驗證結果等資訊給使用者。例如，呈現介面107包括顯示轉接器108，耦接至至少 一個顯示裝置110。顯示裝置110可為視覺顯示裝置，例如為陰極射線管(cathode ray tube，CRT)、液晶顯示器(liquid crystal display，LCD)、有機發光二極體(organic light-emitting diode，OLED)顯示器及/或"電子墨水"顯示器。或者，呈現介面107可包括聲音輸出裝置(例如聲音轉接器或是喇叭)及/或印表機。
系統100也可包括中央處理器114與至少一個非暫態電腦可讀取儲存媒體，例如為記憶體裝置118。處理器114可透過系統匯流排120耦接至使用者介面104、呈現介面107與記憶體裝置118。在一些實施例中，處理器114會與使用者進行通訊，例如透過呈現介面107來提示使用者並且/或者透過使用者介面104接收使用者的輸入。在一些實施例中，處理器114透過無線介面與使用者介面104進行通訊，此無線介面例如為個人區域網路介面(例如為藍芽)。
在一些實施例中，處理器114是透過使用一或多個可執行指令來編碼操作，並且透過在記憶體裝置118中提供可執行指令來被程式化。術語"處理器"通常表示任何的可程式化系統，包括系統與微處理器、精簡指令集電路(reduced instruction set circuits，RISC)、特殊應用積體電路(application specific integrated circuit，ASIC)、可程式化邏輯電路(programmable logic circuits，PLC)與任何其他可執行在此描述的功能的電路或處理器。本揭露並不限制任何術語"處理器"的定義及/或意義。
在一些實施例中，記憶體裝置118包括一或多個裝置，可儲存並檢索例如為可執行指令及/或其他資料的資訊。此外，在一些實施例中，記憶體裝置118包括一或多個電腦可讀取媒體，例如但不限制為動態隨機存取記憶體(dunamic random access memory，DRAM)、靜態隨機存取記憶體(static random access memory，SRAM)、固態硬碟(例如為電子可抹除唯讀記憶體(electrically eraseable programmable read only memory，EEPROM)或快閃記憶體)、光碟及/或硬碟(hard disk drive，HDD)。在一些實施例中，記憶體裝置118儲存但不限制於應用程式源碼、應用程式目地碼、設置資料、額外輸入事件、應用程式狀態、判定敘述、驗證結果及/或其他類型的資料。
處理器114包括了電子設計自動化(EDA)工具123。電阻電容擷取工具124與靜態時序分析(static timing snalysis，STA)工具126都包括在EDA工具123中。如以下對於其餘圖式的更詳細描述，EDA工具123與電阻電容擷取工具124都包括了一或多個軟體模組，執行在處理器114當中以促成在此描述的程序。例如，在一些實施例中，如對於其於圖式的更詳細描述，EDA工具123包括了用來促成層疊分隔，且用於電路佈局驗證(LVS)的模組(未繪示)。在一實施例中，EDA工具123可包括軟體，例如為"IC COMPILER"TM、由位於加州山景城的Synopsis公司所販售，此軟體可包括佈置與佈線工具(未繪示)，例如為"ZROUTE"TM，也是由Synopsis公司所販售。也可以使 用其他的EDA工具123，例如為"VIRTUOSO"客製化設計平台(未繪示)或Cadence的"ENCOUNTER"®數位IC設計平台(未繪示)，與"VIRTUOSO"晶片組裝佈線器(未繪示)，這些都是由加州聖荷西的Cadence Design Systems公司所販售。
系統100也包括了通訊介面130(例如為IEEE 802.11或藍芽)，其透過系統匯流排120耦接至處理器114。此外，通訊介面130可耦接至例如遠端終端機(未繪示)，例如為桌上型電腦、筆記型電腦、行動裝置、精簡客戶端或其他裝置。如此一來，遠端終端機可將運行在系統100中的應用程式顯示給使用遠端終端機的終端使用者。
圖3是用來驗證積體電路設計的方法的流程圖200，其中積體電路具有複數個層疊，上述設計例如為使用系統100(繪示於圖2)的三維積體電路10(繪示於圖1)的設計。在步驟202中，產生三維積體電路10的模型(未繪示)，例如為網路模型，其中此模型代表了三維積體電路10的層疊或層，例如為層疊12-1、12-2、12-3與12-4(繪示於圖1)，其包含了層疊之間的連結，例如為基板通孔14(繪示於圖1)。在步驟204中，透過EDA工具123(繪示於圖2)執行層疊分隔以分隔不同層疊的裝置(例如為電晶體裝置)並為不同裝置之間的連結產生資料庫。如以下對於其餘圖式的更詳細描述，EDA工具123可執行各種方法來完成上述的層疊分隔。在層疊分隔以後(如以下所描述)，在步驟206中，對於裝置之間的每個相鄰層疊耦合都執行擷取。如以下所描述 的，當執行擷取時可考慮各種類型的耦合。如此一來，透過使用此方法，在三維積體電路10的設計中可判定出每個層疊12-1、12-2、12-3、與12-4之間的電阻電容耦合。
圖4A是執行步驟204(繪示於圖3)的層疊分隔的範例方法的流程圖300。在步驟302中，產生例如為GDS II檔案的檔案，其中檔案包括了多個設計佈局，並且每個設計佈局都對應至不同的層疊且包括對應至層疊的不同層。在一些實施例中，上述的檔案可由EDA工具123(繪示於圖2中)來產生，或者由另一個元件產生並由EDA工具123來接收，在此情況下EDA工具123提供了上述的檔案。圖4B繪示了範例設計佈局400的方塊圖，其中每個設計佈局都對應至三維積體電路10(繪示於圖1)中不同的層疊，並且每個設計佈局對於對應的層疊都包括不同的層。舉例來說，在一些實施例中，第一設計佈局401是對應至層疊12-1(“Tier-1”)並且包括層Tier_Layer1，第二設計佈局402是對應至層疊12-2(“Tier-2”)且包括層Tier_Layer2，第三設計佈局403是對應至層疊12-3(“Tier-3”)且包括層Tier_Layer3，並且第四設計佈局404是對應至層疊12-4(“Tier-4”)且包括層Tier_Layer4。參照至圖4A，在一些實施例中，當在步驟302產生上述的檔案時，EDA工具123使用了考慮每個層疊的演算法，例如為“Draw Tier layer1 on the Tier1 design；Draw Tier layer2 on the Tier2 design...”。在一些實施例中，每一個設計佈局都包括一或多個主動裝置，例如為電晶體裝置(NMOS或PMOS)，這些主動裝置位於對 應的層疊12-1、12-2、12-3與12-4上。
在步驟304中，執行設計規則檢查(DRC)以辨認在這些層之間是否有重疊，上述的層例如為層Tier_Layer1、Tier_Layer2、Tier_Layer3、與Tier_Layer4。例如，在一些實施例中，重疊可能指的是在層疊N+1中的一條線或是線的一部分疊置於層疊N中的一條線或是線的一部分。在一些實施例中，重疊可例如指的是層疊N+1中的一條垂直線跨越了層疊N中的一條線。在一些實施例中，在不同層疊的任何多邊形不應該被重疊。若有重疊，則重複步驟302並且隨著不同的設計佈局重新產生檔案，使得可避免這些層之間的重疊。若沒有重疊，在步驟306中，基於對應的層疊或檔案的至少一參數來執行電路佈局驗證(LVS)以分隔每一個設計佈局的裝置(例如為電晶體裝置)。例如，上述的分隔可以基於上述多個層，例如為層Tier_Layer1、Tier_Layer2、Tier_Layer3、與Tier_Layer4。在一些實施例中，每個層疊中的這些層指的是金屬層M1、M2等，並且每個層疊上只有一個裝置層。此方法是透過不同層疊的層來分隔裝置。例如，在一些實施例中，此方法是根據延伸互連在裝置之間的金屬層來分隔這些裝置。在一些實施例中，當執行電路佈局驗證時，EDA工具123使用了考慮每個層疊的演算法，例如為“Tier1 pch1 and Tier layer1=pch1_tier1；Tier2 pch1 and Tier layer2=pch1_tier2...”。
在步驟308中，透過使用電路佈局驗證來對每 個層疊中每一個不同的裝置產生連接資料庫。在一些實施例中，在不同層疊的裝置之間的相鄰層疊連接會被產生給連接資料庫。在一些實施例中，連接資料庫包括在電晶體裝置之間的多個相鄰層疊耦合。例如，連接資料庫可包括層疊12-1中的一裝置與層疊12-2中的一裝置之間的耦合。
在步驟310中，對於每一個層疊12-1、12-2、12-3與12-4都執行電阻電容擷取以建立資料庫，此資料庫包括已被對應的設計佈局所分隔的每一個裝置。例如，電阻電容擷取是被執行於每一個層疊以計算對應的設計佈局的每一個裝置之間的耦合。
圖5A是執行步驟204(繪示於圖3)的層疊分隔的範例方法的流程圖450，以代替圖4A所繪示的方法。在步驟452中，產生例如為GDS II檔案的檔案，其中此檔案包括多個設計佈局，並且每個設計佈局都對應至不同層疊中的不同小區(cell)。在一些實施例中，每個小區可包括對應層疊中裝置所在的一部分。圖5B繪示了範例設計佈局500的方塊圖。舉例來說，在一些實施例中，第一設計佈局501是對應至層疊12-1(“Tier-1”)並且包括小區Cell_Tier1，第二設計佈局502是對應至層疊12-2(“Tier-2”)且包括小區Cell_Tier2，第三設計佈局503是對應至層疊12-3(“Tier-3”)且包括小區Cell_Tier3，並且第四設計佈局504是對應至層疊12-4(“Tier-4”)且包括小區Cell_Tier4。參照至圖5A，在一些實施例中，當在步驟452產生上述的檔案時，EDA工具123使用了考慮每個層疊的演 算法，例如為“Draw Tier1 design in Cell_Tier1；Draw Tier 2 design in Cell_Tier2...”。在一些實施例中，每一個設計佈局都包括一或多個裝置，例如為電晶體裝置(NMOS或PMOS)，這些裝置位於對應的層疊12-1、12-2、12-3與12-4上。
在步驟454中，執行電路佈局驗證以基於對應的層疊或檔案的至少一參數來將每一個設計佈局的裝置和其他設計佈局的裝置分隔開來。例如，上述的分隔可基於層疊小區，例如為小區Cell_Tier1、Cell_Tier2、Cell_Tier3與Cell_Tier4。在一些實施例中，當執行電路佈局驗證時，EDA工具123使用了考慮每個層疊的演算法，例如為“Tier1 pch1 in Cell_Tier1=pch1_tier1；Tier2 pch1 in Cell_Tier2=pch1_tier2...”。
在步驟458中，透過使用電路佈局驗證來對每個層疊中每一個不同的裝置產生連接資料庫。在一些實施例中，在不同層疊的裝置之間的相鄰層疊連接會被產生給連接資料庫。在一些實施例中，連接資料庫包括在裝置之間的多個相鄰層疊耦合。例如，連接資料庫可包括層疊12-1中的一裝置與層疊12-2中的一裝置之間的耦合。
在步驟460中，對於每一個層疊12-1、12-2、12-3與12-4都執行電阻電容擷取以建立資料庫，此資料庫包括對應的設計佈局中已被分隔的每一個裝置。例如，電阻電容擷取會被執行於於每一個層疊以計算對應的設計佈局的每一個裝置之間的耦合。
圖6A是執行步驟204(繪示於圖3)的層疊分隔的範例方法的流程圖550，以代替圖4A或圖5A所繪示的方法。在步驟552中，產生例如為GDS II檔案的檔案，其中檔案包括多個設計佈局，每個設計佈局都對應至不同的層疊且對應至對應層疊的不同層編號。在一些實施例中，對於每個層疊，每個層編號可包括不同的GDS編號與不同的資料類型。例如，包含在GDS II檔案中的物件可透過指定數值屬性給它們來將它們分群，這些數值屬性包括層編號、資料類型或者是文本類型。例如，一個層編號可具有255個資料類型，例如為16；30(16為層編號、30為資料類型)。此外，在一些實施例中，每個不同的設計佈局可定義於在不同的資料類型中，例如為16；1中的層疊12-1和16；2中的層疊12-2。圖6B繪示了範例設計佈局600的方塊圖。舉例來說，在一些實施例中，第一設計佈局601是對應至層疊12-1(“Tier-1”)且包括編號number_Tier1，第二設計佈局602是對應至層疊12-2(“Tier-2”)且包括編號number_Tier2，第三設計佈局603是對應至層疊12-3(“Tier-3”)且包括編號number_Tier3，並且第四設計佈局604是對應至層疊12-4(“Tier-4”)且包括編號number_Tier4。
參照至圖6A，在一些實施例中，當在步驟552產生上述的檔案時，EDA工具123(繪示於圖2)使用了考慮每個層疊的演算法，例如為“Draw Tier1 design in layer number_Tier1；Draw Tier 2 design in layer number_Tier2...”。在一些實施例中，每一個設計佈局都包括一或多個裝置，例如為電晶體裝置(NMOS或PMOS)，這些裝置位於對應的層疊12-1、12-2、12-3與12-4上。
在步驟554中，對每一個設計佈局的裝置執行電路佈局驗證以基於對應的層疊或檔案的至少一參數來分隔這些裝置。例如，這些分隔可基於層編號，例如為GDS編號或資料類型。在一些實施例中，當執行電路佈局驗證時，EDA工具123使用了考慮每個層疊的演算法，例如為“Tier1 pch1 in 17；101=pch1_tier1；Tier2 pch1 in 17；102=pch1_tier2...”。
在步驟558中，透過使用電路佈局驗證來對每個層疊中每一個不同的裝置產生連接資料庫。在一些實施例中，在不同層疊的裝置之間的相鄰層疊連接會被產生給連接資料庫。在一些實施例中，連接資料庫包括在裝置之間的多個相鄰層疊耦合。例如，連接資料庫可包括層疊12-1中的一裝置與層疊12-2中的一裝置之間的耦合。
在步驟560中，對於每一個層疊12-1、12-2、12-3與12-4都執行電阻電容擷取以建立資料庫，此資料庫包括對應的設計佈局中已被分隔的每一個裝置。例如，電阻電容擷取會被執行於每一個層疊以計算對應的設計佈局的每一個裝置之間的耦合。
圖7A是執行步驟204(繪示於圖3)的層疊分隔的範例方法的流程圖650，以代替圖4A、圖5A或圖6A所繪示的方法。在步驟652中，產生多個檔案，使得每個檔案對 應至不同的層疊，其中每個檔案對於對應的層疊都包括一個設計佈局。圖7B繪示了具有設計佈局的GDS II檔案700的示意圖。舉例來說，在一些實施例中，檔案gds1是對應至層疊12-1(“Tier-1”)，檔案gds2是對應至層疊12-2(“Tier-2”)，檔案gds3(未繪示)是對應至層疊12-3(“Tier-3”)，並且檔案gds4(未繪示)是對應至層疊12-4(“Tier-4”)。參照至圖7A，在一些實施例中，當在步驟652產生上述的檔案時，EDA工具123使用了考慮每個層疊的演算法，例如為“Draw Tier1 design in Tier1 gds；Draw Tier 2 design in Tier 2 gds...”。在一些實施例中，每一個設計佈局都包括一或多個裝置，例如為電晶體裝置(NMOS或PMOS)，這些裝置位於對應的層疊12-1、12-2、12-3與12-4上。
在步驟654中，執行電路佈局驗證以基於對應的層疊或檔案的至少一參數來分隔每一個設計佈局的裝置。例如，在一些實施例中，上述的分隔是基於哪一個GDS II檔案包含了對應的每個裝置。在一些實施例中，當執行電路佈局驗證時，EDA工具123使用了考慮每個層疊的演算法，例如為“Tier1 pch1 in Tier1 gds=pch1_tier1；Tier2 pch1 in Tier2 gds=pch1_tier2....”。
在步驟658中，透過使用電路佈局驗證來對每個層疊中每一個不同的裝置產生連接資料庫。在一些實施例中，在不同層疊的裝置之間的相鄰層疊連接會被產生給連接資料庫。在一些實施例中，連接資料庫包括在裝置之間的多 個相鄰層疊耦合。例如，連接資料庫可包括層疊12-1中的一裝置與層疊12-2中的一裝置之間的耦合。
在步驟660中，對於每一個層疊12-1、12-2、12-3與12-4都執行電阻電容擷取以建立資料庫，此資料庫包括對應的設計佈局中已被分隔的每一個裝置。例如，電阻電容擷取會被執行於每一個層疊執行以計算對應的設計佈局的每一個裝置之間的耦合。
如圖3所示，在層疊分隔以後，在步驟206中，對於裝置之間的每個相鄰層疊耦合都執行擷取。例如，在對每一個層疊12-1、12-2、12-3與12-4(繪示於圖4A、5A、6A或7A)執行電阻電容擷取以後，對每一個相鄰層疊耦合執行另一個電阻電容擷取(即，"層疊至層疊耦合"擷取)。例如，電阻電容擷取可執行在位於一層疊，例如為層疊12-1，上的裝置與位於相鄰層疊，例如為層疊12-2，上的裝置之間的耦合。圖8A是執行步驟206(繪示於圖3)的擷取的範例方法的流程圖720。在步驟722中，考慮耦合，例如為正面對正面耦合。例如，圖8B繪示了層疊12-1、12-2、12-3與12-4之間的層疊耦合，其中每一個層疊為NMOS層疊或是PMOS層疊。圖8C繪示了在層疊12-1(NMOS層疊)的正面與層疊12-2(PMOS層疊)的正面之間的正面對正面耦合。在一些實施例中，如圖8C所示，考慮了十二對裝置，例如為配對(或稱電容類型)(1A)、(2A)、(3A)、(4A)、(5A)、(6A)、(7A)、(8A)、(9A)、(10A)、(11A)與(12A)。
參考圖8A，對於配對或耦合的裝置，在步驟724 會定義電容類型。在一些實施例中，可用一張表來填寫各種電容。例如，如圖8C與以下的表1所示，基於層疊12-1與層疊12-2之間不同的NMOS層疊與PMOS層疊配對或耦合可定義出12個新的電容類型。在一些實施例中，表1包括了每一個可以基於層疊上各種裝置之間的耦合(繪示於圖8C)而定義出的電容類型(1A至12A)。例如，在表1中，電容類型1A是基於NMOS層疊上其中一個層上的裝置與PMOS層疊上其中一個層上的裝置之間的耦合，其中在每一個對應的層疊(繪示於圖8C中)上的層類型(PO)是彼此相同。類似地，電容類型2A是基於NMOS層疊上其中一個層上的裝置與PMOS層疊上其中一個層上的裝置之間的耦合(繪示於圖8C)。然而，電容類型2A是基於某一耦合，其中在每一個對應的層疊上層類型是不相同的(PO和OD)(繪示於圖8C)。包含於表1中的也有裝置與層或通孔之間的耦合。例如，電容類型6A是基於NMOS層疊上某一層(OD)中的裝置與金屬層(MO)之間的耦合(繪示於圖8C)。電容類型5A是基於NMOS層疊上某一層(OD)中的裝置與通孔(TSV)之間的耦合(繪示於圖8C)。
在一些實施例中，電容類型1A至4A是初始地存在於對應配對的NMOS和PMOS層疊(分別是層疊12-1和層疊12-2)。它們是基於層疊對應的設計佈局自動地填入於表中。參照圖8A，在步驟726中，為了電阻電容擷取工具124(繪示於圖2)而在正面對正面耦合中定義掃描區域。在步驟728，在掃描區域中，判斷在一層疊上的目標裝置是否具有至相鄰層疊上的相鄰裝置的連結。在一些實施例中，此耦合可以是在區域中的金屬類型(MO)與通孔類型(TSV)耦 合。在一些實施例中，通孔類型(TSV)不能穿過通道(未繪示)。若判斷出連接，則在步驟730中可填滿其餘的表格。例如，參考表1與圖8C，可填入5A至12A。若沒有判斷出連接，則重複步驟726並且在正面對正面耦合中定義另一個掃描區域。
參考圖8A，在步驟732中，接下來考慮背面對正面耦合。例如，圖8D繪示了在層疊12-1(NMOS層疊)的背面與層疊12-2(PMOS層疊)的正面之間的背面對正面耦合。如圖8D所示，在一些實施例中，考慮了8個配對的裝置，例如為配對(或稱電容類型)(1B)、(2B)、(3B)、(4B)、(5B)、(6B)、(7B)、與(8B)。參考圖8A，對於配對或耦合的裝置，在步驟734定義電容類型。在一些實施例中，可用一張表來填寫各種電容。例如，如圖8D與以下的表2所示，基於層疊12-1與層疊12-2之間不同的NMOS層疊與PMOS層疊配對或耦合而定義了8個新的電容類型。在一些實施例中，表2包括了每一個可以基於層疊上各種裝置之間的耦合(繪示於圖8D)而定義的電容類型(1B至8B)。例如，在表2中，電容類型1B是基於NMOS層疊上其中一個層上的裝置與PMOS層疊上其中一個層上的裝置之間的耦合，其中在每一個對應的層疊(繪示於圖8D中)上的層類型(PO)是彼此相同。類似地，電容類型2B是基於NMOS層疊上其中一個層上的裝置與PMOS層疊上其中一個層上的裝置之間的耦合(繪示於圖8D)。然而，電容類型2B是基於某一耦合，其中在每一個對應的層疊上層類型是不相同的(PO和 OD)(繪示於圖8C)。包含於表2中的也有裝置與層或通孔之間的耦合。例如，電容類型6B是基於PMOS層疊上某一層(OD)中的裝置與金屬層(M0)之間的耦合(繪示於圖8D)。電容類型5B是基於PMOS層疊上某一層(OD)中的裝置與通孔(TSV)之間的耦合(繪示於圖8D)。
在一些實施例中，電容類型1B與2B是初始地存在於配對對應的NMOS和PMOS層疊(分別為層疊12-1與層疊12-2)。它們是基於層疊對應的設計佈局自動地填入於表中。參照圖8A，在步驟736中，為了電阻電容擷取工具124(繪示於圖2)而在正面對正面耦合中定義出掃描區域。在步驟738中，在掃描區域中判斷在一層疊上的目標裝置是否具有至相鄰層疊上的相鄰裝置的連結。在一些實施例中，此耦合可以是在區域中的金屬類型(MO)與通孔類型(TSV) 耦合。在一些實施例中，通孔類型(TSV)不能穿過通道(未繪示)。若判斷出連接，則在步驟740中可填滿其餘的表格。例如，參考表2與圖8D，可填入3B至8B。若沒有判斷出連接，則重複步驟736並且定義另一個掃描區域。
參考圖8A，在步驟732中，考慮背面對背面耦合。例如，圖8E繪示了在層疊12-1(NMOS層疊)的背面與層疊12-2(PMOS層疊)的背面之間的背面對背面耦合。如圖8E所示，在一些實施例中，考慮了5對裝置，例如為配對(或稱電容類型)(1C)、(2C)、(3C)、(4C)與(5C)。參考圖8A，對於配對或耦合的裝置，在步驟744中會定義電容類型。在一些實施例中，可用一張表來填寫各種電容。例如，如圖8E與以下的表3所示，基於層疊12-1與層疊12-2的背面對背面耦合中不同的NMOS層疊與PMOS層疊配對或耦合而定義了5個新的電容類型。在一些實施例中，表3包括了每一個可以基於層疊上各種裝置之間的耦合(繪示於圖8E)來定義的電容類型(1C至5C)。例如，在表3中，電容類型1C是基於NMOS層疊上其中一個層上的裝置與PMOS層疊上其中一個層上的裝置之間的耦合，其中在每一個對應的層疊(繪示於圖8E中)上的層類型(OD)是彼此相同。包含於表3中的也有裝置與層或通孔之間的耦合。例如，電容類型3C是基於NMOS層疊上某一層(OD)中的裝置與金屬層(M0)之間的耦合(繪示於圖8E)。電容類型2C是基於NMOS層疊上某一層(OD)中的裝置與通孔(TSV)之間的耦合(繪示於圖8E)。
在一些實施例中，電容類型1C是初始地存在於配對對應的NMOS與PMOS層疊中。它是基於層疊對應的設計佈局自動地填入於表中。參照圖8A，在步驟746中，為了電阻電容擷取工具124，在背面對背面耦合中定義出掃描區域。在步驟748中，在掃描區域中判斷在一層疊上的目標裝置是否具有至相鄰層疊上的相鄰裝置的連結。在一些實施例中，此耦合可以是在區域中的金屬類型(MO)與通孔類型(TSV)耦合。在一些實施例中，通孔類型(TSV)不能穿過通道(未繪示)。若判斷出連接，則在步驟750中可填滿其餘的表格。例如，參考表3與圖8E，可填入3C至5C。若沒有判斷出連接，則重複步驟746並且定義另一個掃描區域。
雖然圖8A中是先考慮正面對正面耦合，但只要每一個不同的耦合類型都考慮到了，也可用任意順序或同時地來考慮不同的耦合類型。在一些實施例中，不是所有的不同耦合類型都存在於三維積體電路中，在這樣的情形下此特別的耦合類型則不會被考慮。例如，在一些實施例中可能只 有正面對正面耦合與背面對背面耦合，在此情形下便不會考慮背面對背面耦合。
相較於其他驗證積體電路(具有複數個層疊，例如為三維積體電路)設計的技術，在此揭露的方法與系統的實施例促成了一種技術，使得可以評估層疊之間區域的電阻電容耦合。在一些實施例中，設計佈局可用來分隔層疊與層疊之中的裝置，例如為電晶體裝置。這樣的分隔可便於判斷位於分開且相鄰層疊上的裝置之間的耦合(即相鄰層疊耦合或層疊對層疊耦合)。接下來可對每一個層疊中執行第一電阻電容擷取以建立資料庫，此資料庫包括每一個被層疊所分隔的裝置。對於裝置之間的相鄰層疊耦合，可執行第二電阻電容擷取。藉此，在此描述的一些實施例提供了一種技術，使得可以判斷每一個層疊之間的電阻電容耦合以用於積體電路的設計。
在一些實施例中，一種用以驗證積體電路(具有多個層疊)設計的方法包括執行電路佈局驗證以分隔多個設計佈局的多個裝置，其中每一個設計佈局是對應至不同的層疊，每一個層疊具有對應的該些裝置。不同層疊上其中一個裝置之間的多個相鄰層疊連接會使用計算裝置來產生。每一個層疊都會執行第一電阻電容擷取以計算對應設計佈局的每個裝置之間的耦合。對於每一個相鄰層疊連接，都會執行第二電阻電容擷取。
在一些實施例中，系統包括了儲存多個設計佈局的非暫態機器可讀取儲存媒體，這些設計佈局是由EDA工具 提供給具有多個層疊的積體電路，其中每一個設計佈局都對應至不同的層疊，每個層疊具有對應的多個裝置。電阻電容工具是在EDA工具中，使得EDA工具被配置以執行電路佈局驗證以分隔設計佈局的裝置。EDA工具也被配置以產生不同的層疊上其中一個裝置之間的多個相鄰層疊連接，並且對每一個層疊都執行第一電阻電容擷取以計算對應設計佈局的每個裝置之間的耦合。EDA工具也被配置以對每一個相鄰層疊連接執行第二電阻電容擷取。
在一些實施例中，至少一個非暫態電腦可讀取儲存媒體包括了嵌入其中的電腦可執行指令，其中當被至少一處理器所執行時，此電腦可執行指令促使處理器對具有多個層疊的積體電路執行電路佈局驗證以分隔多個設計佈局的多個裝置，其中每一個設計佈局是對應至不同的層疊，每個層疊具有對應的裝置。電腦可執行指令也促使處理器產生不同的層疊上其中一個裝置之間的多個相鄰層疊連接。電腦可執行指令也促使處理器對每個層疊執行第一電阻電容擷取以計算對應的設計佈局的每個裝置之間的耦合，並且對每個相鄰層疊連接執行第二電阻電容擷取。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
以上概述了數個實施例，使得本領域具有通常知識者可以更了解本揭露的態樣。本領域具有通常知識者可 理解的是，它們已可把本揭露當作基礎來設計或修改其它的製程或結構，藉此完成和這些實施例相同的目標及/或優點。本領域具有通常知識者也應可明白，這些等效的建構並不脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。
720‧‧‧流程圖
722、724、726、728、730、732、734、736、738、740、741、744、746、748、750‧‧‧步驟

Claims (8)

  1. 一種用以驗證積體電路設計的方法，其中該積體電路具有多個層疊，該方法包括：執行一電路佈局驗證以分隔多個設計佈局的多個裝置，其中每一該些設計佈局是對應至不同的層疊，每一該些層疊具有對應的該些裝置；使用一計算裝置來產生不同的層疊的該些裝置的其中之一之間的多個相鄰層疊連接；對每一該些層疊執行一第一電阻電容(resistance-capacitance，RC)擷取以計算對應的該些設計佈局的每一該些裝置之間的耦合；以及對每一該些相鄰層疊連接執行第二電阻電容擷取，其中該些設計佈局包括多個層，使得每一該些設計佈局對於對應的該層疊都包括不同的層，該方法更包括：執行一設計規則檢查(design rule check，DRC)以判斷在該些層之間是否存在任意的重疊；以及若存在重疊，重新產生該些設計佈局。
  2. 如申請專利範圍第1項所述之方法，更包括：對於該些層疊的層資料產生包括了該些設計佈局的至少一檔案，使得每一該些設計佈局對應至不同的層資料，該層資料包括了一擋案編號或一資料類型的至少其中 之一。
  3. 如申請專利範圍第1項所述之方法，其中產生的步驟產生一連接資料庫，該連接資料庫包括該些裝置的正面、該些裝置的背面與正面、或該些裝置的背面之間的多個相鄰層疊連接。
  4. 一種用以驗證積體電路設計的系統，包括：一非暫態機器可讀取儲存媒體，儲存多個設計佈局，該些設計佈局是由一電子設計自動化(electronic design automation，EDA)工具提供給具有多個層疊的積體電路，其中每一該些設計佈局對應至不同的層疊，每一該些層疊具有對應的多個裝置；以及在該電子設計自動化工具中的一電阻電容(resistance-capacitance，RC)工具，使得該電子設計自動化工具被配置以：執行一電路佈局驗證以分隔該些設計佈局的該些裝置；產生不同的層疊的該些裝置的其中之一之間的多個相鄰層疊連接；對每一該些層疊執行一第一電阻電容(resistance-capacitance，RC)擷取以計算對應的該些設計佈局的每一該些裝置之間的耦合；以及對每一該些相鄰層疊連接執行一第二電阻電容擷取， 其中該些設計佈局包括多個層，使得每一該些設計佈局對於對應的該層疊都包括不同的層，其中該電子設計自動化工具更被配置以：執行一設計規則檢查(design rule check，DRC)以判斷在該些層之間是否存在任意的重疊；以及若存在重疊，則重新產生該些設計佈局。
  5. 如申請專利範圍第4項所述之系統，其中該些設計佈局對應至該些層疊的層資料，使得每一該些設計佈局對應至不同的層資料，其中該層資料包括了一擋案編號或一資料類型的至少其中之一。
  6. 如申請專利範圍第4項所述之系統，其中該些相鄰層疊連接包括在該些裝置的正面、該些裝置的背面與正面、或該些裝置的背面之間的相鄰層疊連接。
  7. 一種非暫態電腦可讀取儲存媒體，包括電腦可執行指令，其中當被至少一處理器所執行時，該電腦可執行指令促使該至少一處理器：對具有多個層疊的一積體電路執行一電路佈局驗證以分隔多個設計佈局的多個裝置，其中每一該些設計佈局是對應至不同的該些層疊，每一該些層疊具有對應的該些裝置；產生不同的該些層疊的該些裝置的其中之一之間的 多個相鄰層疊連接；對每一該些層疊執行一第一電阻電容(resistance-capacitance，RC)擷取以計算對應的該些設計佈局的每一該些裝置之間的耦合；以及對每一該些相鄰層疊連接執行一第二電阻電容擷取，其中該些設計佈局包括多個層，使得每一該些設計佈局對於對應的該層疊都包括不同的層，該方法更包括：執行一設計規則檢查(design rule check，DRC)以判斷在該些層之間是否存在任意的重疊；以及若存在重疊，重新產生該些設計佈局。
  8. 如申請專利範圍第7項所述之非暫態電腦可讀取儲存媒體，其中該些設計佈局包括多個層，使得每一該些設計佈局對於對應的層疊都包括了不同的層，其中該些相鄰層疊連接包括在該些裝置的正面、該些裝置的背面與正面、或該些裝置的背面之間的相鄰層疊連接。
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