TWI523232B - 金屬氧化物半導體元件及其製造方法 - Google Patents

金屬氧化物半導體元件及其製造方法 Download PDF

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Description

金屬氧化物半導體元件及其製造方法
本發明係有關一種金屬氧化物半導體(metal oxide semiconductor,MOS)元件及其製造方法；特別是指一種利用導電型與源極相反的輕摻雜源極以改善MOS元件的臨界電壓下滑(threshold voltage roll-oft)現象。
第1A與1B圖分別顯示一種習知金屬氧化物半導體(metal oxide semiconductor,MOS)元件100的剖視示意圖與上視示意圖。如第1A與1B圖所示，MOS元件100形成於基板11中，包含：井區12、隔絕區13、閘極14、輕摻雜汲極15、源極16、與汲極17。其中，隔絕區13定義操作區13a，作為MOS元件100操作時主要的作用區。閘極14包含介電層14a、堆疊層14b、與間隔層14c。井區12的導電型為N型，輕摻雜汲極15、源極16與汲極17的導電型為P型。導電型為P型的雜質通常為硼(bororn)原子或含有硼的分子。在基板11中，輕摻雜汲極15的P型雜質在熱製程之後，會擴散至堆疊層14b下方；而源極16與汲極17中的P型雜質在熱製程之後，會擴散至間隔層14c下方，如第1A圖所示意。當MOS元件100操作時，因為汲極引發位障下降(drain induced barrier lowering,DIBL)，而產生臨界電壓下滑(threshold voltage roll-off)現象，使MOS元件100的特性不穩定，降低元件的性能。
有鑑於此，本發明即針對上述先前技術之改善，提出一種MOS元件及其製造方法，可緩和DIBL，改善MOS元件的臨界電壓下滑(threshold voltage roll-oft)現象。
就其中一觀點言，本發明提供了一種金屬氧化物半導體 (metal oxide semiconductor,MOS)元件，形成於一基板中，該基板具有一上表面，該MOS元件包含：一隔絕區，形成於該上表面上，以定義一操作區；一井區，具有第一導電型，形成於該上表面下之該基板中；一閘極，形成於該上表面上，由上視圖視之，該閘極位於該操作區中，該閘極包括：一介電層，形成於該上表面上，並與該上表面連接；一堆疊層，形成於該介電層上；以及一間隔層，形成於該堆疊層之側壁外該上表面上；其中，該堆疊層將該操作區分為第一側與第二側；一輕摻雜源極，具有第一導電型，形成於該第一側之該上表面下之該基板中，且由上視圖視之，至少部分該輕摻雜源極與該堆疊層重疊；一輕摻雜汲極，具有第二導電型，形成於該第二側之該上表面下之該基板中；一源極，具有第二導電型，形成於該第一側之該上表面下之該基板中，且由上視圖視之，部分該源極與靠近該第一側之該間隔層重疊；以及一汲極，具有第二導電型，形成於該第二側之該上表面下之該基板中。
就另一觀點言，本發明提供了一種金屬氧化物半導體(metal oxide semiconductor,MOS)元件製造方法，包含：提供一基板，且該基板具有一上表面；形成一隔絕區於該上表面上，以定義一操作區；形成一井區於該上表面下之該基板中，具有第一導電型；形成一介電層於該上表面上，並與該上表面連接；形成一堆疊層於該介電層上，且該堆疊層將該操作區分為第一側與第二側；形成一輕摻雜源極於該第一側之該上表面下之該基板中，且由上視圖視之，至少部分該輕摻雜源極與該堆疊層重疊，其中該輕摻雜源極具有第一導電型；形成一輕摻雜汲極於該第二側之該上表面下之該基板中，具有第二導電型；形成一間隔層於該堆疊層之側壁外該上表面上；形成一源極於該第一側之該上表面下之該基板中，具有第二導電型，且由上視圖視之，部分該源極與靠近該第一側之該間隔層重疊；以及形成一汲極於該第二側之該上表面下之該基板中，具有第二導電型。
在其中一種較佳的實施型態中，該源極由上視圖視之，與該堆疊層連接或部分該源極與該堆疊層重疊。
在其中一種較佳的實施型態中，該輕摻雜汲極由上視圖視之，至少部分該輕摻雜汲極與該靠近該第二側之該間隔層重疊。
在其中一種較佳的實施型態中，該汲極由上視圖視之，與該靠近該第二側之該間隔層連接、與該堆疊層連接或部分該汲極與該堆疊層重疊。
在其中一種較佳的實施型態中，該源極之形成步驟包括：一自我對準離子植入製程步驟，以該堆疊層或該閘極為遮罩，並以離子植入製程，將第二導電型雜質，以加速離子的形式，植入該基板中；以及一熱製程步驟，以超過攝氏650度之高溫，對該源極進行回火(anneal)處理，以使該第二導電型雜質，擴散至靠近該第一側之該間隔層下方。
11,21‧‧‧基板
12,22‧‧‧井區
13,23‧‧‧隔絕區
13a,23a‧‧‧操作區
14,24‧‧‧閘極
14a,24a‧‧‧介電層
14b,24b‧‧‧堆疊層
14c,24c‧‧‧間隔層
15,25b,25c‧‧‧輕摻雜汲極
25a‧‧‧輕摻雜源極
16,26‧‧‧源極
17,27‧‧‧汲極
21a‧‧‧上表面
100,200,300,400,500‧‧‧MOS元件
第1A-1B圖顯示一種習知MOS元件100。
第2A-2B圖顯示本發明的第一個實施例。
第3、4、5圖分別顯示本發明的第二、三、四個實施例。
第6圖舉例顯示利用先前技術與利用本發明之MOS元件的臨界電壓(threshold voltage)與導通阻值(ON resistance)之特徵曲線。
第7A-7J圖顯示本發明的第五個實施例。
第2A-2B圖顯示本發明的第一個實施例。第2A與2B圖分別顯示根據本發明之金屬氧化物半導體(metal oxide semiconductor,MOS)元件200的剖視示意圖與上視示意圖。如第2A與2B圖所示，MOS元件200形成於基板21中，且基板21具有上表面21a(如第2A圖中虛線所示意)。MOS元件200包含井區22、隔絕區23、閘極24、輕摻雜源極25a、輕摻雜汲極25b、源極26、與汲極27。閘極24包含介電層24a、堆疊層24b、與間隔層24c。其中，基板21例如但不限於為P型矽基板，亦可以為其他半導體基板。井區22形成於上表面21a下。隔絕區23形成於上表面21a上，以定義操作區23a。操作區23a位於井區22中，作為MOS元件200操作時主要的作用區，其範圍如第2A圖及2B圖所示意。而井區22、輕摻雜源極25a的導電 型，例如但不限於為P型；而輕摻雜汲極25b、源極26與汲極27形成於上表面21a下，其導電型例如但不限於為N型。閘極24形成於上表面21a上，介於源極26與汲極27之間。其中，堆疊層24b將操作區23a分為第一側與第二側，如第2B圖中粗箭號所示意。介電層24a形成於上表面21a上，並與上表面21a連接。堆疊層24b形成於該介電層24a上，包含導電材質，用以作為閘極24的電性接點，亦可作為形成輕摻雜源極25a與輕摻雜汲極25b時的自我對準遮罩。間隔層24c形成於堆疊層24b之側壁外上表面21a上，包覆堆疊層24b的側壁，包含絕緣材料，亦可作為形成源極26與汲極27時的自我對準遮罩。輕摻雜源極25a形成於第一側之上表面21a下之基板21中，且由上視圖第2B圖視之，至少部分輕摻雜源極25a與堆疊層24b重疊，例如本實施例中，輕摻雜源極25a完全與堆疊層24b重疊。輕摻雜汲極25b形成於第二側之上表面21a下之基板21中。源極26形成於第一側之上表面21a下之基板21中，且由上視圖第2B圖視之，部分源極26與靠近第一側之間隔層24c重疊。汲極27形成於第二側之上表面21a下之基板21中。汲極27由上視圖(例如第2B圖)視之，例如但不限於與堆疊層24b連接(如第2B圖所示)，亦可以安排部分汲極27與堆疊層24b重疊。
本發明與先前技術主要的差異在於，輕摻雜源極25a的導電型與源極26相反，以抑制因DIBL而產生的臨界電壓下滑現象。在相同臨界電壓的元件，根據本發明可選擇通道較短的元件，可降低導通阻值，增加元件操作的速度。
第3圖顯示本發明的第二個實施例。第3圖顯示根據本發明之MOS元件300的上視示意圖。本實施例旨在說明根據本發明，源極26a由上視圖第3圖視之，部分源極26a與堆疊層24b重疊。
第4圖顯示本發明的第三個實施例。第4圖顯示根據本發明之MOS元件400的上視示意圖。如第4圖所示，MOS元件400中，輕摻雜汲極25c由上視圖第4圖視之，例如可完全與靠近第二側之間隔層24c重疊，而汲極27a則可以與靠近第二側之間隔層24c連接。
第5圖顯示本發明的第四個實施例。第5圖顯示根據本發明之MOS元件500的上視示意圖。如第5圖所示，MOS元件500中，源極26a 與汲極27b由上視圖第5圖視之，部分源極26a與部分汲極27b皆與堆疊層24b重疊。
第6圖舉例顯示利用先前技術與利用本發明之MOS元件的臨界電壓(threshold voltage)與導通阻值(ON resistance)之特徵曲線。其中，先前技術MOS元件之特徵曲線為三角形節點所連接之曲線；而根據本發明的MOS元件之特徵曲線為四方形節點所連接之曲線。首先看臨界電壓，先前技術MOS元件之臨界電壓在通道長度降低時有明顯的臨界電壓下滑現象，而根據本發明的MOS元件則顯著地改善了此種臨界電壓下滑現象。從導通阻值來看，相同的臨界電壓元件，根據本發明，可選擇相較於先前技術通道長度較短的MOS元件，其導通阻值較低，如圖中虛線所示意。因此，根據本發明，元件所需要的尺寸較小，元件操作的速度較快，此皆為本發明優於先前技術之處。
第7A-7J圖顯示本發明的第五個實施例。本實施例舉例說明本發明之第一個實施例MOS元件200的製造方法。為方便說明，第7A-7J圖中，由左而右對照顯示MOS元件200的上視示意圖與剖視示意圖。如第7A與7B圖所示，首先提供例如但不限於基板21，其具有上表面21a(如第7B圖中虛線所示意)。接著，例如但不限於以氧化製程形成隔絕區23，其例如為如第7B圖所示之淺溝槽絕緣(shallow trench isolation,STI)結構，亦可以為區域氧化(local oxidation of silicon,LOCOS)結構。於上表面21a上形成隔絕區23，以定義操作區23a如第7A與7B圖所示意。
接著，如第7C與7D圖所示，例如但不限於以微影製程形成光阻層為遮罩(未示出)，以定義N型井區22，並以離子植入製程，將N型雜質，以加速離子的形式，如第7D圖中虛線箭號所示意，植入定義的區域內，而形成N型井區22於上表面21a下。
接著，如第7E與7F圖所示，形成介電層24a於上表面21a上，並與上表面21a連接；再形成堆疊層24b於介電層24a上，且堆疊層24b將操作區23a分為第一側與第二側。接著，如第7G與7H圖所示，例如但不限於分別以微影製程形成光阻層(未示出)與堆疊層24b為遮罩，分別定義輕摻雜源極25a與輕摻雜汲極25b，並分別以離子植入製程，分別將N型雜 質與P型雜質，以加速離子的形式，如第7H圖中虛線箭號所示意，分別植入第一側與第二側中定義的區域內，而形成N型輕摻雜源極25a與P型輕摻雜汲極25b於上表面21a下。其中，由上視圖第7G圖視之，至少部分輕摻雜源極25a與堆疊層24b重疊。
接著，如第7I與7J圖所示，形成間隔層24c於堆疊層24b之側壁外上表面21a上。接著，例如但不限於以微影製程形成光阻層(未示出)與閘極24為遮罩，定義源極26與汲極27，並以離子植入製程，將P型雜質，以加速離子的形式，如第7J圖中虛線箭號所示意，植入定義的區域內，而形成P型源極26與汲極27於上表面21a下，其中，閘極24介於源極26與汲極27之間。且源極26與汲極27彼此不互相重疊，且由上視圖第7I圖視之，部分源極26與靠近第一側之間隔層24c重疊。
需說明的是，其中形成源極26之步驟例如但不限於包括：如前所述之自我對準離子植入製程步驟，以堆疊層24b或閘極24為遮罩，並以離子植入製程，將P型雜質，以加速離子的形式，植入基板21中；以及熱製程步驟，以超過攝氏650度之高溫，對源極26進行回火(anneal)處理，以使P型雜質，擴散至靠近第一側之間隔層24c下方。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如臨界電壓調整區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術；再如，導電型P型與N型可以互換，只需要其他區域亦作相應的互換極可。本發明的範圍應涵蓋上述及其他所有等效變化。
21‧‧‧基板
22‧‧‧井區
23‧‧‧隔絕區
23a‧‧‧操作區
24b‧‧‧堆疊層
24c‧‧‧間隔層
25a‧‧‧輕摻雜源極
25b‧‧‧輕摻雜汲極
26‧‧‧源極
27‧‧‧汲極
200‧‧‧MOS元件

Claims (5)

  1. 一種金屬氧化物半導體(metal oxide semiconductor,MOS)元件製造方法，包含：提供一基板，且該基板具有一上表面；形成一隔絕區於該上表面上，以定義一操作區；形成一井區於該上表面下之該基板中，具有第一導電型；形成一介電層於該上表面上，並與該上表面連接；形成一堆疊層於該介電層上，且該堆疊層將該操作區分為第一側與第二側；形成一輕摻雜源極於該第一側之該上表面下之該基板中，且由上視圖視之，至少部分該輕摻雜源極與該堆疊層重疊，其中該輕摻雜源極具有第一導電型；形成一輕摻雜汲極於該第二側之該上表面下之該基板中，具有第二導電型；形成一間隔層於該堆疊層之側壁外該上表面上；形成一源極於該第一側之該上表面下之該基板中，具有第二導電型，且由上視圖視之，部分該源極與靠近該第一側之該間隔層重疊；以及形成一汲極於該第二側之該上表面下之該基板中，具有第二導電型；其中，形成該源極以及汲極的步驟包括：以微影製程形成一光阻層與該閘極為遮罩，定義該源極與該汲極，並以一離子植入製程，將第二導電型雜質，以加速離子的形式，植入定義的區域內，而形成第二導電型該源極與該汲極於該上表面下。
  2. 如申請專利範圍第1項所述之金屬氧化物半導體元件製造方法，其中該源極由上視圖視之，與該堆疊層連接或部分該源極與該堆疊層重疊。
  3. 如申請專利範圍第1項所述之金屬氧化物半導體元件製造方法，其中該輕摻雜汲極由上視圖視之，至少部分該輕摻雜汲極與該靠近該第二側之該間隔層重疊。
  4. 如申請專利範圍第1項所述之金屬氧化物半導體元件製造方法，其中該 汲極由上視圖視之，與該靠近該第二側之該間隔層連接、與該堆疊層連接或部分該汲極與該堆疊層重疊。
  5. 如申請專利範圍第1項所述之金屬氧化物半導體元件製造方法，其中形成該源極之步驟更包括：以超過攝氏650度之高溫，對該源極進行回火(anneal)處理，以使該第二導電型雜質，擴散至靠近該第一側之該間隔層下方。
TW102135251A 2013-09-30 2013-09-30 金屬氧化物半導體元件及其製造方法 TWI523232B (zh)

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