TWI521541B - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體儲存裝置，且特別是有關於一種記憶體管理方法以及使用此記憶體管理方法的記憶體儲存裝置與記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，包含可複寫式非揮發性記憶體模組的記憶體儲存裝置會透過執行垃圾回收程序來釋放出可用的實體區塊。但是，傳統的垃圾回收程序並不會考慮到某一個實體區塊所儲存的資料是否會被經常性地更新。若一個實體區塊所儲存的資料會被經常性地更新，則即使在垃圾回收程序中將此實體區塊所儲存的 有效資料搬移至另一實體區塊，此有效資料也可能會因再次被更新而隨即被視為無效，造成系統資源的浪費。
有鑑於此，本發明提供一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可減少對於經常被更新的資料的搬移，提升垃圾回收程序的效率。
本發明的一範例實施例提供一種記憶體管理方法，其用於管理可複寫式非揮發性記憶體模組，並且可複寫式非揮發性記憶體模組包括多個實體抹除單元。所述記憶體管理方法包括：將所述實體抹除單元中的多個非閒置實體抹除單元劃分為至少一第一實體抹除單元與至少一第二實體抹除單元，其中每一所述第一實體抹除單元的一資料更新頻率低於每一所述第二實體抹除單元的一資料更新頻率；從所述第一實體抹除單元中選擇至少一第三實體抹除單元；從所述實體抹除單元中的至少一閒置實體抹除單元中提取至少一第四實體抹除單元，並且複製每一所述第三實體抹除單元所儲存的有效資料至所述第四實體抹除單元；以及抹除所述第三實體抹除單元。
在本發明的一範例實施例中，每一所述第一實體抹除單元的一資料寫入時間早於每一所述第二實體抹除單元的資料寫入時間。
在本發明的一範例實施例中，所述將所述非閒置實體抹 除單元劃分為所述第一實體抹除單元與所述第二實體抹除單元的步驟包括：根據一資料寫入資訊來排序所述非閒置實體抹除單元；以及將排序後的所述非閒置實體抹除單元中符合一第一排序條件的至少一實體抹除單元劃分為所述第一實體抹除單元，並且將排序後的所述非閒置實體抹除單元中不符合第一排序條件的至少一實體抹除單元劃分為所述第二實體抹除單元。
在本發明的一範例實施例中，所述第一實體抹除單元的一第一數量與所述第二實體抹除單元的一第二數量維持在一預設比例。
在本發明的一範例實施例中，所述從所述第一實體抹除單元中選擇所述第三實體抹除單元的步驟包括：從所述第一實體抹除單元中選擇符合一有效資料條件及/或一第二排序條件的至少一實體抹除單元作為所述第三實體抹除單元。
在本發明的一範例實施例中，所述記憶體管理方法更包括：抹除所述第三實體抹除單元。
在本發明的一範例實施例中，所述第一實體抹除單元的其中之一所儲存的一有效資料之資料量多於所述第二實體抹除單元的其中之一所儲存的有效資料之資料量。
本發明的一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。連接介面單元用以耦接至一主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體控制電路單元耦接 至連接介面單元與可複寫式非揮發性記憶體模組。其中記憶體控制電路單元用以將所述實體抹除單元中的多個非閒置實體抹除單元劃分為至少一第一實體抹除單元與至少一第二實體抹除單元，其中每一所述第一實體抹除單元的一資料更新頻率低於每一所述第二實體抹除單元的資料更新頻率。記憶體控制電路單元更用以從所述第一實體抹除單元中選擇至少一第三實體抹除單元。記憶體控制電路單元更用以從所述實體抹除單元中的至少一閒置實體抹除單元中提取至少一第四實體抹除單元，並且複製每一所述第三實體抹除單元所儲存的一有效資料至所述第四實體抹除單元。
在本發明的一範例實施例中，所述記憶體控制電路單元將所述非閒置實體抹除單元劃分為所述第一實體抹除單元與所述第二實體抹除單元的操作包括：記憶體控制電路單元根據一資料寫入資訊來排序所述非閒置實體抹除單元；以及記憶體控制電路單元將排序後的所述非閒置實體抹除單元中符合一第一排序條件的至少一實體抹除單元劃分為所述第一實體抹除單元，並且將排序後的所述非閒置實體抹除單元中不符合第一排序條件的至少一實體抹除單元劃分為所述第二實體抹除單元。
在本發明的一範例實施例中，所述記憶體控制電路單元從所述第一實體抹除單元中選擇所述第三實體抹除單元的操作包括：記憶體控制電路單元從所述第一實體抹除單元中選擇符合一有效資料條件及/或一第二排序條件的至少一實體抹除單元作為所述第三實體抹除單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以抹除所述第三實體抹除單元。
本發明的一範例實施例提供一種記憶體控制電路單元，其用於控制一可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。主機介面用以耦接至一主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體管理電路耦接至主機介面與記憶體介面。其中記憶體管理電路用以將所述實體抹除單元中的多個非閒置實體抹除單元劃分為至少一第一實體抹除單元與至少一第二實體抹除單元，其中每一所述第一實體抹除單元的一資料更新頻率低於每一所述第二實體抹除單元的資料更新頻率。記憶體管理電路更用以從所述第一實體抹除單元中選擇至少一第三實體抹除單元。記憶體管理電路更用以從所述實體抹除單元中的至少一閒置實體抹除單元中提取至少一第四實體抹除單元，並且複製每一所述第三實體抹除單元所儲存的一有效資料至所述第四實體抹除單元。
在本發明的一範例實施例中，所述記憶體管理電路將所述非閒置實體抹除單元劃分為所述第一實體抹除單元與所述第二實體抹除單元的操作包括：記憶體管理電路根據一資料寫入資訊來排序所述非閒置實體抹除單元；以及記憶體管理電路將排序後的所述非閒置實體抹除單元中符合一第一排序條件的至少一實體抹除單元劃分為所述第一實體抹除單元，並且將排序後的所述非 閒置實體抹除單元中不符合第一排序條件的至少一實體抹除單元劃分為所述第二實體抹除單元。
在本發明的一範例實施例中，所述記憶體管理電路從所述第一實體抹除單元中選擇所述第三實體抹除單元的操作包括：記憶體管理電路從所述第一實體抹除單元中選擇符合一有效資料條件及/或一第二排序條件的至少一實體抹除單元作為所述第三實體抹除單元。
在本發明的一範例實施例中，所述記憶體管理電路更用以抹除所述第三實體抹除單元。
基於上述，本發明可以先將多個實體抹除單元依其各自的資料更新頻率分為至少兩組，然後再對資料更新頻率較低的至少部份實體抹除單元執行垃圾回收程序。藉此，可減少對於經常被更新的資料的搬移，提升垃圾回收程序的執行效率，並且節省系統資源。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
252‧‧‧緩衝記憶體
254‧‧‧電源管理電路
256‧‧‧錯誤檢查與校正電路
610(0)~610(D)‧‧‧邏輯位址
602‧‧‧儲存區
606‧‧‧系統區
S802、S804、S806‧‧‧記憶體管理方法各步驟
圖1是根據本發明之一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖2是根據本發明之一範例實施例所繪示的主機系統與輸入/ 輸出裝置的示意圖。
圖3是根據本發明之一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
圖5是根據本發明之一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖6是根據本發明之一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的範例示意圖。
圖7是根據本發明之一範例實施例所繪示的非閒置實體抹除單元的串接結構的示意圖。
圖8是根據本發明之一範例實施例所繪示的記憶體管理方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明之一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖2是根據本發明之一範例實施例所繪示的主機系統與輸入/輸出裝置的示意圖。圖3是根據本發明之一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
請參照圖1，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖2的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在一範例實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖2所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在另一範例實施例中，主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖3所示)。嵌入式儲存裝置1320包括嵌 入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、安全數位(Secure Digital,SD)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。在本範例實施例中，連接介面單元102可與記憶體控制電路單元104封裝在一個晶片中，或佈設於一包含記憶體控制電路單元104之晶片外。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106具有實體抹除單元410(0)~410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，並且屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。例如，每一實體抹除單元是由128個實體程式化單元所組成。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更具體來說，每一個實體抹除單元包括多條字元線與多條位元線，每一條字元線與每一條位元線交叉處配置有一個記憶胞。每一個記憶胞可儲存一或多個位元。在同一個實體抹除單元中，所有的記憶胞會一起被抹除。在此範例實施例中，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。另一方面，同一個字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一個字元線上 的實體程式化單元可被分類為下實體程式化單元與上實體程式化單元。一般來說，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。
在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組，即一個記憶胞中可儲存至少2個位元。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組、複數階記憶胞(Trinary Level Cell,TLC)NAND型快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據本發明之一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元104包括記憶體管理電 路202、主機介面204與記憶體介面206。
記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路202的操作時，等同於說明記憶體控制電路單元104的操作，以下並不再贅述。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元。記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元是耦接至微控制器。其中，記憶體管理單元用以管理可複寫式非揮發性記憶體模組106的實體抹除單元；記憶體寫入單元用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取單元用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除單元用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理單元用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標 準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
在本發明一範例實施例中，記憶體控制電路單元104還包括緩衝記憶體252、電源管理電路254與錯誤檢查與校正電路256。
緩衝記憶體252是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路254是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路256是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路256會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤更正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時 讀取此資料對應的錯誤更正碼，並且錯誤檢查與校正電路256會依據此錯誤更正碼對所讀取的資料執行錯誤檢查與校正程序。
圖6是根據本發明之一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組106之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖6，記憶體管理電路202可將可複寫式非揮發性記憶體模組106的實體抹除單元410(0)~410(N)邏輯地劃分為多個區域，例如為儲存區602與系統區606。
儲存區602的實體抹除單元是用以儲存來自主機系統1000的資料。儲存區602中會儲存有效資料與無效資料。例如，當主機系統要刪除一份有效資料時，被刪除的資料可能還是儲存在儲存區602中，但會被標記為無效資料。沒有儲存有效資料的實體抹除單元亦被稱為閒置實體抹除單元。沒有儲存有效資料的實體程式化單元亦被稱為閒置實體程式化單元。例如，被抹除以後的實體抹除單元便會成為閒置實體抹除單元。相反的，有儲存有效資料的實體抹除單元亦被稱為非閒置實體抹除單元。有儲存有效資料的實體程式化單元亦被稱為非閒置實體程式化單元。
若儲存區602或系統區606中有實體抹除單元損壞時，儲存區602中的實體抹除單元也可以用來替換損壞的實體抹除單元。倘若儲存區602中沒有可用的實體抹除單元來替換損壞的實體抹除單元時，則記憶體管理電路202會將整個記憶體儲存裝置100宣告為寫入保護(write protect)狀態，而無法再寫入資料。
系統區606的實體抹除單元是用以記錄系統資料，其中此系統資料包括關於記憶體晶片的製造商與型號、記憶體晶片的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
儲存區602與系統區606的實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置100的運作中，實體抹除單元關聯至儲存區602與系統區606的分組關係會動態地變動。例如，當系統區606中的實體抹除單元損壞而被儲存區602的實體抹除單元取代時，則原本在儲存區602的實體抹除單元會被關聯至系統區606。
記憶體管理電路202會配置邏輯位址610(0)~610(D)以映射至儲存區602中部份的實體抹除單元410(0)~410(A)。主機系統1000是透過邏輯位址610(0)~610(D)來存取儲存區602中的資料。在此範例實施例中，一個邏輯位址是映射至一個實體扇，多個邏輯位址會組成一個邏輯程式化單元。一個邏輯程式化單元是映射至一或多個實體程式化單元。在一範例實施例中，多個邏輯程式化單元可以組成一個邏輯抹除單元，並且一個邏輯抹除單元可以映射至一或多個實體抹除單元。
記憶體管理電路202會將實體抹除單元410(0)~410(N)中的實體抹除單元410(0)~410(R)劃分為一或多個第一實體抹除單元與一或多個第二實體抹除單元。其中，每一個實體抹除單元410(0)~410(R)都是一個非閒置實體抹除單元。實體抹除單元410(0)~410(R)的數量至少是兩個。實體抹除單元410(0)~410(R)可以是實體抹除單元410(0)~410(N)中的非閒置實體抹除單元的部分或全部。
每一個第一實體抹除單元的資料更新頻率是低於每一個第二實體抹除單元的資料更新頻率。在一範例實施例中，每一個實體抹除單元的資料更新頻率可以透過每一個實體抹除單元的一資料寫入(programming)時間、一資料存放時間或者多個實體抹除單元的一資料寫入順序來加以評估。其中，此資料寫入時間是指一筆資料被寫入至一個實體抹除單元的時間。資料存放時間是指一筆資料在一個實體抹除單元中的存放時間，或者多筆資料在一個實體抹除單元中的一平均存放時間。資料存放時間可用來表示一或多筆資料被存放在一個實體抹除單元中多久了。而資料寫入順序是指多筆資料被分別寫入至多個實體抹除單元的先後順序。在一範例實施例中，若某一個實體抹除單元的資料寫入時間早於另一個實體抹除單元的資料寫入時間，或者某一個實體抹除單元的資料存放時間長於另一個實體抹除單元的資料存放時間，則可視為此實體抹除單元的資料更新頻率低於另一個實體抹除單元的資料更新頻率。換言之，在此範例實施例中，每一個第一實體抹 除單元的一資料寫入時間會早於每一個第二實體抹除單元的一資料寫入時間，及/或每一個第一實體抹除單元的一資料存放時間會長於每一個第二實體抹除單元的一資料存放時間。
也就是說，在一範例實施例中，記憶體管理電路202是根據每一個實體抹除單元410(0)~410(R)被寫入資料的時間或順序，或者資料在每一個實體抹除單元410(0)~410(R)中的存放時間，來將實體抹除單元410(0)~410(R)劃分為一或多個第一實體抹除單元與一或多個第二實體抹除單元。然而，在另一範例實施例中，每一個實體抹除單元的資料更新頻率可以也可以是透過每一個實體抹除單元所儲存的資料類型或存取次數(例如，寫入次數)來評估。例如，記憶體管理電路202也可以是根據每一個實體抹除單元410(0)~410(R)所儲存的資料類型是否是屬於容易被更新的類型，或者每一個實體抹除單元410(0)~410(R)所儲存的資料類型或存取次數所對應的資料更新頻率，來將實體抹除單元410(0)~410(R)劃分為一或多個第一實體抹除單元與一或多個第二實體抹除單元，本發明不加以限制。此外，任何可用來評估實體抹除單元的資料更新頻率的資訊都可以被採用，而不限於上述。
圖7是根據本發明之一範例實施例所繪示的非閒置實體抹除單元的串接結構的示意圖。
請參照圖7，在此範例實施例中，在執行垃圾收集(garbage collection)程序之前，記憶體管理電路202會先根據一資料寫入資訊來排序實體抹除單元410(0)~410(R)。其中，資料寫入資訊用以 指示每一個實體抹除單元410(0)~410(R)被寫入資料的時間及/或先後順序。或者，在一範例實施例中，資料寫入資訊也可以用以指示每一個實體抹除單元410(0)~410(R)的資料存放時間。記憶體管理電路202可以利用指標(pointer)或者標記(flag)將排序後的實體抹除單元410(0)~410(R)相互串接而形成串接結構700。也就是說，串接結構700是一種邏輯上的串接關係，而不是實體上的串接關係。如圖7所示，在串接結構700中，最右邊的實體抹除單元410(0)被寫入資料的時間最早，右邊第二個的實體抹除單元410(1)被寫入資料的時間晚於實體抹除單元410(0)但早於實體抹除單元410(2)，而最左邊的實體抹除單元410(R)被寫入資料的時間最晚，以此類推。從另一角度來看，由於最右邊的實體抹除單元410(0)被寫入資料的時間最早，因此實體抹除單元410(0)中的資料被存放在實體抹除單元410(0)的時間也最長；而由於實體抹除單元410(R)被寫入資料的時間最晚，因此實體抹除單元410(R)中的資料被存放在實體抹除單元410(R)的時間則最短。
值得注意的是，實體抹除單元的資料寫入時間、資料存放時間或資料寫入順序是與每一個實體抹除單元的一資料更新狀況或資料更新頻率有關，因此，若某一個實體抹除單元在串接結構700中的位置位於另一個實體抹除單元在串接結構700中的位置的左邊，則此實體抹除單元的資料更新頻率有很大的機率是高於所述另一個實體抹除單元的資料更新頻率。或者，若某一個非閒置實體抹除單元的資料更新頻率是所有的非閒置實體抹除單元 中最高的，則此非閒置實體抹除單元將有很高的機率會被排序在串接結構700中的最左邊(即，串接結構700中實體抹除單元410(R)的位置)；若某一個非閒置實體抹除單元的資料更新頻率是所有的非閒置實體抹除單元中最低的，則此非閒置實體抹除單元將有很高的機率會被排序在串接結構700中的最右邊(即，串接結構700中實體抹除單元410(0)的位置)，以此類推。
記憶體管理電路202會將排序後的實體抹除單元410(0)~410(R)中符合一排序條件(亦稱為第一排序條件)的一或多個實體抹除單元劃分為第一實體抹除單元，並且將排序後的實體抹除單元410(0)~410(R)中不符合此第一排序條件的一或多個實體抹除單元劃分為第二實體抹除單元。在一範例實施例中，排序後的實體抹除單元410(0)~410(R)中符合第一排序條件的實體抹除單元是包含最早被寫入資料的實體抹除單元在內的P個較早被寫入資料的實體抹除單元。例如，在一範例實施例中，圖7的串接結構700中最右邊的P個連續串接的實體抹除單元410(0)~410(P)符合第一排序條件，而串接結構700中的410(P+1)~410(R)則不符合第一排序條件。在一範例實施例中，P的數量會隨著實體抹除單元410(0)~410(R)的數量改變而對應改變，以使第一實體抹除單元的數量(亦稱為第一數量)與第二實體抹除單元的數量(亦稱為第二數量)維持在一預設比例。例如，此預設比例可以是95：5。例如，在一範例實施例中，若實體抹除單元410(0)~410(R)的數量是100個，則第一數量會是95個，並且第二數量會是5個。此外，此預 設比例也可以被調整，而非限定於上述。
記憶體管理電路202會從屬於第一實體抹除單元的實體抹除單元中選擇一或多個第三實體抹除單元。在一範例實施例中，記憶體管理電路202可以選擇屬於第一實體抹除單元的一或多個實體抹除單元中符合一有效資料條件及/或另一排序條件(亦稱為第二排序條件)的一或多個實體抹除單元作為第三實體抹除單元。例如，在一範例實施例中，符合有效資料條件的實體抹除單元可以是屬於第一實體抹除單元的實體抹除單元中所儲存的有效資料的資料量較少者，或者是所儲存的有效資料的資料量少於一預設值者，且不限於此。在另一範例實施例中，任何基於有效資料的資料量進行運算的演算法都可以用來設定有效資料條件。另外，符合第二排序條件的實體抹除單元可以是屬於第一實體抹除單元的實體抹除單元中Q個較早被寫入資料的實體抹除單元，例如，串接結構700中連續串接的實體抹除單元410(0)~410(Q)，其中Q小於P。
記憶體管理電路202會對第三實體抹除單元執行垃圾回收程序。例如，記憶體管理電路202會從實體抹除單元410(0)~410(N)中的一或多個閒置實體抹除單元中提取一或多個第四實體抹除單元，並且複製每一個第三實體抹除單元所儲存的有效資料(valid data)至第四實體抹除單元。在將有效資料從第三實體抹除單元複製到第四實體抹除單元之後，原先第三實體抹除單元中的有效資料會被標記為無效資料，並且記憶體管理電路202會 抹除第三實體抹除單元。藉此，每經過一次的垃圾回收程序，記憶體管理電路202就會釋放出一或多個閒置實體抹除單元(即，原先的第三實體抹除單元)。在一範例實施例中，記憶體管理電路202則是會在特定的時間點抹除第三實體抹除單元。例如，記憶體管理電路202可以在執行完垃圾回收程序後，抹除第三實體抹除單元。然而，此特定時間點還可以是記憶體儲存裝置100開機、關機、記憶體儲存裝置100閒置超過一預設時間或者任意的時間點，本發明不加以限制。
在一範例實施例中，在一次的垃圾回收程序中，記憶體管理電路202只會複製第三實體抹除單元所儲存的有效資料至第四實體抹除單元，而不會複製第三實體抹除單元之外的任一個實體抹除單元所儲存的有效資料至第四實體抹除單元。
此外，在一範例實施例中，第一實體抹除單元的其中之一所儲存的有效資料之資料量會多於第二實體抹除單元的其中之一所儲存的有效資料之資料量。例如，在圖7的串接結構700中，假設實體抹除單元410(P+1)所儲存的有效資料的資料量是2個實體程式化單元的大小，而實體抹除單元410(P)所儲存的有效資料的資料量是3個實體程式化單元的大小，即表示實體抹除單元410(P)所儲存的有效資料的資料量多於實體抹除單元410(P+1)所儲存的有效資料的資料量。此外，用來評估資料量的單位還可以是任意的單位，而不限於上述。
圖8是根據本發明之一範例實施例所繪示的記憶體管理 方法的流程圖。
請參照圖8，在步驟S802中，將多個非閒置實體抹除單元劃分為至少一第一實體抹除單元與至少一第二實體抹除單元。其中每一個第一實體抹除單元的一資料更新頻率低於每一個第二實體抹除單元的一資料更新頻率。
在步驟S804中，從屬於第一實體抹除單元的實體抹除單元中選擇至少一第三實體抹除單元。
在步驟S806中，從屬於至少一閒置實體抹除單元的實體抹除單元中提取至少一第四實體抹除單元，並且複製每一個第三實體抹除單元所儲存的有效資料至所述第四實體抹除單元。
然而，圖8中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖8中各步驟可以實作為多個程式碼或是電路，本發明並不在此限。此外，圖8的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明並不在此限。
綜上所述，本發明提出的記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可先將多個非閒置實體抹除單元劃分為更新頻率較低的一或多個第一實體抹除單元與更新頻率較高的一或多個第二實體抹除單元。接著，再從更新頻率較低的一或多個第一實體抹除單元中選擇一或多個第三實體抹除單元，並且對第三實體抹除單元執行垃圾回收程序。藉此，可有效減少在執行垃圾回收程序之後，所回收的有效資料隨即因再次被更新而被視為無效之情形，造成系統資源的浪費。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S802、S804、S806‧‧‧記憶體管理方法各步驟

Claims (21)

  1. 一種記憶體管理方法，用於管理一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體抹除單元，該記憶體管理方法包括：將該些實體抹除單元中的多個非閒置實體抹除單元劃分為至少一第一實體抹除單元與至少一第二實體抹除單元，其中每一該至少一第一實體抹除單元的一資料更新頻率低於每一該至少一第二實體抹除單元的該資料更新頻率；從該至少一第一實體抹除單元中選擇至少一第三實體抹除單元，包括：從該至少一第一實體抹除單元中選擇所儲存的有效資料之資料量小於一預設有效資料量的至少一實體抹除單元或從該至少一第一實體抹除單元中選擇所儲存的有效資料之資料量非該至少一第一實體抹除單元中之最大值的至少一實體抹除單元作為該至少一第三實體抹除單元；以及從該些實體抹除單元中的至少一閒置實體抹除單元中提取至少一第四實體抹除單元，並且複製每一該至少一第三實體抹除單元所儲存的一有效資料至該至少一第四實體抹除單元。
  2. 如申請專利範圍第1項所述的記憶體管理方法，其中每一該至少一第一實體抹除單元的一資料寫入時間早於每一該至少一第二實體抹除單元的該資料寫入時間。
  3. 如申請專利範圍第1項所述的記憶體管理方法，其中將該 些非閒置實體抹除單元劃分為該至少一第一實體抹除單元與該至少一第二實體抹除單元的步驟包括：根據一資料寫入資訊來排序該些非閒置實體抹除單元；以及將排序後的該些非閒置實體抹除單元中符合一第一排序條件的至少一實體抹除單元劃分為該至少一第一實體抹除單元，並且將排序後的該些非閒置實體抹除單元中不符合該第一排序條件的至少一實體抹除單元劃分為該至少一第二實體抹除單元。
  4. 如申請專利範圍第1項所述的記憶體管理方法，其中該至少一第一實體抹除單元的一第一數量與該至少一第二實體抹除單元的一第二數量維持在一預設比例。
  5. 如申請專利範圍第1項所述的記憶體管理方法，其中從該至少一第一實體抹除單元中選擇該至少一第三實體抹除單元的步驟更包括：從該至少一第一實體抹除單元中選擇符合一第二排序條件的至少一實體抹除單元作為該至少一第三實體抹除單元。
  6. 如申請專利範圍第1項所述的記憶體管理方法，更包括：抹除該至少一第三實體抹除單元。
  7. 如申請專利範圍第1項所述的記憶體管理方法，其中該至少一第一實體抹除單元的其中之一所儲存的一有效資料之資料量多於該至少一第二實體抹除單元的其中之一所儲存的該有效資料之資料量。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以將該些實體抹除單元中的多個非閒置實體抹除單元劃分為至少一第一實體抹除單元與至少一第二實體抹除單元，其中每一該至少一第一實體抹除單元的一資料更新頻率低於每一該至少一第二實體抹除單元的該資料更新頻率，該記憶體控制電路單元更用以從該至少一第一實體抹除單元中選擇至少一第三實體抹除單元，包括：該記憶體控制電路單元從該至少一第一實體抹除單元中選擇所儲存的有效資料之資料量小於一預設有效資料量的至少一實體抹除單元或從該至少一第一實體抹除單元中選擇所儲存的有效資料之資料量非該至少一第一實體抹除單元中之最大值的至少一實體抹除單元作為該至少一第三實體抹除單元，該記憶體控制電路單元更用以從該些實體抹除單元中的至少一閒置實體抹除單元中提取至少一第四實體抹除單元，並且複製每一該至少一第三實體抹除單元所儲存的一有效資料至該至少一第四實體抹除單元。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中每一 該至少一第一實體抹除單元的一資料寫入時間早於每一該至少一第二實體抹除單元的該資料寫入時間。
  10. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元將該些非閒置實體抹除單元劃分為該至少一第一實體抹除單元與該至少一第二實體抹除單元的操作包括：該記憶體控制電路單元根據一資料寫入資訊來排序該些非閒置實體抹除單元；以及該記憶體控制電路單元將排序後的該些非閒置實體抹除單元中符合一第一排序條件的至少一實體抹除單元劃分為該至少一第一實體抹除單元，並且將排序後的該些非閒置實體抹除單元中不符合該第一排序條件的至少一實體抹除單元劃分為該至少一第二實體抹除單元。
  11. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該至少一第一實體抹除單元的一第一數量與該至少一第二實體抹除單元的一第二數量維持在一預設比例。
  12. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元從該至少一第一實體抹除單元中選擇該至少一第三實體抹除單元的操作更包括：該記憶體控制電路單元從該至少一第一實體抹除單元中選擇符合一第二排序條件的至少一實體抹除單元作為該至少一第三實體抹除單元。
  13. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該 記憶體控制電路單元更用以抹除該至少一第三實體抹除單元。
  14. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該至少一第一實體抹除單元的其中之一所儲存的一有效資料之資料量多於該至少一第二實體抹除單元的其中之一所儲存的該有效資料之資料量。
  15. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以將該些實體抹除單元中的多個非閒置實體抹除單元劃分為至少一第一實體抹除單元與至少一第二實體抹除單元，其中每一該至少一第一實體抹除單元的一資料更新頻率低於每一該至少一第二實體抹除單元的該資料更新頻率，該記憶體管理電路更用以從該至少一第一實體抹除單元中選擇至少一第三實體抹除單元，包括：該記憶體控制電路單元從該至少一第一實體抹除單元中選擇所儲存的有效資料之資料量小於一預設有效資料量的至少一實體抹除單元或從該至少一第一實體抹除單元中選擇所儲存的有效資料之資料量非該至少一第一實體抹除單元中之最大值的至少 一實體抹除單元作為該至少一第三實體抹除單元，該記憶體管理電路更用以從該些實體抹除單元中的至少一閒置實體抹除單元中提取至少一第四實體抹除單元，並且複製每一該至少一第三實體抹除單元所儲存的一有效資料至該至少一第四實體抹除單元。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中每一該至少一第一實體抹除單元的一資料寫入時間早於每一該至少一第二實體抹除單元的該資料寫入時間。
  17. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體管理電路將該些非閒置實體抹除單元劃分為該至少一第一實體抹除單元與該至少一第二實體抹除單元的操作包括：該記憶體管理電路根據一資料寫入資訊來排序該些非閒置實體抹除單元；以及該記憶體管理電路將排序後的該些非閒置實體抹除單元中符合一第一排序條件的至少一實體抹除單元劃分為該至少一第一實體抹除單元，並且將排序後的該些非閒置實體抹除單元中不符合該第一排序條件的至少一實體抹除單元劃分為該至少一第二實體抹除單元。
  18. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該至少一第一實體抹除單元的一第一數量與該至少一第二實體抹除單元的一第二數量維持在一預設比例。
  19. 如申請專利範圍第15項所述的記憶體控制電路單元，其 中該記憶體管理電路從該至少一第一實體抹除單元中選擇該至少一第三實體抹除單元的操作更包括：該記憶體管理電路從該至少一第一實體抹除單元中選擇符合一第二排序條件的至少一實體抹除單元作為該至少一第三實體抹除單元。
  20. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體管理電路更用以抹除該至少一第三實體抹除單元。
  21. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該至少一第一實體抹除單元的其中之一所儲存的一有效資料之資料量多於該至少一第二實體抹除單元的其中之一所儲存的該有效資料之資料量。
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