TW201727492A - 資料保護方法、記憶體控制電路單元及記憶體儲存裝置 - Google Patents

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Abstract

一種資料保護方法、記憶體控制電路單元及記憶體儲存裝置。此方法包括在記憶體儲存裝置被致能後的初始化作業期間，反覆從第一實體抹除單元的第一實體程式化單元讀取資料，其中第一實體程式化單元為記憶體儲存裝置斷電前最後被程式化的實體程式化單元。此方法也包括倘若每次所讀取資料的錯誤位元數目不大於錯誤位元數門檻值，並且讀取第一實體程式化單元的次數大於一預定次數，根據第一實體程式化單元更新邏輯-實體映射表。

Description

資料保護方法、記憶體控制電路單元及記憶體儲存裝置
本發明是有關於一種資料保護方法，且特別是有關於一種可複寫式非揮發性記憶體模組的資料保護方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，在將資料程式化至可複寫式非揮發性記憶體模組時，倘若在程式化快結束時記憶體儲存裝置發生斷電，可複寫式非揮發性記憶體模組將呈現不穩定狀態。而當記憶體儲存裝置被致能後，因為可複寫式非揮發性記憶體模組的不穩定狀態，可能導致在記憶體儲存裝置被致能後的初始化作業期間，斷電前所程式化的資料可以被正確地讀取。但在初始化作業逾時之後的實際運作時，斷電前所程式化的資料卻發生讀取錯誤的情況。基此，如何避免因可複寫式非揮發性記憶體模組的不穩定狀態而造成資料讀取錯誤，為此領域技術人員所關心的議題。
本發明提供一種資料保護方法、記憶體控制電路單元及記憶體儲存裝置，可避免從不穩定的實體程式化單元中讀取到不可校正的資料。
本發明的資料保護方法用於記憶體儲存裝置。記憶體儲存裝置具有可複寫式非揮發性記憶體模組，可複寫式非揮發性記憶體模組包括多個實體抹除單元，每一實體抹除單元包括多個實體程式化單元。本資料保護方法包括在記憶體儲存裝置被致能後的初始化作業期間，反覆從實體抹除單元中的第一實體抹除單元的第一實體程式化單元讀取資料，其中第一實體程式化單元為記憶體儲存裝置斷電前最後被程式化的實體程式化單元，並且第一實體程式化單元的資料屬於一邏輯程式化單元。本資料保護方法也包括判斷每次所讀取的資料的錯誤位元數目是否大於錯誤位元數門檻值。倘若錯誤位元數目不大於錯誤位元數門檻值，並且反覆讀取的次數大於預定次數，將第一實體程式化單元與所述邏輯程式化單元的映射關係記錄在邏輯-實體映射表中。
在本發明的一範例實施例中，其中倘若錯誤位元數目大於錯誤位元數門檻值，將第一實體程式化單元的資料標記為無效資料。
在本發明的一範例實施例中，上述的資料保護方法還包括當預定次數為一時，倘若錯誤位元數目不大於錯誤位元數門檻值時，不將第一實體程式化單元與邏輯程式化單元的映射關係記錄在邏輯-實體映射表中。再者，校正所讀取的資料，將校正後的資料儲存至實體抹除單元中的第二實體抹除單元的第二實體程式化單元。此外，將第二實體程式化單元與所述邏輯程式化單元的映射關係記錄在邏輯-實體映射表中。
在本發明的一範例實施例中，上述的資料保護方法還包括接收指示讀取所述邏輯程式化單元的讀取指令，並且根據邏輯-實體映射表讀取第二實體程式化單元中的資料以回應讀取指令。
在本發明的一範例實施例中，上述的讀取指令是在初始化作業逾時之後至接收到第一個寫入指令之前所接收。
在本發明的一範例實施例中，上述的將所讀取資料儲存至實體抹除單元中的第二實體抹除單元的第二實體程式化單元的步驟更包括將第一實體抹除單元的至少一第三實體程式化單元的資料儲存至第二實體抹除單元中，其中至少一第三實體程式化單元與第一實體程式化單元是由相同的多個記憶胞所組成。
在本發明的一範例實施例中，上述的將校正後的資料儲存至實體抹除單元中的第二實體抹除單元的第二實體程式化單元的步驟包括使用單層記憶胞模式、下實體程式化模式、混合程式化模式或少層記憶胞模式將校正後的資料程式化至實體抹除單元中的第二實體抹除單元的第二實體程式化單元。
本發明的記憶體控制電路單元，用於控制可複寫式非揮發性記憶體模組。可複寫式非發性記憶體模組包括多個實體抹除單元，每一實體抹除單元包括多個實體程式化單元。本記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面，用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面與記憶體介面。在記憶體儲存裝置被致能後的初始化作業期間，記憶體管理電路用以反覆從實體抹除單元中的第一實體抹除單元的第一實體程式化單元讀取資料，其中第一實體程式化單元為在記憶體儲存裝置斷電前最後被程式化的實體程式化單元，並且第一實體程式化單元的資料屬於一邏輯程式化單元。再者，記憶體管理電路更用以判斷每次所讀取的資料的錯誤位元數目是否大於錯誤位元數門檻值。倘若錯誤位元數目不大於錯誤位元數門檻值，並且反覆讀取的次數大於預定次數，記憶體管理電路更用以將第一實體程式化單元與所述邏輯程式化單元的映射關係記錄在邏輯-實體映射表中。
在本發明的一範例實施例中，倘若錯誤位元數目大於錯誤位元數門檻值，上述的記憶體管理電路更用以將第一實體程式化單元的資料標記為無效資料。
在本發明的一範例實施例中，當預定次數為一時，倘若錯誤位元數目不大於錯誤位元數門檻值時，上述的記憶體管理電路不將第一實體程式化單元與所述邏輯程式化單元的映射關係記錄在邏輯-實體映射表中。再者，上述的記憶體管理電路更用以校正所讀取的資料，將校正後的資料儲存至實體抹除單元中的第二實體抹除單元的第二實體程式化單元。此外，上述的記憶體管理電路更用以將第二實體程式化單元與所述邏輯程式化單元的映射關係記錄在邏輯-實體映射表中。
在本發明的一範例實施例中，上述的記憶體管理電路更用以接收指示讀取所述邏輯程式化單元的讀取指令，並且根據邏輯-實體映射表讀取第二實體程式化單元中的資料以回應讀取指令。
在本發明的一範例實施例中，上述的記憶體管理電路是在初始化作業逾時之後至接收到第一個寫入指令之前接收到讀取指令。
在本發明的一範例實施例中，倘若錯誤位元數目不大於錯誤位元數門檻值，上述的記憶體管理電路更用以將第一實體抹除單元的至少一第三實體程式化單元的資料儲存至第二實體抹除單元中，其中至少一第三實體程式化單元與第一實體程式化單元是由相同的多個記憶胞所組成。
在本發明的一範例實施例中，上述的記憶體管理電路更用以使用單層記憶胞模式、下實體程式化模式、混合程式化模式或少層記憶胞模式將校正後的資料程式化至實體抹除單元中的第二實體抹除單元的第二實體程式化單元。
本發明的記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。在記憶體儲存裝置被致能後的初始化作業期間，記憶體控制電路單元用以反覆從實體抹除單元中的第一實體抹除單元的第一實體程式化單元讀取資料，其中第一實體程式化單元為在記憶體儲存裝置斷電前最後被程式化的實體程式化單元，並且第一實體程式化單元的資料屬於一邏輯程式化單元。再者，記憶體控制電路單元更用以判斷每次所讀取的資料的錯誤位元數目是否大於錯誤位元數門檻值。倘若錯誤位元數目不大於錯誤位元數門檻值，並且反覆讀取的次數大於預定次數，記憶體控制電路單元更用以將第一實體程式化單元與所述邏輯程式化單元的映射關係記錄在邏輯-實體映射表中。
在本發明的一範例實施例中，倘若錯誤位元數目大於錯誤位元數門檻值，上述的記憶體控制電路單元更用以將第一實體程式化單元的資料標記為無效資料。
在本發明的一範例實施例中，當預定次數為一時，倘若錯誤位元數目不大於錯誤位元數門檻值時，上述的記憶體控制電路單元不將第一實體程式化單元與所述邏輯程式化單元的映射關係記錄在邏輯-實體映射表中。再者，上述的記憶體控制電路單元更用以校正所讀取的資料，將校正後的資料儲存至實體抹除單元中的第二實體抹除單元的第二實體程式化單元。此外，上述的記憶體控制電路單元更用以將第二實體程式化單元與所述邏輯程式化單元的映射關係記錄在邏輯-實體映射表中。
在本發明的一範例實施例中，上述的記憶體控制電路單元更用以接收指示讀取所述邏輯程式化單元的讀取指令，並且根據邏輯-實體映射表讀取第二實體程式化單元中的資料以回應讀取指令。
在本發明的一範例實施例中，上述的記憶體控制電路單元是在初始化作業逾時之後至接收到第一個寫入指令之前接收到讀取指令。
在本發明的一範例實施例中，倘若錯誤位元數目不大於錯誤位元數門檻值，上述的記憶體控制電路單元更用以將第一實體抹除單元的至少一第三實體程式化單元的資料儲存至第二實體抹除單元中，其中至少一第三實體程式化單元與第一實體程式化單元是由相同的多個記憶胞所組成。
在本發明的一範例實施例中，上述的記憶體控制電路單元更用以使用單層記憶胞模式、下實體程式化模式、混合程式化模式或少層記憶胞模式將校正後的資料程式化至實體抹除單元中的第二實體抹除單元的第二實體程式化單元。
基於上述，可在記憶體儲存裝置被致能後的初始化作業期間，針對可能處於不穩定狀態的實體程式化單元反覆執行讀取操作以及判斷所讀取的資料是否為可校正資料。並且，將所讀取到的可校正資料儲存至另外的實體抹除單元中。由此可避免從處於不穩定狀態的實體程式化單元中讀取到不可校正資料，確保資料的可靠度與正確性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱，控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment, SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、安全數位（Secure Digital, SD）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是單階記憶胞（Single Level Cell，SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組）、複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖6，記憶體控制電路單元404（或記憶體管理電路502）會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。
邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會從閒置區604中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區602的實體抹除單元。
邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體管理電路502會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。
請參照圖7，記憶體控制電路單元404（或記憶體管理電路502）會配置邏輯單元LBA(0)~LBA(H)以映射資料區602的實體抹除單元，其中每一邏輯單元具有多個邏輯子單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯單元或更新儲存於邏輯單元中的資料時，記憶體控制電路單元404（或記憶體管理電路502）會從閒置區604中提取一個實體抹除單元來寫入資料，以輪替資料區602的實體抹除單元。在本範例實施例中，邏輯子單元可以是邏輯頁面或邏輯扇區。
為了識別每個邏輯單元的資料被儲存在哪個實體抹除單元，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會記錄邏輯單元與實體抹除單元之間的映射。並且，當主機系統11欲在邏輯子單元中存取資料時，記憶體控制電路單元404（或記憶體管理電路502）會確認此邏輯子單元所屬的邏輯單元，並且在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會在可複寫式非揮發性記憶體模組406中儲存邏輯位址-實體位址映射表來記錄每一邏輯單元所映射的實體抹除單元，並且當欲存取資料時記憶體控制電路單元404（或記憶體管理電路502）會將邏輯位址-實體位址映射表載入至緩衝記憶體508來維護。
值得一提的是，由於緩衝記憶體508的容量有限無法儲存記錄所有邏輯單元之映射關係的映射表，因此，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會將邏輯單元LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯位址-實體位址映射表。特別是，當記憶體控制電路單元404（或記憶體管理電路502）欲更新某個邏輯單元的映射時，對應此邏輯單元所屬之邏輯區域的邏輯位址-實體位址映射表會被載入至緩衝記憶體508來被更新。
當記憶體儲存裝置10上電（或致能）後，記憶體控制電路單元404（或記憶體管理電路502）會執行相關的初始化作業（initial）以使記憶體儲存裝置10進入可接收與處理來自於主機系統11之指令的待命狀態，使記憶體儲存裝置10可在運作時間（run time）裡正常地運作。例如，在初始化作業期間，記憶體控制電路單元404（或記憶體管理電路502）會更新邏輯-實體映射表，使主機系統11可正常地存取可複寫式非揮發性記憶體模組406中所儲存的資料。
然而，在將資料程式化至可複寫式非揮發性記憶體模組406的一個實體抹除單元時，倘若在程式化期間發生異常斷電，此實體抹除單元可能會處於不穩定狀態。例如，實體抹除單元所儲存之電荷處於不穩定的現象，而造成此實體抹除單元中存在跳動位元（dancing bit）。特別是，當一個實體抹除單元存在跳動位元時，此實體抹除單元上的資料也許可被正確讀取，但在一段時間後，資料就會遺失。例如，倘若某個實體抹除單元中存在跳動位元，在記憶體儲存裝置10上電後的初始化作業期間（亦即初始化作業逾時之前），記憶體控制電路單元404（或記憶體管理電路502）可從此實體抹除單元中讀取到正確資料，或者所讀取的資料的錯誤位元數目不大於錯誤檢查與校正電路512的最大可校正錯誤位元數。但在初始化作業完成後（亦即初始化作業逾時之後）的運作時間裡，當記憶體控制電路單元404（或記憶體管理電路502）讀取此實體抹除單元中的資料時，所讀取的資料的錯誤位元數目卻大於錯誤檢查與校正電路512的最大可校正錯誤位元數，而造成讀取錯誤的情形。
一般來說，在記憶體儲存裝置10斷電前最後被程式化的實體抹除單元可能會處於不穩定狀態。因此在一範例實施例中，在記憶體儲存裝置10上電後的初始化作業期間，記憶體控制電路單元404（或記憶體管理電路502）在掃描斷電前最後被程式化的實體抹除單元（以下亦稱為第一實體抹除單元）時，會針對斷電前最後被程式化的實體程式化單元（以下亦稱為第一實體程式化單元）反覆執行N次讀取操作。N為正整數，可根據初始化作業的執行時間來決定。換句話說，針對所要執行的讀取操作可預先設定一個預定次數。例如，在一範例實施例中，預定次數可被設定為等於在初始化作業逾時之前所能執行的最多讀取次數。或者，在另一範例實施例中，預定次數可被設定為1。然而，預定次數也可根據實際應用上的需求來設定，本發明並不以此為限。
更詳細來說，記憶體控制電路單元404（或記憶體管理電路502）會預設要對第一實體程式化單元執行N次讀取操作。在每次對第一實體程式化單元的讀取操作中，倘若可正確地讀取資料，記憶體控制電路單元404（或記憶體管理電路502）就會對第一實體程式化單元執行下一次的讀取操作。記憶體控制電路單元404（或記憶體管理電路502）也會計算讀取次數，例如在每次執行讀取操作時將讀取次數加1。在對第一實體程式化單元的N次讀取操作中，倘若所讀取的資料的錯誤位元數目皆不大於錯誤位元數門檻值，記憶體控制電路單元404（或記憶體管理電路502）會判斷第一實體程式化單元所儲存的資料為可校正（correctable）的資料。進一步地，記憶體控制電路單元404（或記憶體管理電路502）會根據第一實體程式化單元來更新邏輯-實體映射表。例如，將第一實體程式化單元與對應的邏輯程式化單元的映射關係記錄至儲存在可複寫式非揮發性記憶體模組406中的邏輯-實體映射表。倘若其中一次所讀取到的資料的錯誤位元數目大於錯誤位元數門檻值，記憶體控制電路單元404（或記憶體管理電路502）會判斷第一實體程式化單元所儲存的資料為不可校正（uncorrectable）的資料，而捨棄第一實體程式化單元中所儲存的資料。例如，不根據第一實體程式化單元來更新邏輯-實體映射表，或者將第一實體程式化單元中所儲存的資料標記為無效資料。
錯誤位元數門檻值可根據錯誤檢查與校正電路512的校正能力來設定。例如，將錯誤位元數門檻值設定為錯誤檢查與校正電路512的最大可校正錯誤位元數。然而，錯誤位元數門檻值也可根據實際使用上的需求來設定，本發明不加以限制。
值得一提的是，倘若程式化至第一實體程式化單元的資料是用以更新某邏輯程式化單元的資料，亦即在寫入資料至第一實體程式化單元之前，在邏輯-實體映射表中已存在對應此邏輯程式化單元的映射資訊。倘若判斷第一實體程式化單元中的資料為可校正資料，記憶體控制電路單元404（或記憶體管理電路502）可以藉由以此邏輯程式化單元映射至第一實體程式化單元的新的映射資訊覆蓋掉舊的映射資訊的方式來更新邏輯-實體映射表。另一方面，倘若程式化至第一實體程式化單元的資料是寫入至某邏輯程式化單元的全新資料，亦即在寫入資料至第一實體程式化單元之前，在邏輯-實體映射表中並未記錄對應此邏輯程式化單元的映射資訊。在此種情況下，倘若判斷第一實體程式化單元中的資料為可校正資料，記憶體控制電路單元404（或記憶體管理電路502）可藉由新增此邏輯程式化單元映射至第一實體程式化單元的映射資訊的方式來更新邏輯-實體映射表。
在本範例實施例中，是在判斷第一實體程式化單元中的資料為可校正資料時才會更新邏輯-實體映射表。因此，倘若第一實體程式化單元中的資料為不可校正資料，在初始化作業逾時後的運作時間裡，記憶體控制電路單元404（或記憶體管理電路502）根據邏輯-實體映射表就不會讀取到儲存在第一實體程式化單元中的資料。
圖8A是根據一範例實施例所繪示的在記憶體儲存裝置被斷電前最後被程式化的實體抹除單元的示意圖。
請參照圖8A，記憶體控制電路單元404（或記憶體管理電路502）接收到指示將資料801寫入至邏輯抹除單元810的邏輯程式化單元810(K)的寫入指令。記憶體控制電路單元404（或記憶體管理電路502）將欲寫入的資料801寫入至實體抹除單元820的實體程式化單元820(K)。此時，記憶體儲存裝置10發生異常斷電。也就是說，實體抹除單元820為記憶體儲存裝置10被斷電前最後一個被程式化的實體抹除單元，而其中的實體程式化單元820(K)為記憶體儲存裝置10斷電前最後一個被程式化的實體程式化單元（已程式化資料的實體程式化單元以斜線表示）。
在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）可以將欲寫入的資料801以及對應的錯誤檢查與校正碼一併儲存至實體程式化單元820(K)。在執行讀取操作時，記憶體控制電路單元404（或記憶體管理電路502）便可根據對應的錯誤檢查與校正碼來計算所讀取的資料的錯誤位元數目。
圖8B是根據一範例實施例所繪示的對斷電前最後被程式化的實體程式化單元反覆執行讀取操作的示意圖。
請參照圖8A及8B，在本範例實施例中，由於記憶體儲存裝置10被斷電前，實體抹除單元820是最後一個被程式化的實體抹除單元。因此，當記憶體儲存裝置10重新上電後，在掃描實體抹除單元820時，記憶體控制電路單元404（或記憶體管理電路502）會針對最後一個被程式化的實體程式化單元820(K)反覆執行讀取操作。在本範例實施例中，假設初始化作業的執行時間為1秒，在初始化作業逾時之前要對實體程式化單元820(K)反覆執行3次讀取操作，也就是將預定次數設定為3。而錯誤位元數門檻值設定為20。倘若所讀取的資料的錯誤位元數目不大於錯誤位元數門檻值，記憶體控制電路單元404（或記憶體管理電路502）會判斷所讀取的資料為可校正資料，反之則為不可校正資料。
如圖8B所示，在對實體程式化單元820(K)執行第1次讀取操作時，記憶體控制電路單元404（或記憶體管理電路502）計算讀取次數為1，並且計算所讀取的資料Data_1的錯誤位元數目為8。由於讀取次數小於預定次數，並且資料Data_1的錯誤位元數目小於錯誤位元數門檻值（亦即資料Data_1為可校正資料），記憶體控制電路單元404（或記憶體管理電路502）會繼續對實體程式化單元820(K)執行第2次讀取操作。在執行第2次讀取操作時，記憶體控制電路單元404（或記憶體管理電路502）計算讀取次數為2，並且計算所讀取的資料Data_2的錯誤位元數目為20。由於讀取次數小於預定次數，並且資料Data_2的錯誤位元數目等於錯誤位元數門檻值，記憶體控制電路單元404（或記憶體管理電路502）會繼續對實體程式化單元820(K)執行第3次讀取操作。在執行第3次讀取操作時，記憶體控制電路單元404（或記憶體管理電路502）計算讀取次數為3，並且計算所讀取的資料Data_3的錯誤位元數目為16。由於讀取次數等於預定次數，並且資料Data_3的錯誤位元數目小於錯誤位元數門檻值（亦即資料Data_3為可校正資料），表示對實體程式化單元820(K)所執行的預定次數的讀取操作中，每次皆可讀取到可校正資料。因此，記憶體控制電路單元404（或記憶體管理電路502）會判定可以從實體程式化單元820(K)中讀取到可校正資料。爾後，記憶體控制電路單元404（或記憶體管理電路502）會根據實體程式化單元820(K)來更新邏輯-實體映射表840。例如，將邏輯程式化單元810(K)映射至實體程式化單元820(K)的邏輯-實體映射資訊記錄在邏輯-實體映射表840中。
雖然，在本範例實施例中，預定次數為3，而錯誤位元數門檻值為20。但在其他範例實施例中，預定次數可設定為大於或小於3，而錯誤位元數門檻值亦可設定為大於或小於20。本發明不以此為限。此外，在本範例實施例中，雖然是以讀取次數小於或等於（亦即非大於）預定次數來說明判斷機制，然而，在其他範例實施例中，亦可以讀取次數是否大於預定次數作為判斷機制。本發明並不限制讀取次數與預定次數之間的判斷機制，只要是可以判斷出已反覆執行了預定次數的讀取操作，並且每次皆讀取到可校正資料即可作為本發明的判斷機制。
圖8C是根據另一範例實施例所繪示的對斷電前最後被程式化的實體程式化單元反覆執行讀取操作的示意圖。
請參照圖8A及8C，當記憶體儲存裝置10重新上電後，在掃描實體抹除單元820時，記憶體控制電路單元404（或記憶體管理電路502）會針對最後一個被程式化的實體程式化單元820(K)執行反覆讀取操作。在本範例實施例中，在對實體程式化單元820(K)執行第1次讀取操作時，計算所讀取的資料Data_4的錯誤位元數目為32。由於資料Data_4的錯誤位元數目大於錯誤位元數門檻值（亦即資料Data_4為不可校正資料），記憶體控制電路單元404（或記憶體管理電路502）不會執行下一次讀取操作。也就是說，記憶體控制電路單元404（或記憶體管理電路502）會判斷無法從實體程式化單元820(K)中讀取到可校正資料，因此記憶體控制電路單元404（或記憶體管理電路502）不會根據實體程式化單元820(K)來更新邏輯-實體映射表840。進一步地，記憶體控制電路單元404（或記憶體管理電路502）會將儲存在實體程式化單元820(K)中的資料標記為無效資料。因此，倘若邏輯-實體映射表840中已存在對應邏輯程式化單元810(K)的邏輯-實體映射資訊，在運作時間裡，記憶體控制電路單元404（或記憶體管理電路502）根據邏輯-實體映射表840讀取邏輯程式化單元810(K)的資料時，就不會讀取實體程式化單元820(K)所儲存的資料，由此避免發生讀取錯誤的情況。
在上述的範例實施例中，是將預定次數N設定為大於1，亦即記憶體控制電路單元404（或記憶體管理電路502）在上電後的初始化程序執行期間，會針對斷電前最後被程式化的實體程式化單元（以下亦稱為第一實體程式化單元）執行多次讀取操作。而在另一範例實施例中，是將預定次數N設定為1，亦即記憶體控制電路單元404（或記憶體管理電路502）在上電後的初始化程序執行期間，僅會針對第一實體程式化單元執行一次讀取操作。在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）在掃描第一實體抹除單元（亦即斷電前最後被程式化的實體抹除單元）時，會針對第一實體程式化單元判斷是否要進行備份。具體來說，在對第一實體程式化單元所執行的一次讀取操作中，記憶體控制電路單元404（或記憶體管理電路502）從第一實體程式化單元讀取資料並且計算所讀取的資料的錯誤位元數目後，會根據錯誤位元數目是否大於錯誤位元數門檻值，以判斷所讀取的資料是否為可校正資料。倘若所計算的錯誤位元數目不大於錯誤位元數門檻值，亦即表示所讀取的資料為可校正資料。記憶體控制電路單元404（或記憶體管理電路502）會從可複寫式非揮發性記憶體模組406中提取另一個實體抹除單元（以下亦稱為第二實體抹除單元）作為備份實體抹除單元，並將從第一實體抹除單元的第一實體程式化單元中所讀取的可校正資料儲存至第二實體抹除單元中。在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）是將校正後的資料儲存至第二實體抹除單元中。而且，記憶體控制電路單元404（或記憶體管理電路502）還會根據第二實體抹除單元來更新邏輯-實體映射表，而不會根據第一實體抹除單元來更新邏輯-實體映射表。例如，記憶體控制電路單元404（或記憶體管理電路502）會將第二實體抹除單元中儲存此資料的實體程式化單元（以下亦稱為第二實體程式化單元）與對應的邏輯程式化單元的映射關係記錄至實體-邏輯映射表中。而在運作時間裡，記憶體控制電路單元404（或記憶體管理電路502）可根據實體-邏輯映射表從第二實體抹除單元中讀取資料。由於第二實體抹除單元不會處於不穩定狀態（例如，不存在跳動位元），由此便可正確地讀取資料。
圖9是根據另一範例實施例所繪示的將斷電前最後被程式化的實體程式化單元的資料儲存至另一實體抹除單元的示意圖。
請參照圖9，假設實體抹除單元920為記憶體儲存裝置10斷電前最後一個被程式化的實體抹除單元，而其中的實體程式化單元920(E)為記憶體儲存裝置10斷電前最後一個被程式化的實體程式化單元（已程式化資料的實體程式化單元以斜線表示）。在記憶體儲存裝置10斷電前被程式化至實體程式化單元920(E)的資料是屬於邏輯程式化單元910(E)。在本範例實施例中，假設預定次數N是設定為1。當記憶體儲存裝置10上電後，記憶體控制電路單元404（或記憶體管理電路502）從實體程式化單元920(E)讀取資料，並計算所讀取的資料Data_5的錯誤位元數目。在本範例實施例中，假設資料Data_5的錯誤位元數目不大於錯誤位元數門檻值，亦即資料Data_5為可校正資料。因此，記憶體控制電路單元404（或記憶體管理電路502）從可複寫式非揮發性記憶體模組406中提取實體抹除單元930，並且將所讀取的資料Data_5儲存至實體抹除單元930的實體程式化單元930(0)。更進一步地，記憶體控制電路單元404（或記憶體管理電路502）會將邏輯程式化單元910(E)與實體程式化單元930(0)的映射關係記錄至邏輯-實體映射表940。
在本範例實施例中，假設可複寫式非揮發性記憶體模組406的實體抹除單元可以多階記憶胞（MLC）程式化模式、複數階（TLC）記憶胞程式化模式或類似模式來被程式化。
然而，記憶體控制電路單元404（或記憶體管理電路502）還可以單層記憶胞（single layer memory cell, SLC）模式、下實體程式化（lower physical programming）模式、混合程式化（mixture programming）模式及少層記憶胞（less layer memory cell）模式來對備份實體抹除單元執行程式化。在單層記憶胞模式中，一個記憶胞只儲存一個位元的資料。在下實體程式化模式中，只有下實體程式化單元會被程式化，而此下實體程式化單元所對應之上實體程式化單元可不被程式化。在混合程式化模式中，有效資料（或，真實資料）會被程式化於下實體程式化單元中，而同時虛擬資料（dummy data）會被程式化至儲存有效資料之下實體程式化單元所對應的上實體程式化單元中。本發明並不限制對備份實體抹除單元的程式化模式。
在本範例實施例中，在初始化作業逾時之後的運作時間裡，倘若在接收到第一個寫入指令之前，欲讀取邏輯程式化單元910(E)的資料，記憶體控制電路單元404（或記憶體管理電路502）可根據邏輯-實體映射表940從實體程式化單元930(0)讀取資料，而不會從實體程式化單元920(E)中讀取資料。
此外，在一個記憶胞中可儲存2個以上資料位元的可複寫式非揮發性記憶體模組中，記憶體控制電路單元404（或記憶體管理電路502）也可將與斷電前最後一個被程式化的實體程式化單元屬於成對頁（pair page）的實體程式化單元的資料一併儲存至備份實體抹除單元中。在此，屬於成對頁的實體程式化單元是指由相同的記憶胞所組成的實體程式化單元。
圖10是根據一範例實施例所繪示的資料保護方法的流程圖。
在步驟S1001中，在記憶體儲存裝置10上電後的初始化作業期間，記憶體控制電路單元404（或記憶體管理電路502）從第一實體抹除單元的第一實體程式化單元讀取資料，其中第一實體程式化單元為記憶體儲存裝置10斷電前最後被程式化的實體程式化單元。第一實體程式化單元中所儲存的資料是屬於一邏輯程式化單元。
在步驟S1003中，記憶體控制電路單元404（或記憶體管理電路502）會計算對應第一實體程式化單元的讀取次數。例如，在每次對第一實體程式化單元執行讀取操作之後，記憶體控制電路單元404（或記憶體管理電路502）會將讀取次數加1。
在步驟S1005中，記憶體控制電路單元404（或記憶體管理電路502）會判斷讀取次數是否大於預定次數。
倘若判定讀取次數非大於預定次數，在步驟S1007中，記憶體控制電路單元404（或記憶體管理電路502）會判斷所讀取的資料的錯誤位元數目是否大於錯誤位元數門檻值。其中，錯誤位元數門檻值可根據錯誤檢查與校正電路的校正能力來設定。此外，記憶體控制電路單元404（或記憶體管理電路502）可根據對應的錯誤檢查與校正碼來計算所讀取的資料的錯誤位元數目。
倘若判定所讀取的資料的錯誤位元數目不大於錯誤位元數門檻值，記憶體控制電路單元404（或記憶體管理電路502）會再次執行步驟S1001。也就是說，倘若讀取次數非大於預定次數，並且錯誤位元數目不大於錯誤位元數門檻值，記憶體控制電路單元404（或記憶體管理電路502）會反覆執行對第一實體程式化單元的讀取操作。並且，記憶體控制電路單元404（或記憶體管理電路502）也會再次執行步驟S1003以及步驟S1005，並根據步驟S1005的判斷結果決定是否執行步驟S1007。
倘若判定讀取次數大於預定次數，在步驟S1009中，記憶體控制電路單元404（或記憶體管理電路502）會根據第一實體程式化單元來更新邏輯-實體映射表。
在本範例實施例中，雖然記憶體控制電路單元404（或記憶體管理電路502）是以圖10的順序來執行步驟S1001至步驟S1009中的各步驟。然而，本發明並不以此為限。例如，在另一範例實施例中，在從第一實體程式化單元讀取資料（亦即步驟S1001）之後，可接續執行判斷讀取次數是否小於預定次數的操作。倘若判定讀取次數小於預定次數，可接續執行判斷錯誤位元數目是否大於錯誤位元數門檻值的操作（亦即步驟S1007），並且當錯誤位元數目大於錯誤位元門檻值時，執行計算讀取次數的步驟。
圖11是根據另一範例實施例所繪示的資料保護方法的流程圖。
在步驟S1101中，在記憶體儲存裝置10上電後的初始化作業期間，記憶體控制電路單元404（或記憶體管理電路502）從第一實體抹除單元的第一實體程式化單元讀取資料，其中第一實體程式化單元為記憶體儲存裝置10斷電前最後被程式化的實體程式化單元，且第一實體程式化單元中所儲存的資料屬於一邏輯程式化單元。在本範例實施例中，預定次數是設定為等於1。也就是說，在記憶體儲存裝置10上電後的初始化作業期間，記憶體控制電路單元404（或記憶體管理電路502）僅會對第一實體程式化單元執行一次讀取操作。
在步驟S1103中，記憶體控制電路單元404（或記憶體管理電路502）會判斷所讀取的資料的錯誤位元數目是否大於錯誤位元數門檻值。
倘若錯誤位元數目不大於錯誤位元數門檻值，在步驟S1105中，記憶體控制電路單元404（或記憶體管理電路502）會將所讀取的資料儲存至第二實體抹除單元的第二實體程式化單元，並且根據第二實體程式化單元來更新邏輯-實體映射表。
上述的流程圖中的各步驟已於前述的範例實施例中說明，在此不再贅述。
綜上所述，本發明藉由在記憶體儲存裝置被致能後的初始化作業期間，對可能處於不穩定狀況的實體程式化單元反覆執行讀取操作以判斷是否可從此實體程式化單元中讀取到可校正資料，進而決定是否保留此實體程式化單元中的資料。此外，更可在從此實體程式化單元中讀取到可校正資料時，將所讀取的可校正資料儲存至備份實體抹除單元中。由此，在初始化作業逾時之後的運作時間裡，將可有效避免從不穩定的實體程式化單元中讀取到不可校正的資料，確保資料的可靠度與正確性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧輸入/輸出（I/O）裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體（RAM）
113‧‧‧唯讀記憶體（ROM）
114‧‧‧資料傳輸介面
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
30‧‧‧記憶體儲存裝置
31‧‧‧主機系統
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)、820、920、930‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
602‧‧‧資料區
604‧‧‧閒置區
606‧‧‧系統區
608‧‧‧取代區
LBA(0)~LBA(H)‧‧‧邏輯單元
LZ(0)~LZ(M)‧‧‧邏輯區域
801‧‧‧資料
810‧‧‧邏輯抹除單元
810(0)~810(N)、910(E)‧‧‧邏輯程式化單元
820(0)~820(N)、920(0)~920(N)、930(0)~930(N)‧‧‧實體程式化單元
840、940‧‧‧邏輯-實體映射表
Data_1、Data_2、Data_3、Data_5‧‧‧可校正資料
Data_4‧‧‧不可校正資料
S1001‧‧‧從第一實體抹除單元的第一實體程式化單元讀取資料，其中第一實體程式化單元為記憶體儲存裝置斷電前最後被程式化的實體程式化單元的步驟
S1003‧‧‧計算對應第一實體程式化單元的讀取次數的步驟
S1005‧‧‧判斷讀取次數是否大於預定次數的步驟
S1007‧‧‧判斷所讀取的資料的錯誤位元數目是否大於錯誤位元數門檻值的步驟
S1009‧‧‧根據第一實體程式化單元來更新邏輯-實體映射表的步驟
S1101‧‧‧從第一實體抹除單元的第一實體程式化單元讀取資料，其中第一實體程式化單元為記憶體儲存裝置斷電前最後被程式化的實體程式化單元的步驟
S1103‧‧‧判斷所讀取的資料的錯誤位元數目是否大於錯誤位元數門檻值的步驟
S1105‧‧‧校正所讀取的資料，將校正後的資料儲存至第二實體抹除單元的第二實體程式化單元，並且根據第二實體程式化單元來更新邏輯-實體映射表的步驟
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6與圖7是根據一範例實施例所繪示的管理實體抹除單元的範例示意圖。 圖8A是根據一範例實施例所繪示的在記憶體儲存裝置被斷電前最後被程式化的實體抹除單元的示意圖。 圖8B是根據一範例實施例所繪示的對斷電前最後被程式化的實體程式化單元反覆執行讀取操作的示意圖。 圖8C是根據另一範例實施例所繪示的對斷電前最後被程式化的實體程式化單元反覆執行讀取操作的示意圖。 圖9是根據另一範例實施例所繪示的將斷電前最後被程式化的實體程式化單元的資料儲存至另一實體抹除單元的示意圖。 圖10是根據一範例實施例所繪示的資料保護方法的流程圖。 圖11是根據另一範例實施例所繪示的資料保護方法的流程圖。
S1001‧‧‧從第一實體抹除單元的第一實體程式化單元讀取資料，其中第一實體程式化單元為記憶體儲存裝置斷電前最後被程式化的實體程式化單元的步驟
S1003‧‧‧計算對應第一實體程式化單元的讀取次數的步驟
S1005‧‧‧判斷讀取次數是否大於預定次數的步驟
S1007‧‧‧判斷所讀取的資料的錯誤位元數目是否大於錯誤位元數門檻值的步驟
S1009‧‧‧根據第一實體程式化單元來更新邏輯-實體映射表的步驟

Claims (21)

  1. 一種資料保護方法，用於一記憶體儲存裝置，該記憶體儲存裝置具有一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體抹除單元，每一實體抹除單元包括多個實體程式化單元，該資料保護方法包括： 在該記憶體儲存裝置被致能後的一初始化作業期間，反覆從該些實體抹除單元中的一第一實體抹除單元的一第一實體程式化單元讀取一資料，其中該第一實體程式化單元為該記憶體儲存裝置斷電前最後被程式化的實體程式化單元，並且該第一實體程式化單元的該資料屬於一邏輯程式化單元； 判斷每次所讀取的該資料的一錯誤位元數目是否大於一錯誤位元數門檻值；以及 倘若該錯誤位元數目不大於該錯誤位元數門檻值，並且反覆讀取的次數大於一預定次數，將該第一實體程式化單元與該邏輯程式化單元的映射關係記錄在一邏輯-實體映射表中。
  2. 如申請專利範圍第1項所述的資料保護方法，其中倘若該錯誤位元數目大於該錯誤位元數門檻值，將該第一實體程式化單元的該資料標記為無效資料。
  3. 如申請專利範圍第1項所述的資料保護方法，還包括： 當該預定次數為一時，倘若該錯誤位元數目不大於該錯誤位元數門檻值時，不將該第一實體程式化單元與該邏輯程式化單元的映射關係記錄在該邏輯-實體映射表中； 校正所讀取的資料，將校正後的該資料儲存至該些實體抹除單元中的一第二實體抹除單元的一第二實體程式化單元；以及 將該第二實體程式化單元與該邏輯程式化單元的映射關係記錄在該邏輯-實體映射表中。
  4. 如申請專利範圍第3項所述的資料保護方法，更包括： 接收指示讀取該邏輯程式化單元的一讀取指令；以及 根據該邏輯-實體映射表讀取該第二實體程式化單元中的該資料以回應該讀取指令。
  5. 如申請專利範圍第4項所述的資料保護方法，其中該讀取指令是在該初始化作業逾時之後至接收到第一個寫入指令之前所接收。
  6. 如申請專利範圍第3項所述的資料保護方法，其中將校正後的該資料儲存至該些實體抹除單元中的該第二實體抹除單元的該第二實體程式化單元的步驟更包括： 將該第一實體抹除單元的至少一第三實體程式化單元的資料儲存至該第二實體抹除單元中，其中該至少一第三實體程式化單元與該第一實體程式化單元是由相同的多個記憶胞所組成。
  7. 如申請專利範圍第3項所述的資料保護方法，其中將校正後的該資料儲存至該些實體抹除單元中的該第二實體抹除單元的該第二實體程式化單元的步驟更包括： 使用一單層記憶胞模式、一下實體程式化模式、一混合程式化模式或一少層記憶胞模式將校正後的該資料程式化至該些實體抹除單元中的該第二實體抹除單元的該第二實體程式化單元。
  8. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，該可複寫式非發性記憶體模組包括多個實體抹除單元，每一實體抹除單元包括多個實體程式化單元，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中，在該記憶體儲存裝置被致能後的一初始化作業期間，該記憶體管理電路用以反覆從該些實體抹除單元中的一第一實體抹除單元的一第一實體程式化單元讀取一資料，其中該第一實體程式化單元為該記憶體儲存裝置斷電前最後被程式化的實體程式化單元，並且該第一實體程式化單元的該資料屬於一邏輯程式化單元， 其中，該記憶體管理電路更用以判斷每次所讀取的該資料的一錯誤位元數目是否大於一錯誤位元數門檻值， 其中，倘若該錯誤位元數目不大於該錯誤位元數門檻值，並且反覆讀取的次數大於一預定次數，該記憶體管理電路更用以將該第一實體程式化單元與該邏輯程式化單元的映射關係記錄在一邏輯-實體映射表中。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中倘若該錯誤位元數目大於該錯誤位元數門檻值，該記憶體管理電路更用以將該第一實體程式化單元的該資料標記為無效資料。
  10. 如申請專利範圍第8項所述的記憶體控制電路單元，其中當該預定次數為一時，倘若該錯誤位元數目不大於該錯誤位元數門檻值時，該記憶體管理電路不將該第一實體程式化單元與該邏輯程式化單元的映射關係記錄在該邏輯-實體映射表中， 其中該記憶體管理電路更用以校正所讀取的資料，將校正後的該資料儲存至該些實體抹除單元中的一第二實體抹除單元的一第二實體程式化單元， 其中該記憶體管理電路更用以將該第二實體程式化單元與該邏輯程式化單元的映射關係記錄在該邏輯-實體映射表中。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該記憶體管理電路更用以接收指示讀取該邏輯程式化單元的一讀取指令，並且根據該邏輯-實體映射表讀取該第二實體程式化單元中的該資料以回應該讀取指令。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該記憶體管理電路是在該初始化作業逾時之後至接收到第一個寫入指令之前接收到該讀取指令。
  13. 如申請專利範圍第10項所述的記憶體控制電路單元，其中倘若該錯誤位元數目不大於該錯誤位元數門檻值，該記憶體管理電路更用以將該第一實體抹除單元的至少一第三實體程式化單元的資料儲存至該第二實體抹除單元中，其中該至少一第三實體程式化單元與該第一實體程式化單元是由相同的多個記憶胞所組成。
  14. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該記憶體管理電路更用以使用一單層記憶胞模式、一下實體程式化模式、一混合程式化模式或一少層記憶胞模式將校正後的該資料程式化至該些實體抹除單元中的該第二實體抹除單元的該第二實體程式化單元。
  15. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中，在該記憶體儲存裝置被致能後的一初始化作業期間，該記憶體控制電路單元用以反覆從該些實體抹除單元中的一第一實體抹除單元的一第一實體程式化單元讀取一資料，其中該第一實體程式化單元為該記憶體儲存裝置斷電前最後被程式化的實體程式化單元，並且該第一實體程式化單元的該資料屬於一邏輯程式化單元， 其中，該記憶體控制電路單元更用以判斷每次所讀取的該資料的一錯誤位元數目是否大於一錯誤位元數門檻值， 其中，倘若該錯誤位元數目不大於該錯誤位元數門檻值，並且反覆讀取的次數大於一預定次數，該記憶體控制電路單元更用以將該第一實體程式化單元與該邏輯程式化單元的映射關係記錄在一邏輯-實體映射表中。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中倘若該錯誤位元數目大於該錯誤位元數門檻值，該記憶體控制電路單元更用以將該第一實體程式化單元的該資料標記為無效資料。
  17. 如申請專利範圍第15項所述的記憶體儲存裝置，其中當該預定次數為一時，倘若該錯誤位元數目不大於該錯誤位元數門檻值時，該記憶體控制電路單元不將該第一實體程式化單元與該邏輯程式化單元的映射關係記錄在該邏輯-實體映射表中， 其中該記憶體控制電路單元更用以校正所讀取的資料，將校正後的該資料儲存至該些實體抹除單元中的一第二實體抹除單元的一第二實體程式化單元， 其中該記憶體控制電路單元更用以將該第二實體程式化單元與該邏輯程式化單元的映射關係記錄在該邏輯-實體映射表中。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以接收指示讀取該邏輯程式化單元的一讀取指令，並且根據該邏輯-實體映射表讀取該第二實體程式化單元中的該資料以回應讀取指令。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中該記憶體控制電路單元是在該初始化作業逾時之後至接收到第一個寫入指令之前接收到該讀取指令。
  20. 如申請專利範圍第17項所述的記憶體儲存裝置，其中倘若該錯誤位元數目不大於該錯誤位元數門檻值，該記憶體控制電路單元更用以將該第一實體抹除單元的至少一第三實體程式化單元的資料儲存至該第二實體抹除單元中，其中該至少一第三實體程式化單元與該第一實體程式化單元是由相同的多個記憶胞所組成。
  21. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以使用一單層記憶胞模式、一下實體程式化模式、一混合程式化模式或一少層記憶胞模式將校正後的該資料程式化至該些實體抹除單元中的該第二實體抹除單元的該第二實體程式化單元。
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