TWI520152B - 資料儲存裝置與快閃記憶體控制方法 - Google Patents

資料儲存裝置與快閃記憶體控制方法 Download PDF

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Description

資料儲存裝置與快閃記憶體控制方法
本發明係有關於以快閃記憶體實現的一種資料儲存裝置、以及快閃記憶體之控制方法。
現今資料儲存裝置常以快閃記憶體(FLASH memory)為儲存媒體。以非及閘型的快閃記憶體(即NAND FLASH)為例，常用作記憶卡(memory card)、通用序列匯流排閃存裝置(USB flash device)、固態硬碟(SSD)…等產品。另外有一種應用是採多晶片封裝、將NAND FLASH晶片與控制晶片包成一顆晶片一稱為嵌入式快閃記憶體模組(eMMC)。
快閃記憶體不只應用廣泛，其容量更隨著製程技術發展顯著提升。然而，愈來愈龐大的記憶體容量使得快閃記憶體之控制方式更加顯著影響快閃記憶體的運作效能。
本發明揭露一種以快閃記憶體實現的資料儲存裝置，並且揭露一快閃記憶體的控制方法。
根據一種實施方式所實現的一資料儲存裝置包括：一快閃記憶體以及一控制器。該快閃記憶體具有複數個區塊、且各區塊具有複數頁。該等區塊係劃分由複數個存取通道作存取。該控制器耦接該快閃記憶體，且包括：一運算單元、 一唯讀記憶體以及一隨機存取記憶體。該唯讀記憶體所載程式係由該運算單元執行，作為該資料儲存裝置之韌體。該隨機存取記憶體在執行該韌體的該運算單元規劃下供應至少一套快取空間。各套快取空間係針對上述複數個存取通道分別提供寫入資料的暫存空間。該運算單元係令一主機下達的寫入資料分散對應上述複數個存取通道，再於上述一套快取空間中關於上述各個存取通道所對應的資料暫存空間均整理完成後，將整理完成的資料自該套快取空間依照所屬之存取通道寫入該快閃記憶體。
根據本發明另一種實施方式，快閃記憶體的控制方法包括：將一快閃記憶體的複數個區塊劃分由複數個存取通道作存取；於一隨機存取記憶體中規劃至少一套快取空間，各套快取空間係針對上述複數個存取通道分別提供寫入資料的暫存空間；令一主機下達的寫入資料分散對應上述複數個存取通道，以及，於上述一套快取空間中關於上述各個存取通道所對應的資料暫存空間均整理完成後，將整理完成的資料自該套快取空間依照所屬之存取通道寫入該快閃記憶體。
下文特舉實施例，並配合所附圖示，詳細說明本發明內容。
102‧‧‧資料儲存裝置
104‧‧‧主機
106‧‧‧快閃記憶體
108‧‧‧控制器
110‧‧‧運算單元
112‧‧‧唯讀處理器
114‧‧‧隨機存取記憶體
Cache1_CE1、Cache1_CE2…Caceh1_CEN‧‧‧第一套快取空間
Cache2_CE1、Cache2_CE2…Cacehe2_CEN‧‧‧第二套快取空間
CE1、CE2…CEN‧‧‧晶片/存取通道
HPageA、HPageB…HPageN‧‧‧邏輯位址
HPageA_Old、HPageN_Old‧‧‧邏輯位址HPageA與HPageN中不需更新的資料
PAGE111…PAGE11K、PAGE121…PAGE12K、PAGE1N1…PAGE1NK、PAGE211…PAGE21K、PAGE221…PAGE22K、PAGE2N1…PAGE2NK‧‧‧頁
S502、S504‧‧‧步驟
S702、S704‧‧‧步驟
T1、T2、T3、T4‧‧‧時段
第1圖圖解根據本發明一種實施方式所實現的一資料儲存裝置102，其與一主機104溝通；第2圖更圖解所揭露之資料整併操作； 第3圖依照時序描述第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN以及第二套快取空間Cache2_CE1、Cache2_CE2...Cache2_CEN之使用方式；第4圖圖解各存取通道CE1...CEN之寫入區間；第5圖以流程圖方式圖解一快閃記憶體寫入操作，其中規劃有多套快取空間；第6圖依照時序描述單一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN之使用方式；以及第7圖以流程圖方式圖解一快閃記憶體寫入操作，其中僅規劃單套快取空間。
以下敘述列舉本發明的多種實施例。以下敘述介紹本發明的基本概念，且並非意圖限制本發明內容。實際發明範圍應依照申請專利範圍界定之。
第1圖圖解根據本發明一種實施方式所實現的一資料儲存裝置102，其與一主機104溝通。資料儲存裝置102包括：一快閃記憶體(FLASH memory)106以及一控制器108。
此段落討論快閃記憶體106的設計。為了同時處理一個以上的操作指令，快閃記憶體106係採用多存取通道技術，其中，快閃記憶體106的複數個區塊(blocks)係劃分由複數個存取通道作存取。如圖中所示實施方式，快閃記憶體106是以多個晶片CE1、CE2...CEN(涉及chip enabled技術)實現多存取通道。單一晶片對應單一存取通道，以下將該些存取通道相應該些晶片CE1、CE2...CEN作同樣標號。各晶片提供有複數個區 塊(blocks)。各區塊具有複數頁(pages，標號PAGE111~PAGE2NK所示即「頁」)。儘管單一晶片同時段僅允許單一存取操作，但多晶片所形成的多存取通道設計使得快閃記憶體106同時可應付多個存取操作。
以下接著討論控制器108之設計。
控制器108耦接該快閃記憶體106，且包括：一運算單元110、一唯讀記憶體112以及一隨機存取記憶體114。唯讀記憶體112所載程式係由該運算單元110執行，作為該資料儲存裝置102之韌體(firmware)。隨機存取記憶體114在執行該韌體的該運算單元110規劃下供應至少一套快取空間(Cache Space，圖中實施例圖解兩套快取空間：第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN；以及第二套快取空間Cache2_CE1、Cache2_CE2...Cache2_CEN)。各套快取空間係針對上述複數個存取通道CE1、CE2...CEN分別提供一個「快閃記憶體寫入單位」的空間作資料整理。例如，第一套快取空間針對晶片CE1、CE2...CEN分別提供空間Cache1_CE1、Cache1_CE2...Cache1_CEN作資料整理，空間Cache1_CE1、Cache1_CE2...Cache1_CEN各自佔據一個「快閃記憶體寫入單位」。或者，參考第二套快取空間，其針對晶片CE1、CE2...CEN分別提供空間Cache2_CE1、Cache2_CE2...Cache2_CEN作資料整理，空間Cache2_CE1、Cache2_CE2...Cache2_CEN各自佔據一個「快閃記憶體寫入單位」。在一種實施方式中，「快閃記憶體寫入單位」為「寫入頁(super page)」，尺寸為K個「頁(page)」，K為一數量值。「寫入頁(super page)」設計使得K頁之寫入得以 由單一寫入指令實現，有效減少指令數量。
至於所述快取空間的使用，討論如下。運算單元110係令主機104下達的寫入資料分散對應上述複數個存取通道CE1、CE2...CEN，以對應暫存至一套上述快取空間(例如，第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN)與讀自該快閃記憶體106的資料作整併。待上述各個存取通道CE1、CE2...CEN都有一個「快閃記憶體寫入單位」之資料完成整理後(即，第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN寫滿後)，該運算單元110係將整理完成的資料自上述第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN依照所屬之存取通道寫入該快閃記憶體106。特別是，複製第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN至該快閃記憶體106時，運算單元110可更切換成以第二套快取空間Cache2_CE1、Cache2_CE2...Cache2_CEN對該主機104新下達的寫入資料作整理。第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN以及第二套快取空間Cache2_CE1、Cache2_CE2...Cache2_CEN係交錯使用來作資料整理。
第2圖更圖解所述之資料整併操作，其中以第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN為例。主機104下達的寫入操作涉及邏輯位址HPAGEA、HPAGEB...HPAGEN。運算單元110係令該些邏輯位址HPAGEA、HPAGEB...HPAGEN分散對應不同的存取通道CE1、CE2...CEN，並據以將主機104所下達、關於該些邏輯位址 HPageA、HPageB...HPageN的寫入資料對應暫存至第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN。如圖所示，邏輯位址HPageA之寫入資料由空間Cache1_CE1暫存，邏輯位址HPageB之寫入資料由空間Cache1_CE2暫存...邏輯位址HPageN之寫入資料由空間Cache1_CEN暫存。至於僅需要局部寫入的邏輯位址-例如，一寫入操作之起始邏輯位址HPageA與終止邏輯位址HPageN-其無須更新之資料HPageA_Old、HPageN_Old須由快閃記憶體106複製至隨機存取記憶體114上對應的空間Cache1_CE1、Cache1_CEN與主機104下達之寫入資料作整併。如此一來，邏輯位址HPageA、HPageB...HPageN各自完整的快閃記憶體寫入單位之資料整理於第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN，得以依照所屬之存取通道CE1、CE2...CEN寫入該快閃記憶體106。第二套快取空間Cache2_CE1、Cache2_CE2...Cache2_CEN亦是依照同樣方式用來作資料整理。
第3圖依照時序描述第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN以及第二套快取空間Cache2_CE1、Cache2_CE2...Cache2_CEN之使用方式。時段T1，資料整理由第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN實現。時段T2，第一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN的內容分別經存取通道CE1、CE2...CEN寫入快閃記憶體106。以第1圖為例，空間Cache1_CE1所整理得的「寫入頁(super page)」係經存取通道CE1寫入快閃記憶體106中K個區塊的K頁 PAGE111...PAGE11K；空間Cache1_CE2所整理得的「寫入頁」係經存取通道CE2寫入快閃記憶體106中K個區塊的K頁PAGE121...PAGE12K；以此類推至空間Cache1_CEN，其中整理得的「寫入頁(super page)」係經存取通道CEN寫入快閃記憶體106中K個區塊的K頁PAGE1N1...PAGE1NK。此外，時段T2中，資料整理的功能係切換由第二套快取空間Cache2_CE1、Cache2_CE2...Cache2_CEN實現。接著，時段T3，第二套快取空間Cache2_CE1、Cache2_CE2...Cache2_CEN的內容分別經存取通道CE1、CE2...CEN寫入快閃記憶體106。以第1圖為例，空間Cache2_CE1所整理得的「寫入頁(super page)」係經存取通道CE1寫入快閃記憶體106中K個區塊的K頁PAGE211...PAGE21K；空間Cache2_CE2所整理得的「寫入頁」係經存取通道CE2寫入快閃記憶體106中K個區塊的K頁PAGE221...PAGE22K；以此類推至空間Cache2_CEN，其中整理得的「寫入頁(super page)」係經存取通道CEN寫入快閃記憶體106中K個區塊的K頁PAGE2N1...PAGE2NK。此外，時段T3中，資料整理的功能切換回以第一套快取空間Cache1_CE1、Cache2_CE1...Cache1_CEN實現。
整理之，所揭露之技術對寫入操作之資料整理提供了專用的整理空間，並對整理時機有特別的設計。如此一來，快閃記憶體106可以更高效率利用其複數個存取通道，進而使效能提升。第4圖圖解各存取通道CE1...CEN之寫入區間。如圖所示，除了短暫的準備時間外，不同存取通道的寫入區間大多是重疊的。快閃記憶體106係以高效率使用其存取通道。
第5圖以流程圖方式圖解一快閃記憶體寫入操作，其中規劃有多套快取空間。步驟S502係以一隨機存取記憶體上規劃的一套快取空間作資料整理。步驟S504則是被反覆執行，其中將整理完成的該套快取空間的內容依照所屬存取通道寫入該快閃記憶體，並且切換以隨機存取記憶體上所規劃的另一套快取空間作資料整理。
然而，在隨機存取記憶體114空間有限的狀況下，所揭露技術也可僅規劃一套快取空間(例如，僅規劃Cache1_CE1、Cache1_CE2...Cache1_CEN)。第6圖依照時序描述單一套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN之使用方式。時段T1，資料整理由該套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN實現。時段T2，該套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN的內容分別經存取通道CE1、CE2...CEN寫入快閃記憶體106。以第1圖為例，空間Cache1_CE1所整理得的「寫入頁(super page)」係經存取通道CE1寫入快閃記憶體106中K個區塊的K頁PAGE111...PAGE11K；空間Cache1_CE2所整理得的「寫入頁」係經存取通道CE2寫入快閃記憶體106中K個區塊的K頁PAGE121...PAGE12K；以此類推至空間Cache1_CEN，所整理得的「寫入頁(super page)」係經存取通道CEN寫入快閃記憶體106中K個區塊的K頁PAGE1N1...PAGE1NK。時段T3，再度以該套快取空間Cache1_CE1、Cache1_CE2...Cache1_CEN實現資料整理。時段T4，該套快取空間Cache1_CE1、Caehe1_CE2...Caehe1_CEN的內容分別經通道CE1、CE2...CEN 寫入快閃記憶體106。以第1圖為例，空間Cache1_CE1所整理得的「寫入頁(super page)」係經存取通道CE1寫入快閃記憶體106中K個區塊的K頁PAGE211...PAGE21K；空間Cache1_CE2所整理得的「寫入頁」係經存取通道CE2寫入快閃記憶體106中K個區塊的K頁PAGE221...PAGE22K；以此類推至空間Cache1_CEN，所整理得的「寫入頁(super page)」係經存取通道CEN寫入快閃記憶體106中K個區塊的K頁PAGE2N1...PAGE2NK。相較於雙套快取空間的實施方式(第3圖)，單套快取空間須待其內容全部寫入快閃記憶體106後方能對主機104新下達的寫入資料作整理，靈活度略差，但效果依然顯著。
第7圖以流程圖方式圖解一快閃記憶體寫入操作，其中僅規劃單套快取空間。步驟S702係以一隨機存取記憶體上規劃的單一套快取空間作資料整理。步驟S704係將整併完成的該單一套快取空間之內容依照所對應之存取通道分別寫入快閃記憶體。步驟S702、S704可被反覆執行。
以上實施例所揭露之資料儲存裝置可實現為記憶卡(memory card)、通用序列匯流排閃存裝置(USB flash device)、固態硬碟(SSD)...等產品。另外有一種實施方式是採多晶片封裝、將NAND FLASH晶片與控制晶片包成一顆晶片-稱為嵌入式快閃記憶體模組(eMMC)。
以上所揭露之內容可以程式化方式呈韌體實現。相關程式碼可載於唯讀記憶體112中，由運算單元110執行之。此外，除了以上所揭露之控制器108結構，其他採用同樣概念 控制快閃記憶體的技術都屬於本案所欲保護的範圍。本案更涉及快閃記憶體的控制方法，不限定以第1圖所示之控制器108結構實現。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧資料儲存裝置
104‧‧‧主機
106‧‧‧快閃記憶體
108‧‧‧控制器
110‧‧‧運算單元
112‧‧‧唯讀處理器
114‧‧‧隨機存取記憶體
Cache1_CE1、Cache1_CE2...Caceh1_CEN‧‧‧第一套快取空間
Cache2_CE1、Cache2_CE2...Cacehe2_CEN‧‧‧第二套快取空間
CE1、CE2...CEN‧‧‧晶片/存取通道
PAGE111...PAGE11K、PAGE121...PAGE12K、 PAGE1N1...PAGE1NK、PAGE211...PAGE21K、 PAGE221...PAGE22K、PAGE2N1...PAGE2NK‧‧‧頁

Claims (8)

  1. 一種資料儲存裝置，包括：一快閃記憶體，具有複數個區塊、且各區塊具有複數頁，該等區塊係劃分由複數個存取通道作存取；以及耦接該快閃記憶體的一控制器，包括：一運算單元；一唯讀記憶體，所載程式由該運算單元執行，作為該資料儲存裝置之韌體；以及一隨機存取記憶體，在執行該韌體的該運算單元規劃下供應第一套快取空間，上述第一套快取空間係針對上述複數個存取通道分別提供寫入資料的暫存空間；其中：該運算單元係令一主機下達的寫入資料分散對應上述複數個存取通道，再於上述第一套快取空間中關於上述各個存取通道所對應的資料暫存空間均整理完成後，將上述第一套快取空間中對應各個存取通道整理完成的資料自該第一套快取空間依照所屬之存取通道寫入該快閃記憶體，並更規劃該隨機存取記憶體提供第二套快取空間；且在將上述第一套快取空間中對應各個存取通道整理完成的資料自該第一套快取空間依照所屬之存取通道寫入該快閃記憶體時，該運算單元係切換以上述第二套快取空間對該主機下達的寫入資料作整理。
  2. 如申請專利範圍第1項所述之資料儲存裝置，其中，快閃記憶體寫入單位之尺寸為K個上述頁，K為一數量值。
  3. 如申請專利範圍第2項所述之資料儲存裝置，其中，該運算單元係將整理完成之一個快閃記憶體寫入單位的資料依所屬之存取通道分散儲存至K個區塊。
  4. 如申請專利範圍第1項所述之資料儲存裝置，其中，該運算單元係令該主機下達的寫入資料分散對應上述複數個存取通道，並對應一套暫存於上述快取空間的資料作整併。
  5. 一種快閃記憶體控制方法，包括：將一快閃記憶體的複數個區塊劃分由複數個存取通道作存取，各區塊具有複數頁；於一隨機存取記憶體中規劃第一套快取空間，上述第一套快取空間係針對上述複數個存取通道分別提供寫入資料的暫存空間；令一主機下達的寫入資料分散對應上述複數個存取通道；於上述第一套快取空間中關於上述各個存取通道所對應的資料暫存空間均整理完成後，將上述第一套快取空間中對應各個存取通道整理完成的資料自該第一套快取空間依照所屬之存取通道寫入該快閃記憶體，並更於該隨機存取記憶體規劃第二套快取空間；且在將上述第一套快取空間中對應各個存取通道整理完成的資料自該第一套快取空間依照所屬之存取通道寫入該快閃記憶體時，切換以上述第二套快取空間對該主機下達的寫入資料作整理。
  6. 如申請專利範圍第5項所述之快閃記憶體控制方法，其 中，快閃記憶體寫入單位之尺寸為K個上述頁，K為一數量值。
  7. 如申請專利範圍第6項所述之快閃記憶體控制方法，其中係將整理完成之一個快閃記憶體寫入單位的資料依所屬之存取通道分散儲存至K個區塊。
  8. 如申請專利範圍第5項所述之快閃記憶體控制方法，其中令該主機下達的寫入資料分散對應上述複數個存取通道，並對應一套暫存於上述快取空間的資料作整併。
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