TWI472919B - 改善快閃記憶儲存裝置輸入的方法 - Google Patents

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Description

改善快閃記憶儲存裝置輸入的方法
本發明與用於降低查找之查找表週期數、檔案系統資訊數以及快閃抹除資訊檢索數之方法有關。
現今，快閃記憶體係常用在儲存系統中。不同種類之記憶體科技係造成不同快閃型態。反及閘(NAND)快閃記憶體係為大部分最普遍用於儲存之記憶體裝置的其中之一。因為具有高速、高密度及低耗電的優點，所以NAND快閃記憶體係廣泛地使用在移動式系統，包括手機、MP3播放器、數位相機、平板電腦等等。然而，存取(輸入)快閃記憶體是有額外的實體限制(physical constraints)。在將其程式化之前是需要對快閃記憶體進行抹除。最小的抹除單元係為區塊(block)，其係包含多個資料頁(pages)且在相同區塊內的資料頁係連續地程式化。為了符合實體限制，許多演算法係打算解決在效率(performance)以及區塊與資料頁的使用上之問題。
當演算法變得更複雜且快閃記憶體的尺寸變得更大時，嵌入式處理器花費較長時間以對查找表進行查找。而且，輸入效能的要求係隨著時間快速地提升。長時間的查找係會是快閃輸入效能的瓶頸。
今日，嵌入式處理器(embedded processor)係用於執行演算法並維持查找表。然而，處理器係花費許多時間以輸入資料並進 行查表。其係導致對於每一主體輸入的冗長消耗時間(overhead)。
請參考圖1及圖2，其中，圖1係表示習知快閃儲存裝置輸入之方法的流程圖，以及圖2係表示習知快閃儲存裝置輸入的方塊圖。
習知快閃儲存裝置輸入之方法的步驟係包括：步驟11’：由一主機(圖未示)提出讀/寫邏輯位址的要求；步驟12’：由一中央處理單元1’查找儲存在一快閃記憶體3’的實體位址及至少一查找表30’；以及步驟13’：從快閃記憶體3’讀/寫資料或將資料讀/寫到快閃記憶體3’。
其中，中央處理單元1’係藉由一處理器匯流排2’連接到具有至少一查找表30’的快閃記憶體3’，且處理器匯流排2’係可為一32位元資料匯流排，但並不以此為限。
請再參閱圖3，係表示習知快閃儲存裝置輸入之方法的一實施例。
習知方法之一實施例的步驟係包括：步驟S21’：從查找表讀取資訊info 1n；步驟S22’：比較資訊info 1n及快閃記憶體3’的資料；假若兩者不符合的話，則回到步驟S21’；假若兩者符合的話，則繼續下一步驟；步驟S23’：從查找表讀取資訊info 2n； 步驟S24’：比較資訊info 2n及快閃記憶體的資料；假若兩者不符合的話，則回到步驟S23’；假若兩者符合的話，則繼續下一步驟；步驟S25’：激發快閃記憶體輸入；以及步驟S26’：將資訊更新到查找表。
因此，步驟係持續進行。一般而言，依據不同演算法，查找表尺寸必須是大的。而且，處理器僅一個一個地(one-by-one)進行記憶體輸入，且一步一步地(step by step)進行比較。記憶體輸入係具有長的延遲時間(long latency)以及比較(comparison)係花費多個查表指令(instructions)及週期。在每一查找表發現一符合之結果及激發快閃記憶體的時間是長的。
基於上述問題，發明人提出了一種改善快閃記憶儲存裝置輸入的方法，以克服現有技術的缺陷。
本發明目的在於提供一種改善快閃記憶儲存裝置輸入的方法，其係藉由專用硬體(dedicated hardware)及具有匯流排以縮短對於每一從主機讀/寫資料到快閃記憶體的消耗時間(overhead)，以可加速查表、檢索及更新程序，之後，改善每秒輸入/輸出(IO)數量以及儲存裝置輸入的效能。
為達上述目的，本發明係提供一種改善快閃記憶儲存裝置輸入的方法，其步驟係包括：由一主機提出讀/寫邏輯位址之資料的要求；由一中央處理單元設定一引擎；由該引擎查找實體位址並更新儲存在至少一快閃記憶體之至少一查找表；以及從該至少一 快閃記憶體讀/寫資料或將資料讀/寫到該快閃記憶體。
其中，儲存在每一快閃記憶體之每一查找表係為一對一。
其中，每一查找表係儲存在一單一快閃記憶體。
雖然本發明使用了幾個較佳實施例進行解釋，但是下列圖式及具體實施方式僅僅是本發明的較佳實施例；應說明的是，下面所揭示的具體實施方式僅僅是本發明的例子，並不表示本發明限於下列圖式及具體實施方式。
請同時參閱圖4及圖5，其中，圖4係表示本發明改善快閃記憶儲存裝置輸入的方法之流程圖，以及圖5係表示本發明改善快閃記憶儲存裝置輸入的方法之方塊圖。
本發明改善快閃記憶儲存裝置輸入的方法之步驟係包括：步驟S01：由一主機(圖未示)提出讀/寫邏輯位址之資料的要求；步驟S02：由一中央處理單元1設定一引擎4；步驟S03：由引擎4查找實體位址並更新儲存在至少一快閃記憶體3之至少一查找表30；以及步驟S04：從至少一快閃記憶體3讀/寫資料或將資料讀/寫到快閃記憶體3。
其中，中央處理單元1係透過一處理器匯流排(processor bus)2連接到快閃記憶體3，而快閃記憶體3具有至少一查找表30，且處理器匯流排2係可為一32位元資料匯流排，但並不以此為限。
在某些實施例中，每一查找表30係以一對一方式儲存在每一 快閃記憶體3中(如圖5所示)。因此，引擎4係藉由複數個通道(channels)5而個別地連接到複數個快閃記憶體3。
在另外的某些實施例中，各查找表係儲存在單一快閃記憶體中(圖未示)。
請亦參閱圖6，係表示本發明改善快閃記憶儲存裝置輸入的方法之一實施例。
一旦已設定了目標圖案(target patterns)且激發引擎4，引擎4係將資料(資訊info 10-13及資訊info 21-23)從每一查找表(查找表1-2)平行地輸入，相較於硬體電路(hardware circuit)輸送資料，且亦可如圖6所示將資料更新到另一查找表。
由於用於特定演算法的專門設計及好的傳送，在每一週期可以完成每一操作，係可足夠地降低操作的所有時間。
雖然本發明以相關的較佳實施例進行解釋，但是這並不構成對本發明的限制。應說明的是，本領域的技術人員根據本發明的思想能夠構造出很多其他類似實施例，這些均在本發明的保護範圍之中。
[本發明]
1‧‧‧中央處理單元
2‧‧‧處理器匯流排
3‧‧‧快閃記憶體
30‧‧‧查找表
4‧‧‧引擎
info 1n‧‧‧資訊
info 2n‧‧‧資訊
步驟S01~S04‧‧‧依據本發明之方法的步驟
[習知]
1’‧‧‧中央處理單元
2’‧‧‧處理器匯流排
3’‧‧‧快閃記憶體
30’‧‧‧查找表
步驟S11’~S13’‧‧‧依據習知方法之步驟
步驟S21’~S26’‧‧‧依據習知方法一實施例的步驟
圖1 係表示習知快閃儲存裝置輸入之方法的流程圖。
圖2 係表示習知快閃儲存裝置輸入的方塊圖。
圖3 係表示習知快閃儲存裝置輸入之方法的一實施例。
圖4 係表示本發明改善快閃記憶儲存裝置輸入的方法之流程圖。
圖5 係表示本發明改善快閃記憶儲存裝置輸入的方法之方塊 圖。
圖6 係表示本發明改善快閃記憶儲存裝置輸入的方法之一實施例。
步驟S01~S04‧‧‧依據本發明之方法的步驟

Claims (3)

  1. 一種改善快閃記憶儲存裝置輸入的方法，其步驟包括：由一主機提出讀/寫邏輯位址之資料的要求；由一中央處理單元設定一引擎；由該引擎從儲存在至少一快閃記憶體之至少一查找表平行地查找實體位址以讀取該資料，以降低操作時間，並對該至少一查找表進行更新；以及從該至少一快閃記憶體讀/寫資料或將資料讀/寫到該快閃記憶體。
  2. 依據申請專利範圍第1項所述的方法，其中，儲存在每一快閃記憶體之每一查找表係為一對一。
  3. 依據申請專利範圍第1項所述的方法，其中，每一查找表係儲存在一單一快閃記憶體。
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