TWI517306B - 記憶胞以及記憶胞陣列 - Google Patents

記憶胞以及記憶胞陣列 Download PDF

Info

Publication number
TWI517306B
TWI517306B TW101143492A TW101143492A TWI517306B TW I517306 B TWI517306 B TW I517306B TW 101143492 A TW101143492 A TW 101143492A TW 101143492 A TW101143492 A TW 101143492A TW I517306 B TWI517306 B TW I517306B
Authority
TW
Taiwan
Prior art keywords
type transistor
drain
source
electrically coupled
memory cell
Prior art date
Application number
TW101143492A
Other languages
English (en)
Other versions
TW201421615A (zh
Inventor
陳信彣
帥祺昌
林世欽
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW101143492A priority Critical patent/TWI517306B/zh
Publication of TW201421615A publication Critical patent/TW201421615A/zh
Application granted granted Critical
Publication of TWI517306B publication Critical patent/TWI517306B/zh

Links

Landscapes

  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

記憶胞以及記憶胞陣列
本發明是有關於一種記憶體之技術領域，且特別是有關於一種記憶胞以及記憶胞陣列。
請參照圖1，其為傳統記憶胞的電路架構圖。在圖1中，標示10表示為記憶胞，標示P1、P2表示為P型電晶體，標示N1、N2、N3、N4表示為N型電晶體，標示WWL表示為寫入字元線，而標示WBL與WBLB則分別表示為第一寫入位元線與第二寫入位元線。而從圖1之記憶胞10的電路架構可知，這種記憶胞10中的N型電晶體N3與N4皆受控於寫入字元線WWL，而當記憶胞10需要存取資料時，N型電晶體N3與N4皆同時被導通。一般而言，在二個N型電晶體N3與N4同時被導通的情況下，將造成這種記憶胞10的抗雜訊能力低劣。此外，一般業界常以靜態雜訊邊界(Static Noise Margin，SNM)來瞭解記憶胞10的抗雜訊能力，以圖2來說明之。
圖2為圖1之記憶胞10的靜態雜訊邊界的特性圖。在圖2中，二條特性曲線之間的方形即是靜態雜訊邊界SNM，且靜態雜訊邊界SNM的區域大小會與記憶胞10的抗雜訊能力成正比。然而，傳統記憶胞的電路架構往往會使靜態雜訊邊界SNM的區域太小，因而造成這種記憶胞的抗雜訊能力低劣，導致這種記憶胞所存取的資料更容易出錯。
本發明的目的是提供一種記憶胞，其用以提升記憶胞的抗雜訊能力，進而解決記憶胞在存取資料時容易出錯的問題。
本發明的另一目的是提供一種記憶胞陣列，其係採用上述之記憶胞。
本發明提出一種記憶胞，此記憶胞包括有第一P型電晶體、第二P型電晶體、第一N型電晶體、第二N型電晶體、第三N型電晶體以及第四N型電晶體。第一P型電晶體，其一源/汲極用以電性耦接第一電壓。第二P型電晶體，其一源/汲極用以電性耦接第一電壓。第一N型電晶體，其一源/汲極用以電性耦接第一P型電晶體的另一源/汲極，另一源/汲極用以電性耦接第二電壓，而閘極則用以電性耦接第一P型電晶體的閘極。第二N型電晶體，其一源/汲極用以電性耦接第二P型電晶體的另一源/汲極，另一源/汲極用以電性耦接第二電壓，而閘極則用以電性耦接第二P型電晶體的閘極。第三N型電晶體，其一源/汲極用以電性耦接寫入字元線，另一源/汲極用以電性耦接第一N型電晶體的其一源/汲極與第二N型電晶體的閘極，而閘極則用以電性耦接第一寫入位元線。第四N型電晶體，其一源/汲極用以電性耦接寫入字元線，另一源/汲極用以電性耦接第二N型電晶體的其一源/汲極與第一N型電晶體的閘極，而閘極則用以電性耦接第二寫入位元線。
本發明另提出一種記憶胞陣列，此記憶胞陣列包括有多條寫入字元線、多條第一寫入位元線、多條第二寫入位元線以及多個記憶胞。這些記憶胞排列成一矩陣，且每一記憶胞電性耦接上述寫入字元線的其中之一、上述第一寫入位元線的其中之 一以及上述第二寫入位元線的其中之一，而上述記憶胞包括有第一P型電晶體、第二P型電晶體、第一N型電晶體、第二N型電晶體、第三N型電晶體以及第四N型電晶體。第一P型電晶體，其一源/汲極用以電性耦接第一電壓。第二P型電晶體，其一源/汲極用以電性耦接第一電壓。第一N型電晶體，其一源/汲極用以電性耦接第一P型電晶體的另一源/汲極，另一源/汲極用以電性耦接第二電壓，而閘極則用以電性耦接第一P型電晶體的閘極。第二N型電晶體，其一源/汲極用以電性耦接第二P型電晶體的另一源/汲極，另一源/汲極用以電性耦接第二電壓，而閘極則用以電性耦接第二P型電晶體的閘極。第三N型電晶體，其一源/汲極用以電性耦接上述寫入字元線的其中之一，另一源/汲極用以電性耦接第一N型電晶體的其一源/汲極與第二N型電晶體的閘極，而閘極則用以電性耦接上述第一寫入位元線的其中之一。第四N型電晶體，其一源/汲極用以電性耦接寫入字元線，另一源/汲極用以電性耦接第二N型電晶體的其一源/汲極與第一N型電晶體的閘極，而閘極則用以電性耦接上述第二寫入位元線的其中之一。
本發明解決前述問題的方式，乃是利用第一寫入位元線來控制第三N型電晶體是否導通，以及利用第二寫入位元線來控制第四N型電晶體是否導通，且第三N型電晶體與第四N型電晶體會在不同時間被導通。因此，在採用本發明之記憶胞的電路架構後，不僅可提升記憶胞的抗雜訊能力，亦可解決記憶胞在存取資料時容易出錯的問題。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖3為依照本發明一實施例之記憶胞的電路架構圖，圖4為圖3之記憶胞的靜態雜訊邊界的特性圖。請參照圖3與圖4，本實施例之記憶胞30除了既有的二個P型電晶體P1、P2與四個N型電晶體N1、N2、N3、N4之外，還新增二個N型電晶體N5、N6。
詳細來說，在圖3所示之記憶胞30中，P型電晶體P1與P2的其一源/汲極皆用以電性耦接第一電壓VDD。N型電晶體N1的其一源/汲極用以電性耦接P型電晶體P1的另一源/汲極，另一源/汲極用以電性耦接第二電壓VSS，而閘極則用以電性耦接P型電晶體P1的閘極。N型電晶體N2的其一源/汲極用以電性耦接P型電晶體P2的另一源/汲極，另一源/汲極用以電性耦接第二電壓VSS，而閘極則用以電性耦接P型電晶體P2的閘極。N型電晶體N3的其一源/汲極用以電性耦接寫入字元線WWL，另一源/汲極用以電性耦接N型電晶體N1的其一源/汲極與N型電晶體N2的閘極，而閘極則用以電性耦接第一寫入位元線WBL。N型電晶體N4的其一源/汲極用以電性耦接寫入字元線WWL，另一源/汲極用以電性耦接N型電晶體N2的其一源/汲極與N型電晶體N1的閘極，而閘極則用以電性耦接第二寫入位元線WBLB。N型電晶體N5的其一源/汲極用以電性耦接讀取位元線RBL，而閘極則用以電性耦接讀取字元線RWL。N型電晶體N6的其一源/汲極用以電性耦接N型電晶體N5的另一源/汲極，另一源/汲極用以電性耦接第二電壓VSS，而閘極則用以電性耦接N型電晶體N1的閘極。其中，第一電壓VDD的大小大於第二電壓VSS的大小。 此外，上述之二個電晶體N3與N4雖然皆以N型電晶體來實現，但此領域具有通常知識者亦當知道，這二個電晶體N3與N4皆以P型電晶體，亦可實現本發明。
從圖3之記憶胞的電路架構可知，本實施例之記憶胞30中的N型電晶體N3與N4係分別被第一寫入位元線WBL與第二寫入位元線WBLB來控制，而當記憶胞30需要存取資料時，N型電晶體N3與N4則會在不同時間被導通。也就是說，在僅有一個N型電晶體N3或N4被導通的情況下，第一寫入位元線WBL所控制的電晶體，或是第二寫入位元線WBLB所控制的電晶體，就只有其中一側寫入位元線所控制的電晶體會受到寫入位元線之預充電壓的影響，或者是只有其中一側寫入位元線所控制的電晶體會受到外部雜訊的影響。而從圖4所示之靜態雜訊邊界更可得知，在上述之二個N型電晶體N3與N4於不同時間被導通的情況下，圖4所示之靜態雜訊邊界SNM的區域大小相較於圖2所示之靜態雜訊邊界SNM的區域大小來得大。因此，在採用本實施例之記憶胞30的電路架構後，不僅可提升記憶胞的抗雜訊能力，亦可解決記憶胞在存取資料時容易出錯的問題。
圖5繪示第一寫入位元線、第二寫入位元線與寫入字元線三者之間的時序關係。從圖5可知，當第一寫入位元線WBL上的電位呈現高電位，且第二寫入位元線WBLB上的電位呈現低電位時，寫入字元線WWL上的電位維持於低電位，即可將資料0寫入記憶胞30中。同樣地，當第一寫入位元線WBL上的電位呈現低電位，且第二寫入位元線WBLB上的電位呈現高電位時，寫入字元線WWL上的電位維持於低電位，亦可將資料0寫入記憶胞30中。
圖6為依照本發明一實施例之記憶胞陣列的示意圖。請參照圖6，此記憶胞陣列60主要包括有多條寫入字元線(如標示WWL_1~WWL_n所示)、多條第一寫入位元線(如標示WBL_1~WBL_n所示)、多條第二寫入位元線(如標示WBLB_1~WBLB_n所示)、多條讀取位元線(如標示RBL_1~RBL_n所示)、多條讀取字元線(如標示RWL_1~RWL_n所示)以及多個記憶胞(如標示60-1所示)。在此例中，每一記憶胞60-1係採用圖3所示之記憶胞的電路架構來實現。而這些記憶胞60-1係排列成一矩陣，且每一記憶胞60-1係電性耦接寫入字元線WWL_1~WWL_n的其中之一、第一寫入位元線WBL_1~WBL_n的其中之一、第二寫入位元線WBLB_1~WBLB_n的其中之一、讀取位元線RBL_1~RBL_n的其中之一以及讀取字元線RWL_1~RWL_n的其中之一。至於每一記憶胞60-1的電路架構及操作係與圖3所示者相同，在此就不多加贅述。
綜上所述，本發明解決前述問題的方式，乃是利用第一寫入位元線來控制N型電晶體N3是否導通，以及利用第二寫入位元線來控制N型電晶體N4是否導通，且N型電晶體N3與N型電晶體N4會在不同時間被導通。因此，在採用本發明之記憶胞的電路架構後，不僅可提升記憶胞的抗雜訊能力，亦可解決記憶胞在存取資料時容易出錯的問題。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、30、60-1‧‧‧記憶胞
60‧‧‧記憶胞陣列
P1、P2‧‧‧P型電晶體
N1、N2、N3、N4、N5、N6‧‧‧N型電晶體
SNM‧‧‧靜態雜訊邊界
WWL、WWL_1~WWL_n‧‧‧寫入字元線
WBL、WBL_1~WBL_n‧‧‧第一寫入位元線
WBLB、WBLB_1~WBLB_n‧‧‧第二寫入位元線
RBL、RBL_1~RBL_n‧‧‧讀取位元線
RWL、RWL_1~RWL_n‧‧‧讀取字元線
VDD‧‧‧第一電壓
VSS‧‧‧第二電壓
圖1為傳統記憶胞的電路架構圖。
圖2為圖1之記憶胞的靜態雜訊邊界的特性圖。
圖3為依照本發明一實施例之記憶胞的電路架構圖。
圖4為圖3之記憶胞的靜態雜訊邊界的特性圖。
圖5繪示第一寫入位元線、第二寫入位元線與寫入字元線三者之間的時序關係。
圖6為依照本發明一實施例之記憶胞陣列的示意圖。
30‧‧‧記憶胞
P1、P2‧‧‧P型電晶體
N1、N2、N3、N4、N5、N6‧‧‧N型電晶體
WWL‧‧‧寫入字元線
WBL‧‧‧第一寫入位元線
WBLB‧‧‧第二寫入位元線
RBL‧‧‧讀取位元線
RWL‧‧‧讀取字元線
VDD‧‧‧第一電壓
VSS‧‧‧第二電壓

Claims (16)

  1. 一種記憶胞，包括：一第一P型電晶體，其一源/汲極用以電性耦接一第一電壓；一第二P型電晶體，其一源/汲極用以電性耦接該第一電壓；一第一N型電晶體，其一源/汲極用以電性耦接該第一P型電晶體的另一源/汲極，另一源/汲極用以電性耦接一第二電壓，而閘極則用以電性耦接該第一P型電晶體的閘極；一第二N型電晶體，其一源/汲極用以電性耦接該第二P型電晶體的另一源/汲極，另一源/汲極用以電性耦接該第二電壓，而閘極則用以電性耦接該第二P型電晶體的閘極；一第三N型電晶體，其一源/汲極用以電性耦接一寫入字元線，另一源/汲極用以電性耦接該第一N型電晶體的其一源/汲極與該第二N型電晶體的閘極，而閘極則用以電性耦接一第一寫入位元線；以及一第四N型電晶體，其一源/汲極用以電性耦接該寫入字元線，另一源/汲極用以電性耦接該第二N型電晶體的其一源/汲極與該第一N型電晶體的閘極，而閘極則用以電性耦接一第二寫入位元線。
  2. 如申請專利範圍第1項所述之記憶胞，更包括：一第五N型電晶體，其一源/汲極用以電性耦接一讀取位元線，而閘極則用以電性耦接一讀取字元線；以及一第六N型電晶體，其一源/汲極用以電性耦接該第五N型電晶體的另一源/汲極，另一源/汲極用以電性耦接該第二電 壓，而閘極則用以電性耦接該第一N型電晶體的閘極。
  3. 如申請專利範圍第1項所述之記憶胞，其中該第一電壓的大小大於該第二電壓的大小。
  4. 如申請專利範圍第1項所述之記憶胞，其中該第一寫入位元線係用來控制該第三N型電晶體是否導通，而該第二寫入位元線則係用來控制該第四N型電晶體是否導通。
  5. 如申請專利範圍第4項所述之記憶胞，其中該第三N型電晶體與該第四N型電晶體會在不同時間被導通。
  6. 如申請專利範圍第4項所述之記憶胞，其中當該第一寫入位元線上的電位呈現一高電位，且該第二寫入位元線上的電位呈現一低電位時，該寫入字元線上的電位則呈現該低電位。
  7. 如申請專利範圍第4項所述之記憶胞，其中當該第一寫入位元線上的電位呈現一低電位，且該第二寫入位元線上的電位呈現一高電位時，該寫入字元線則呈現該低電位。
  8. 如申請專利範圍第1項所述之記憶胞，其中該第三N型電晶體與該第四N型電晶體皆可被更換為P型電晶體。
  9. 一種記憶胞陣列，包括：多條寫入字元線；多條第一寫入位元線； 多條第二寫入位元線；以及多個記憶胞，該些記憶胞排列成一矩陣，且每一記憶胞電性耦接該些寫入字元線的其中之一、該些第一寫入位元線的其中之一以及該些第二寫入位元線的其中之一，而每一記憶胞包括：一第一P型電晶體，其一源/汲極用以電性耦接一第一電壓；一第二P型電晶體，其一源/汲極用以電性耦接該第一電壓；一第一N型電晶體，其一源/汲極用以電性耦接該第一P型電晶體的另一源/汲極，另一源/汲極用以電性耦接一第二電壓，而閘極則用以電性耦接該第一P型電晶體的閘極；一第二N型電晶體，其一源/汲極用以電性耦接該第二P型電晶體的另一源/汲極，另一源/汲極用以電性耦接該第二電壓，而閘極則用以電性耦接該第二P型電晶體的閘極；一第三N型電晶體，其一源/汲極用以電性耦接該些寫入字元線的其中之一，另一源/汲極用以電性耦接該第一N型電晶體的其一源/汲極與該第二N型電晶體的閘極，而閘極則用以電性耦接該些第一寫入位元線的其中之一；以及一第四N型電晶體，其一源/汲極用以電性耦接該些寫入字元線的其中之一，另一源/汲極用以電性耦接該第二N型電晶體的其一源/汲極與該第一N型電晶體的閘極，而閘極則用以電性耦接該些第二寫入位元線的其中之一。
  10. 如申請專利範圍第9項所述之記憶胞陣列，其中每一記憶胞，更包括： 一第五N型電晶體，其一源/汲極用以電性耦接多條讀取位元線的其中之一，而閘極則用以電性耦接多條讀取字元線的其中之一；以及一第六N型電晶體，其一源/汲極用以電性耦接該第五N型電晶體的另一源/汲極，另一源/汲極用以電性耦接該第二電壓，而閘極則用以電性耦接該第一N型電晶體的閘極。
  11. 如申請專利範圍第9項所述之記憶胞陣列，其中該第一電壓的大小大於該第二電壓的大小。
  12. 如申請專利範圍第9項所述之記憶胞陣列，其中該些第一寫入位元線的其中之一係用來控制該第三N型電晶體是否導通，而該些第二寫入位元線的其中之一則係用來控制該第四N型電晶體是否導通。
  13. 如申請專利範圍第12項所述之記憶胞陣列，其中該第三N型電晶體與該第四N型電晶體會在不同時間被導通。
  14. 如申請專利範圍第12項所述之記憶胞陣列，其中當該些第一寫入位元線的其中之一的電位呈現一高電位，且該些第二寫入位元線的其中之一的電位呈現一低電位時，該些寫入字元線的其中之一的電位則呈現該低電位。
  15. 如申請專利範圍第12項所述之記憶胞陣列，其中當該些第一寫入位元線的其中之一的電位呈現一低電位，且該些第二寫入位元線的其中之一的電位呈現一高電位時，該些寫入字 元線的其中之一的電位則呈現該低電位。
  16. 如申請專利範圍第9項所述之記憶胞陣列，其中該第三N型電晶體與該第四N型電晶體皆可被更換為P型電晶體。
TW101143492A 2012-11-21 2012-11-21 記憶胞以及記憶胞陣列 TWI517306B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW101143492A TWI517306B (zh) 2012-11-21 2012-11-21 記憶胞以及記憶胞陣列

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101143492A TWI517306B (zh) 2012-11-21 2012-11-21 記憶胞以及記憶胞陣列

Publications (2)

Publication Number Publication Date
TW201421615A TW201421615A (zh) 2014-06-01
TWI517306B true TWI517306B (zh) 2016-01-11

Family

ID=51393526

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101143492A TWI517306B (zh) 2012-11-21 2012-11-21 記憶胞以及記憶胞陣列

Country Status (1)

Country Link
TW (1) TWI517306B (zh)

Also Published As

Publication number Publication date
TW201421615A (zh) 2014-06-01

Similar Documents

Publication Publication Date Title
KR101548343B1 (ko) 메모리 장치
US9142285B2 (en) Multi-port SRAM with shared write bit-line architecture and selective read path for low power operation
US8654569B2 (en) 10T SRAM cell with near dual port functionality
US9627038B2 (en) Multiport memory cell having improved density area
US9230637B1 (en) SRAM circuit with increased write margin
JP6421399B2 (ja) Ｓｔｔ−ｍｒａｍを使用した半導体記憶装置
CN103077741B (zh) 一种低电压工作的sram的存储单元电路
JP2007193928A (ja) 半導体記憶装置
US9627021B2 (en) 8-transistor dual-ported static random access memory
US8929130B1 (en) Two-port SRAM cell structure
TW201619958A (zh) 自我時序差動放大器
TWI433152B (zh) ７ｔ雙埠ｓｒａｍ
JP2010277634A (ja) 半導体記憶装置
TW202038229A (zh) 記憶體元件中的記憶胞、記憶體元件以及計算元件
US9275724B2 (en) Method of writing to and reading data from a three-dimensional two port register file
TWI479488B (zh) 靜態隨機存取記憶體單元
US10008257B2 (en) Memory bitcell with column select
CN101840728B (zh) 一种双端sram单元
US9183947B1 (en) Detecting write disturb in multi-port memories
TWI517306B (zh) 記憶胞以及記憶胞陣列
Mishra et al. Static noise margin and power dissipation analysis of various SRAM topologies
US8411513B2 (en) Techniques for providing a semiconductor memory device having hierarchical bit lines
US8711598B1 (en) Memory cell and memory cell array using the same
TWI441178B (zh) 雙埠靜態隨機存取記憶體
Kankanala et al. 7-T single end and 8-T differential dual-port SRAM memory cells