TWI516034B - 用以校準管線類比至數位轉換器之方法與裝置 - Google Patents

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Description

用以校準管線類比至數位轉換器之方法與裝置
本發明係有關於一種用以校準管線類比至數位轉換器之方法與裝置。
發明背景
本申請案主張2011年9月29日申請之標題為METHODS AND APPAKATUS FOR CALIBRATING PIPELINE ANALOG-TO-DIGITAL CONVERTERS的美國專利申請案第13/248,754號之優先權，該申請案之全文以引用之方式併入本文。
本專利大體而言係關於類比至數位轉換，且更特定而言，係關於一種用於管線類比至數位轉換器(ADC)中之一或多個階段之校準方案。
管線ADC係用於中等至高速率、高解析度ADC之較佳架構。管線ADC具有比快閃式ADC(flash ADC)低之功率消耗及低之比較器準確度，且歸因於較低準確度階段之管線操作，管線ADC相較於循環式ADC(cyclic ADC)具有較高通量。管線ADC為依靠電容器匹配及高運算放大器開迴路增益來達成高準確度之切換式電容器電路。在失真必須極其低之應用中，需要高準確度，且電容器失匹配及有限運算放大器開迴路增益之校準為必要的。
發明概要
根據一或多個實施例，提供一種用以校準管線類比至數位轉換器之方法，該管線類比至數位轉換器包含一或多個串聯連接之類比至數位管線階段及後端類比至數位轉換器。管線類比至數位轉換器進一步包括數位電路，該數位電路用以接收一或多個管線階段中之各者及後端轉換器之數位輸出，用以使用校準係數調整輸出以校正加性、乘性及偏移誤差，及用以組合輸出。方法包括以下步驟：(a)對選定管線階段而言：(i)將管線階段之輸入與緊接在之前的管線階段斷開，或若管線階段為管線類比至數位轉換器之第一管線階段，則將管線階段之輸入與管線類比至數位轉換器之輸入斷開；(ii)量測管線階段之階段增益誤差、階段電容失配誤差及階段偏移誤差之值；(iii)基於量測值而計算管線階段之校準係數且更新校準係數以用於在管線階段之正常操作模式中校正加性、乘性及偏移誤差；及(iv)將管線階段之輸入連接至緊接在之前的管線階段，或若管線階段為第一管線階段，則將管線階段之輸入連接至管線類比至數位轉換器之輸入，以使得管線階段可在正常操作模式中操作；以及(b)若選定管線階段不為第一管線階段，則對緊接在最後校準之管線階段之前的各管線階段獨立地重複步驟(i)至(iv)，直至在選定管線階段之前的所有管線階段已依次校準為止，以使得管線類比至數位轉換器可用於正常操作模式中。
根據一或多個實施例之管線類比至數位轉換器包括一或多個串聯連接之類比至數位管線階段。後端類比 至數位轉換器串聯連接至一或多個管線階段中之最後一個。數位電路提供來接收一或多個管線階段中之各者及後端轉換器之數位輸出，使用校準係數調整輸出以校正加性、乘性及偏移誤差，及組合輸出。多個記憶體元件儲存管線階段中之各者之校準係數。校準量測單元提供來用以藉由以下步驟而校準管線類比至數位轉換器：量測與緊接在之前的管線階段斷開或與管線類比至數位轉換器之輸入斷開之一選定管線階段的階段增益誤差、階段電容失配誤差及階段偏移誤差之值；基於量測值而計算管線階段之校準係數且更新記憶體元件中之校準係數以用於在管線階段之正常操作模式中校正加性、乘性及偏移誤差，且若選定管線階段不為第一管線階段，則對緊接在最後校準之管線階段之前的各管線階段獨立地重複校準步驟，直至在選定管線階段之前的所有管線階段已依次得以校準為止，以使得管線類比至數位轉換器可用於正常操作模式中。
根據一或多個其他實施例，提供一種校準管線類比至數位轉換器之方法，該管線類比至數位轉換器包含一或多個串聯連接之類比至數位管線階段及後端類比至數位轉換器。管線類比至數位轉換器進一步包括數位電路，該數位電路用以接收一或多個管線階段中之各者及後端轉換器之數位輸出，用以使用校準係數調整輸出以校正加性、乘性及偏移誤差，及用以組合輸出。方法包含以下步驟：(a)將一或多個串聯連接之類比至數位管線階段中之選定管線階段的輸入與緊接在之前的管線階段斷開，或與管線類 比至數位轉換器之輸入斷開；(b)量測選定管線階段之階段增益誤差、階段電容失配誤差及階段偏移誤差之值；(c)基於量測值而計算選定管線階段之校準係數且更新校準係數以用於在管線階段之正常操作模式中校正加性、乘性及偏移誤差；且(d)將選定管線階段之輸入連接至緊接在之前的管線階段，或連接至管線類比至數位轉換器之輸入，以使得管線階段可在正常操作模式下操作。
根據一或多個其他實施例，提供一種管線類比至數位轉換器，其包括一或多個串聯連接之類比至數位管線階段及串聯連接至一或多個管線階段之後端類比至數位轉換器。數位電路提供來接收一或多個管線階段中之各者及後端轉換器之數位輸出，使用校準係數調整輸出以校正加性、乘性及偏移誤差，及組合輸出。多個記憶體元件儲存管線階段中之各者之校準係數。校準量測單元提供來用以藉由以下步驟而校準管線類比至數位轉換器：量測與緊接在之前的管線階段斷開或與管線類比至數位轉換器之輸入斷開之選定管線階段的階段增益誤差、階段電容失配誤差及階段偏移誤差之值；且基於量測值而計算管線階段之校準係數且更新記憶體元件中之校準係數以用於在管線階段之正常操作模式中校正加性、乘性及偏移誤差。
10、12、14、16、18‧‧‧步驟
20、22、24、26、28‧‧‧步驟
ADC‧‧‧管線
(BE)ADC‧‧‧後端管線
B1至B3‧‧‧階段次ADC之輸出
C1、C2、C3、CFB‧‧‧電容器
CalMeasUnit‧‧‧校準量測單元
DBeOut‧‧‧數位信號值
nBe‧‧‧後端ADC中位元之數目
KSTGi、及m Osi ‧‧‧計算係數
SNR‧‧‧高信號雜訊比
STGi‧‧‧量測階段
STG1‧‧‧第一階段
STG2‧‧‧第二階段
STGN‧‧‧第N階段
VSTGIN‧‧‧輸入電壓
VIN‧‧‧ADC輸入電壓
VSTG1OUT‧‧‧階段殘餘電壓
VRef‧‧‧ADC參考電壓
VStgIn‧‧‧階段輸入電壓
δ‧‧‧偏差
δ2 est、δ3 est及δFB est‧‧‧估計值
‧‧‧電氣雜訊
‧‧‧加性量化雜訊
圖1為示出示範性管線ADC結構之方塊圖。
圖2為示出管線階段之一般功能之方塊圖。
圖3A為示出管線ADC之第一1.5b管線階段之方 塊圖。
圖3B為示出圖3A階段之1.5b階段轉移函數的圖。
圖3C為示出圖3A階段之數位信號對比階段輸入電壓之圖。
圖4A為示出包括階段失配及增益誤差之1.5b階段轉移函數的圖。
圖4B為示出包括階段失配及增益誤差之數位信號對比階段輸入電壓的圖。
圖5為示出根據先前技術在校準之後之數位信號對比階段輸入電壓的圖。
圖6為示出根據各種實施例在階段及ADC增益之校準之後的數位信號對比階段輸入電壓的圖。
圖7為示出根據一或多個實施例之藉以執行校準量測之示範性管線ADC結構的方塊圖。
圖8為示出根據先前技術之處於正常操作中之管線階段的方塊圖。
圖9為示出藉以執行階段校準量測操作之管線階段的方塊圖。
圖10為示出根據一或多個實施例之藉以執行階段校準量測操作之具有分相電容器的管線階段之方塊圖。
圖11為示出根據一或多個實施例之藉以於各階段共享運算放大器之兩個時間交插式管線ADC的方塊圖。
圖12為示出階段STGi之校準的方塊圖。
圖13為示出階段STGi-1之校準的方塊圖。
圖14為示出根據一或多個實施例之校準程序的流程圖。
較佳實施例之詳細說明
圖1為示出示範性管線ADC之方塊圖。類比輸入電壓施加至管線ADC中之第一階段STG1。STG1解析輸入信號之nStg個位元，且此數位值經遞送至數位延遲及求和方塊。類比輸入信號之剩餘部分有所增益且呈現在遞送至下一階段STG2之階段類比輸出。此操作為同步的，以使得類比輸入電壓之輸入樣本經由管線鏈傳播，因此當前一樣本由STG2處理時，新樣本由STG1處理。普通快閃結構式ADC通常用於管線鏈之末端。一般而言，各階段之解析度可有所不同，但歸因於重複結構，在鏈之後部中階段再用尤為常見。
圖2示出管線階段之一般功能性。在同一瞬時將階段輸入電壓VSTGIN取樣至乘法數位至類比轉換器(MDAC)(multiplying digital-to-analog-converter)及類比至數位次轉換器(ADSC)中。ADSC將所取樣之輸入信號與參考電壓VREF比較且輸出數位值DSTGOUT作為比較結果。DSTGOUT接著施加至MDAC及圖1中示出之延遲及求和電路。MDAC將DSTGOUT轉換回至類比域，且自VSTGIN中減去其，從而得到階段量化誤差。量化誤差接著經增益因數2nStg-1作用，其中nStg為階段之輸出位元的數目。所得階段輸 出電壓稱為階段殘餘。
因為各階段之增益大於1，所以相對於雜訊及準確度而言所取樣之ADC輸入電壓之階段具有最高規格。管線鏈下游之階段將具有寬鬆規格。因此，管線ADC之第一階段將具有校準需求以實現ADC之總失真規格。
圖3至圖6示出一般管線階段之示範性誤差效應。圖3至圖5展示先前技術中之誤差效應，而圖6展示根據各種實施例之誤差校正。為了簡潔，諸圖展示出1.5b階段。然而，一般而言，相同分析可應用於任何階段解析度。
圖3A展示管線ADC之第一階段及其後之含有管線階段之剩餘部分的後端(BE)ADC。ADC輸入電壓VIN施加至階段之輸入(係ADC輸入)，因此此為管線ADC中之第一階段。階段殘餘電壓VSTG1OUT傳遞至BE-ADC(具有nBe個位元之解析度)，從而產生數位信號值DBeOut。DBeOut進一步與DSTG1OUT求和，即乘以2nBe-1得到Dout。圖3B展示階段殘餘VSTG1OUT對比VIN之情況。由於此為1.5b階段，所以階段增益等於2。當VIN>VREF/4時，自階段輸出電壓減去VREF，且對於VIN<-VREF/4，將VREF加至輸出。圖3C展示DBeOut及DOut(加粗展示)對比VIN之情況。DSTG1OUT與DBeOut之和進行階段之相反運算；對於VIN>VREF/4，加上VREF(2nBe-1)之數位值，且對於VIN<-VREF/4，減去VREF之數位值，以使得DOut對比VIN為完全直線。此為理想情況，其中階段具有理想行為。
然而，在實際電路中，階段將具有誤差，諸如歸 因於階段運算放大器中之有限開迴路增益的增益設定元件與有限準確度之間的失配。此舉導致階段之增益偏離理想值(就1.5b階段而言，理想增益值為2)，且VREF之加/減將不準確地為VREF。此在圖4A及圖4B中示出，其中圖4A展示階段殘餘，且圖4B展示DBeOut與DSTG1OUT之求和之後發生的狀況。DOut將不再為直線，從而導致失真。對於中度失真效能位準而言，有可能使得管線階段足夠準確以滿足規格。然而，對於低失真位準而言，必需對管線ADC中階段中之一或多者執行校準。
在先前校準技術中，在數位域中分別量測且減/加由階段完成之VREF之加/減運算的步長而並非VREF之數位表示。此舉導致如圖5所示之直線。圖5中，步長a=G．2nBe-1已量測出，且當在BE-ADC輸出與階段數位輸出之求和運算中加上該步長時使用。藉由此操作，在使用普通管線ADC之情況下，圖4B之未校準情況可產生之失真得以取消。然而，階段之增益及隨後ADC之增益未得到校正。在ADC架構中，諸如時間交插式ADC、雙取樣式ADC及背景校準並聯式ADC中，ADC之間之ADC增益的失配將導致失真。因此，亦需要校準圖5之剩餘增益誤差，如圖6所示，其為根據各種實施例之校準技術的結果。
本文使用2.8b階段來描述根據各種實施例之校準技術。僅舉例而言，本發明之實施例可於具有任何解析度之管線階段上實施，且亦可於單取樣式及雙取樣式管線階段上實施。單取樣為普通方法，其中階段類比輸入電壓 經取樣至一個包括開關及電容器之單端或差分取樣網路中。雙取樣在兩個單端或差分輸入網路時間交插地對階段類比輸入信號取樣時發生，以使得階段通量比單取樣方法多一倍。
根據各種實施例，在可進行階段之校準之前，整個ADC處於離線狀態。此可處於ADC啟動時或當ADC未由系統使用時。亦可用於以下系統：ADC為若干並聯連接之ADC中的一個以獲得較高信號雜訊比(SNR)。接著可能使一個ADC離線以供校準且仍維持如(例如)在PCT公開案WO2011/051763中所指出之SNR。階段校準首先執行誤差量測，其次更新係數之階段設定，此進一步用於在正常操作時調整階段誤差。
在根據各種實施例之階段校準程序中，以下誤差經校準用以：階段偏移電壓；階段運算放大器中之有限開迴路增益(非增益壓縮)；及階段電容器失配。
在量測相中，階段自身及後端ADC係用於量測誤差。然而，該量測不可能優於量測設備。為降低白雜訊位準，將眾多樣本之平均值作為各個誤差。樣本之數目視ADC雜訊位準、誤差之所需準確度及管線鏈中之階段位置而定。
參閱圖7，圖7為根據一或多個實施例之用於選定階段之示範性量測程序，位於管線鏈中某處之STGi係如下所示。階段之輸出，即階段殘餘由後端ADC進一步量化。
首先，藉由在階段輸入處取樣0電壓而量測階段STGi及後端ADC之偏移。亦可計算且更新偏移項。
其次，在所有不同區段量測階段增益，以得出組合電容器失配及歸因於有限運算放大器開迴路增益之增益誤差。
計算新增益係數，且更新用於儲存係數之暫存器(或其他記憶體元件)。
可在其他量測期間完成偏移量測，而並非執行偏移誤差之單獨量測。此舉可減少量測所耗用之時鐘週期的數目且提高偏移量測之準確度。
當完成一個階段之量測時，相同程序可依次實施於包括第一階段(STG1)之各個先前階段。在已校準第一階段之後，校準完成，且再次將ADC置放回線上。
此技術亦可用於實施包含兩個或多個並聯連接之ADC的ADC之背景校準。包含兩個或多個並聯連接之ADC的ADC之背景校準在PCT公開案WO2011/051763中舉例描述。
圖8展示2.8b階段之實施方案的實例。為了簡潔，圖8展示單端電路。然而，以下相同分析亦可應用於差分實施方案。
圖8示出正常操作模式中之階段。在階段取樣相中，電容器C1、C2、C3及CFB皆連接至輸入電壓，以便電容器上之電壓跟蹤輸入電壓。在取樣相結束時，斷開SWSMP且階段輸入電壓儲存在電容器上。同時，ADSC對階段輸入 電壓進行取樣且與參考電壓比較。比較結果為遞送至圖1之延遲及求和電路及至階段數位至類比轉換器(DAC)之數位值DSTGOUT。在下一時鐘相中，DAC控制類比多工器(AMUX)，以便視DSTGOUT而將C1、C2及C3各自之頂部連接至+Vref、-Vref或0。此外，在此相中，閉合SWFB，從而環繞運算放大器繞接CFB。
圖9示出校準量測模式中之階段。當量測出電容器失配、有限運算放大器增益及階段偏移時，階段操作稍微不同於正常操作。在取樣相中，參考電壓經由由校準量測單元(CalMeasUnit)控制之AMUX施加至電容器C1、C2、C3及CFB中之一者的頂部。其餘電容器連接至0電壓。在下一相中，不啟用ADSC與DAC，且C1、C2及C3連接至0電壓，而CFB連接至運算放大器輸出。階段輸出電壓現施加至後端ADC，其正進行取樣且量化該電壓。
後端ADC之輸出由方程式(1)得出。此處，nBe為後端ADC中位元之數目，VRef為ADC參考電壓，VStgIn為階段輸入電壓，且B1至B3({-1,0,1})為階段次ADC之輸出。數位輸出B1至B3亦傳遞至數位部分(圖1之「延遲及求和」)，且經求和為如圖7所示之後端ADC DBeOut之輸出。
階段增益及MDAC輸出由電容器比率及閉迴路增益Ge設定。Ge由反饋因數β及階段運算放大器之有限開迴路增益A0得出，如方程式(2)所示。方程式(3)中定義了此電容器失配效應。首先，取樣電容器Cs為C1至C3及CFB之總和。理想地，電容器C1至C3及CFB各自應等於單元電容器 C=CS/4，以便維持校正階段增益及MDAC之輸出。然而，所有電容器具有導致C之偏差δ之失配，如方程式(3)所示。由於所有電容器之總和總是等於4．C，所以δ之總和將為0，如方程式(4)所示。
δ1+δ2+δ3+δ FB =0 (4)
將方程式(3)插入(1)中得出(5)。當進一步對如圖7中所示出之STGi之輸出求和時，得出方程式(6)。無任何校準時，B1'、B2'、B3'等於B1至B3，從而取消類比域中由MDAC完成之減法運算。然而，歸因於有限運算放大器增益及電容器失配，此取消為不完全的。另外，在描述中， 此效應將稱為「加性誤差」。在先前技術中，藉由量測由(7)得出之量、儲存該等量且於ADC之正常操作中校正該等量來慮及加性誤差。接著，(6)變為(12)，從而展示方程式(6)之剩餘部分。方程式(12)展示階段增益中之不準確度係歸因於經由GE之運算放大器的有限迴路增益及反饋電容器δFB中之失配而偏離期望值4(就2.8b階段而言)。另外，在描述中，此效應將稱為「乘性誤差」。
當STGi及先前階段之加性誤差得以校正時，各階段之剩餘乘性誤差產生不同於理想ADC增益之總ADC增益。一般而言，此並不導致失真。然而，在某些情況下發生失真。
舉例而言，在低GE之情況下發生失真。在由Hernes等人公開於ISSCC2007之「A 92.5m W205MS/s 10b Pipeline IF ADC Implemented in 1.2V/3.3V 0.13μm CMOS」中，階段運算放大器由單階段運算放大器製得。此等運算放大器之開迴路增益極低，以致GE將遠小於1。各階段之增益因數在階段列之下游相乘，從而得出ADC之減少之滿刻度範圍。在本文中，藉由量測各階段之GE而校準有限運算放大器增益。
在雙取樣階段之情況下亦可發生失真。階段之雙 取樣(例如在由L.Sumanen等人於2001年7月在JSSC中公開之「A 10-bit 200-MS/s CMOS Parallel Pipeline A/D Converter」中所解釋)發生於兩個時間交插式ADC中，其中各管線階段共享另一ADC中之具有相同階段之運算放大器，如圖11所示。階段之間的增益失配在頻率FS/2-Fin下將導致突波，其中FS及Fin分別為ADC取樣及輸入頻率。假定運算放大器增益相同(由於共享運算放大器)，則增益失配主要由反饋電容器中之電容器失配導致。
在並聯連接之若干ADC的情況下，當使一或多個ADC離線以供校準時，亦可發生失真(參見PCT公開案WO2011/051763)。為避免使一或多個ADC離線以供校準時產生之失真效應，各ADC之增益應相同。
因此，提出之校準方案量測且校準加性、偏移及乘性誤差。
為了校準加性、偏移及乘性誤差，盡可能接近正常操作之方式來實施此等效應之量測。對於誤差之量測而言，參考電壓用作階段輸入之激發及例如僅對四個電容器中之一個進行取樣。接著，階段增益為1，且階段輸出跨越至其最大電壓VFS=VRef。歸因於跨越至滿刻度值時之運算放大器增益壓縮，運算放大器開迴路增益將為最低，且對正常操作中之大部分樣本而言量測之係數將為不準確的。
若電容器C1至C3及CFB中之各者如圖10所示分為2部分，則可能對一半電容器上參考電壓進行取樣。接著，自輸入至輸出之階段增益為1/2，且階段輸出跨越至最 大值之一半。為量測一個電容器，執行兩次量測(對每一半電容器執行一次量測，例如首先對C1a且接著對C1b)且可對量測值進行數位求和。在方程式(1)中實施此，且同時將B1至B3設定為0，則得到方程式(9)。此處，對於各樣本而言，自輸入至輸出之增益為1/2，且階段輸出跨越VRef/2，其為非常便於量測階段誤差之電壓。
在方程式(9)中，Cxa及Cxb各為Cx之一半，其中下標x為1、2、3或FB中之一者。另外，及分別為自第一及第二樣本之量化-及白雜訊。當將(3)中之定義插入(9)中時，可得到以下方程式：
現在，可量測(10)至(13)之值作為若干樣本N的平均值，以便濾出量化-及白雜訊。吾等接著得到以下量測 值： 其中(x現為1、2、3或增益)為由用於量測中階段及後端ADC之組合式電氣-及量化雜訊組成的隨機變數。N為用於量測之取樣值之數目(此處，各樣本為一半Cx之2個樣本的總和)。期望值及方差由以下推導得到：
方程式(18)展示如下：在(14)中之首項將為期望值，而標準差為組合雜訊除以N之平方根，從而展示出量測隨著N之增大而變得愈加準確。可對方程式(15)至(17)執行類似推導。
假定N→∞且進一步求解方程組(4)及(14)至(17)，吾等得到電容器失配及階段閉迴路增益之以下估計 值：
將(14)至(17)插入(19)至(23)中，吾等得到：
自(24)中之推導，吾等可見當N→∞ δ1 est→δ1時，電容器失配估計值為正確的。此對於估計值δ2 est、δ3 est及δFB est而言將係相同的。對於GE est，吾等得到：
方程式(25)展示N→∞ GE est→GE且因此估計值為 正確的。(24)及(25)二者中設定了N的要求。N應足夠大以使得雜訊不影響估計值。N的要求由失真規格及由ADC產生之雜訊位準設定。為設定N的要求，可使用高位準模擬建模電氣雜訊及量化雜訊。
現在估計出了不同參數，且後端ADC之輸出經調整以使得加性及乘性階段誤差在與該階段自身之位元求和之前校準。
改寫方程式(5)：
吾等進一步假定地板符號為加性量化雜訊且吾等亦加上電氣雜訊：
為調整(27)中之誤差，首先使用由28得到之增益係數KStg來校正該方程式之乘性誤差。應注意，「乘性誤差」一詞具有稍微不同於之前定義之意義：此處，整個方程式在校正加性誤差之前校正乘性誤差。將(27)乘以KStg得到(29)。
當後端輸出經調整以用於乘性誤差時，有可能僅藉由加上估計之失配參數來調整加性誤差(電容器失配)，如(30)中所示。若吾等假定所有參數係經準確地估計，則校準輸出將為校準階段之殘餘加上一些電氣雜訊及量化雜訊。
偏移電壓量測、失配-及增益誤差之實際實施方案可藉由交替+VRef與-VRef之間之階段的輸入激發而完成。現在，階段之輸出將在+VRef/2與-VRef/2之間交替。增益-及失配係數之量測可藉由對數位輸出之絕對值求和來完成，而偏移可藉由對所有值直接求和而得出。mCx之推導，其中x為1、2或3(參見方程式(14)至(16))在方程式(31)中完成，且mGain之推導在(32)(其等於方程式(17))中展示。方程式(33)展示在量測電容器失配之情況下偏移量測的推導，且類似推導可在自增益量測進行偏移量測之情況下展示。在偏移量測及校準之此實施方案中，偏移校準項無需在所有係數之量測完成之前更新。
現在可量測、儲存且校正STGi之誤差。量測先前階段STGi-1時STGi現將包括於後端ADC中。該程序將繼續直至校準完所有階段為止。接著ADC準備好放至線上。
圖12展示STGi之校準。當量測出係數時，將所有係數設定為其標稱值。
此外，將階段取樣器與階段信號輸入斷開，且對各N個樣執行本mC1、mC2、mC3、mGain及mOs之量測。此外，接著計算係數K STGi 、及m Osi 且儲存於暫存器中以用於STGi。在正常操作模式下，DBeOutCal,i將為來自BE-ADC之數位信號且經調整以用於STGi加性、乘性及偏移 誤差。
當校準完STGi時，STGi係包括於量測STGi-1之BE-ADC中，如圖13示出。現在，在此階段執行相同程序。
此程序向管線鏈上方執行直至校準完STGi。接著，校準ADC完成，且其可用於對ADC輸入信號進行取樣。
圖14為綜述根據一或多個實施例之校準程序之流程圖。在步驟10，設定變數「i」來指定待校準之選定之最後階段。在步驟12，將選定之最後階段之輸入與緊接在之前的管線階段斷開。在步驟14，將所有校準變數設定為其標稱值。在步驟16，量測管線階段之階段增益誤差、階段電容失配誤差及階段偏移誤差之值。在步驟18，基於該等量測值而計算管線階段之校準係數。在暫存器中(或其他記憶體元件中)更新校準係數以用於正常操作模式中。在步驟20，將管線階段之輸入連接至該緊接在之前的管線階段。在步驟22，將變數「i」減少1。在步驟24，若「i」為0，則校準已完成且管線ADC在步驟26中處於正常操作模式中。若「i」不為0，則校準過程在步驟12中繼續。在步驟28，若接收到校準命令，則管線ADC重複在步驟10開始之校準過程。否則，繼續正常操作模式。
縱然已如此描述若干說明性實施例，應瞭解的是，熟習此項技術者將易於想到各種替代、修改及改良。此類替代、修改及改良意欲形成本揭示案之一部分，且意欲涵蓋於本揭示案之精神及範疇內。當本文呈現之一些實例包括功能或結構元件之特定組合時，應瞭解的是，彼等 功能及元件可根據本揭示案之其他方式組合來達成相同或不同目的。特定而言，與一個實施例有關之所討論的行為、元件及特徵並不意欲將其他實施例中之相似或其他作用排除在外。
另外，本文所描述之元件及部件可進一步分為額外部件或接合於一起形成用以執行相同功能之更少部件。
因此，以上描述及隨附圖式僅以實例說明，且不欲構成限制。

Claims (60)

  1. 一種用以校準管線類比至數位轉換器之方法，該管線類比至數位轉換器包含一或多個串聯連接之類比至數位管線階段及一後端類比至數位轉換器，該管線類比至數位轉換器進一步包括數位電路，該數位電路用以接收該一或多個管線階段中之各者及該後端轉換器之數位輸出，用以使用校準係數調整該等輸出以校正加性、乘性及偏移誤差，及用以組合該等輸出，該方法包含以下步驟：(a)對一選定管線階段而言：(i)將該管線階段之輸入與一緊接在之前的管線階段斷開，或若該管線階段為該管線類比至數位轉換器之第一管線階段，則將該管線階段之輸入與該管線類比至數位轉換器之一輸入斷開；(ii)量測該管線階段之階段增益誤差、階段電容失配誤差及階段偏移誤差之值；(iii)基於該等量測之值而計算該管線階段之校準係數，且更新該等校準係數以用於在該管線階段之一正常操作模式中校正加性、乘性及偏移誤差；及(iv)將該管線階段之該等輸入連接至該緊接在之前的管線階段，或若該管線階段為該第一管線階段，則將該管線階段之輸入連接至該管線類比至數位轉換器之一輸入，以使得該管線階段可在一正常操作模式中操作；以及 (b)若該選定管線階段不為該第一管線階段，則對緊接在最後校準之該管線階段之前的各管線階段獨立地重複步驟(i)至(iv)，直至在該選定管線階段之前的所有管線階段已依次得以校準為止，以使得該管線類比至數位轉換器可用於一正常操作模式中。
  2. 如申請專利範圍第1項之方法，其中各管線階段包括一陣列的電容器單元，各電容器單元包含至少兩個並聯連接之電容器，且其中步驟(a)(ii)包含單獨量測一電容器單元中之各電容器之誤差、及對該等量測之誤差值進行數位求和。
  3. 如申請專利範圍第2項之方法，其中各電容器單元包含兩個電容器。
  4. 如申請專利範圍第1項之方法，其中步驟(a)(ii)包含收集該等階段增益誤差、階段電容失配誤差及階段偏移誤差之多個樣本，且獲取各類型誤差之一平均值。
  5. 如申請專利範圍第1項之方法，其中步驟(a)(ii)包含同時量測階段增益誤差、階段電容失配誤差及階段偏移誤差之值。
  6. 如申請專利範圍第1項之方法，其進一步包含在量測該管線階段之階段增益誤差、階段電容失配誤差及階段偏移誤差之值之前，將該管線階段之該等校準係數設定於標稱值。
  7. 如申請專利範圍第1項之方法，其中各管線階段將一類比輸入信號取樣至一個單端或差分取樣網路中。
  8. 如申請專利範圍第1項之方法，其中各管線階段將一類比輸入信號取樣至兩個單端或差分取樣網路中。
  9. 如申請專利範圍第1項之方法，其中該管線類比至數位轉換器為多個並聯管線類比至數位轉換器中之一個，且其中該方法進一步包含使該管線類比至數位轉換器離線以供校準。
  10. 如申請專利範圍第1項之方法，其中該管線類比至數位轉換器包含具有共享一運算放大器之相對應管線階段對之兩個並聯時間交插式類比至數位轉換器。
  11. 如申請專利範圍第10項之方法，其中該管線類比至數位轉換器為形成一取樣時間交插的相同輸入信號之時間交插式類比至數位轉換器的兩個或更多個類比至數位轉換器中之一個。
  12. 如申請專利範圍第1項之方法，其中該管線類比至數位轉換器為形成一取樣時間交插的相同輸入信號之時間交插式類比至數位轉換器的兩個或更多個類比至數位轉換器中之一個。
  13. 如申請專利範圍第1項之方法，其中步驟(a)(ii)包含在計算該管線階段之校準係數之前，在正常操作模式中於該管線階段之使用之間多次量測該管線階段之階段增益誤差、階段電容失配誤差及階段偏移誤差之值。
  14. 如申請專利範圍第1項之方法，其中在該管線類比至數位轉換器之該正常操作模式中，該後端轉換器及各管線階段之輸出係由該等係數予以調整以校正加性、乘性及 偏移誤差。
  15. 如申請專利範圍第1項之方法，其中當該選定管線階段非為一最終管線階段時，該後端類比至數位轉換器包含至少一後續管線階段。
  16. 一種管線類比至數位轉換器，其包含：一或多個串聯連接之類比至數位管線階段；一後端類比至數位轉換器，其串聯連接至該一或多個管線階段中之最後一個；數位電路，其用以接收該一或多個管線階段中之各者及該後端轉換器之數位輸出，使用校準係數調整該等輸出以校正加性、乘性及偏移誤差，及組合該等輸出；多個記憶體元件，用以儲存該等管線階段中之各者之該等校準係數；以及一校準量測單元，其用以藉由以下步驟而校準該管線類比至數位轉換器：量測與一緊接在之前的管線階段斷開或與該管線類比至數位轉換器之一輸入斷開之一選定管線階段的階段增益誤差、階段電容失配誤差及階段偏移誤差之值；基於該等量測之值而計算該管線階段之該等校準係數，且更新該等記憶體元件中之該等校準係數以用於在該管線階段之一正常操作模式中校正加性、乘性及偏移誤差；且若該選定管線階段不為第一管線階段，則對緊接在最後校準之該管線階段之前的各管線階段獨立地重複該等校準步驟，直至在該選定管線階段之前的所有管線階段已依次得以校準為止，以使得該 管線類比至數位轉換器可用於一正常操作模式中。
  17. 如申請專利範圍第16項之管線類比至數位轉換器，其中該一或多個管線階段中之各者包括一陣列的電容器單元，各電容器單元包含至少兩個並聯連接之電容器，且其中該校準量測單元單獨量測一電容器單元中之各電容器之誤差且對該等量測的誤差值進行數位求和。
  18. 如申請專利範圍第17項之管線類比至數位轉換器，其中各電容器單元包含兩個電容器。
  19. 如申請專利範圍第16項之管線類比至數位轉換器，其中該校準量測單元收集該等階段增益誤差、階段電容失配誤差及階段偏移誤差之多個樣本，且獲取各類型誤差之一平均值。
  20. 如申請專利範圍第16項之管線類比至數位轉換器，其中該校準量測單元同時量測階段增益誤差、階段電容失配誤差及階段偏移誤差之值。
  21. 如申請專利範圍第16項之管線類比至數位轉換器，其中各類比至數位管線階段將一類比輸入信號取樣至一個單端或差分取樣網路中。
  22. 如申請專利範圍第16項之管線類比至數位轉換器，其中各類比至數位管線階段將一類比輸入信號取樣至兩個單端或差分取樣網路中。
  23. 如申請專利範圍第16項之管線類比至數位轉換器，其中該管線類比至數位轉換器為多個並聯管線類比至數位轉換器中之一個，且其中該類比至數位轉換器獲安排成 離線以供校準。
  24. 如申請專利範圍第16項之管線類比至數位轉換器，其中該數位電路包含一或多個數位延遲及求和元件。
  25. 如申請專利範圍第16項之管線類比至數位轉換器，其中該管線類比至數位轉換器包含具有共享一運算放大器之相對應管線階段對之兩個並聯時間交插式類比至數位轉換器。
  26. 如申請專利範圍第25項之管線類比至數位轉換器，其中該管線類比至數位轉換器為形成一取樣時間交插的相同輸入信號之時間交插式類比至數位轉換器的兩個或更多個類比至數位轉換器中之一個。
  27. 如申請專利範圍第16項之管線類比至數位轉換器，其中該管線類比至數位轉換器為形成一取樣時間交插的相同輸入信號之時間交插式類比至數位轉換器的兩個或更多個類比至數位轉換器中之一個。
  28. 如申請專利範圍第16項之管線類比至數位轉換器，其中在計算該管線階段之校準係數之前，在正常操作模式中於該管線階段之使用之間多次量測該管線階段之階段增益誤差、階段電容失配誤差及階段偏移誤差之值。
  29. 如申請專利範圍第16項之管線類比至數位轉換器，其中在該管線類比至數位轉換器之該正常操作模式中，該後端轉換器及各管線階段之輸出係由該等係數予以調整以校正加性、乘性及偏移誤差。
  30. 如申請專利範圍第16項之管線類比至數位轉換器，其中 當該選定管線階段非為最終管線階段時，該後端類比至數位轉換器包含至少一後續管線階段。
  31. 一種用以校準管線類比至數位轉換器之方法，該管線類比至數位轉換器包含一或多個串聯連接之類比至數位管線階段及一後端類比至數位轉換器，該管線類比至數位轉換器進一步包括數位電路，該數位電路用以接收該一或多個管線階段中之各者及該後端轉換器之數位輸出，用以使用校準係數調整該等輸出以校正加性、乘性及偏移誤差，及用以組合該等輸出，該方法包含以下步驟：(a)將該一或多個串聯連接之類比至數位管線階段中之一選定管線階段的一輸入，與一緊接在之前的管線階段或與該管線類比至數位轉換器之一輸入斷開；(b)量測該選定管線階段之階段增益誤差、階段電容失配誤差及階段偏移誤差之值；(c)基於該等量測之值而計算該選定管線階段之校準係數，且更新該等校準係數以用於在該管線階段之一正常操作模式中校正加性、乘性及偏移誤差；以及(d)將該選定管線階段之該輸入連接至該緊接在之前的管線階段或至該管線類比至數位轉換器之該輸入，以使得該管線階段可在一正常操作模式中操作。
  32. 如申請專利範圍第31項之方法，其中該選定管線階段為該一或多個串聯連接之類比至數位管線階段中之第一管線階段，且步驟(a)及(c)分別包含將該第一管線階段 與該管線類比至數位轉換器之該輸入斷開及連接。
  33. 如申請專利範圍第31項之方法，其中各管線階段包括一陣列的電容器單元，各電容器單元包含至少兩個並聯連接之電容器，且其中步驟(b)包含單獨量測一電容器單元中之各電容器之誤差且對該等量測的誤差值進行數位求和。
  34. 如申請專利範圍第33項之方法，其中各電容器單元包含兩個電容器。
  35. 如申請專利範圍第31項之方法，其中步驟(b)包含收集該等階段增益誤差、階段電容失配誤差及階段偏移誤差之多個樣本，且獲取各類型誤差之一平均值。
  36. 如申請專利範圍第31項之方法，其中步驟(b)包含同時量測階段增益誤差、階段電容失配誤差及階段偏移誤差之值。
  37. 如申請專利範圍第31項之方法，其進一步包含在量測該第一管線階段之階段增益誤差、階段電容失配誤差及階段偏移誤差之值之前，將該第一管線階段之該等校準係數設定於標稱值。
  38. 如申請專利範圍第31項之方法，其中各管線階段將一類比輸入信號取樣至一個單端或差分取樣網路中。
  39. 如申請專利範圍第31項之方法，其中各管線階段將一類比輸入信號取樣至兩個單端或差分取樣網路中。
  40. 如申請專利範圍第31項之方法，其中該管線類比至數位轉換器為多個並聯管線類比至數位轉換器中之一個，且 其中該方法進一步包含使該管線類比至數位轉換器離線以供校準。
  41. 如申請專利範圍第31項之方法，其中該管線類比至數位轉換器包含具有共享一運算放大器之相對應管線階段對之兩個並聯時間交插式類比至數位轉換器。
  42. 如申請專利範圍第41項之方法，其中該管線類比至數位轉換器為形成一取樣時間交插的相同輸入信號之時間交插式類比至數位轉換器的兩個或更多個類比至數位轉換器中之一個。
  43. 如申請專利範圍第31項之方法，其中該管線類比至數位轉換器為形成一取樣時間交插的相同輸入信號之時間交插式類比至數位轉換器的兩個或更多個類比至數位轉換器中之一個。
  44. 如申請專利範圍第31項之方法，其中步驟(a)(ii)包含在計算該管線階段之校準係數之前，在正常操作模式中於該管線階段之使用之間多次量測該管線階段之階段增益誤差、階段電容失配誤差及階段偏移誤差之值。
  45. 如申請專利範圍第31項之方法，其中在該管線類比至數位轉換器之該正常操作模式中，該後端轉換器及各管線階段之輸出係由該等係數予以調整以校正加性、乘性及偏移誤差。
  46. 一種管線類比至數位轉換器，其包含：一或多個串聯連接之類比至數位管線階段；一後端類比至數位轉換器，其串聯連接至該一或多 個管線階段中之最後一個；數位電路，其用以接收該一或多個管線階段中之各者及該後端轉換器之數位輸出，使用校準係數調整該等輸出以校正加性、乘性及偏移誤差，及組合該等輸出；多個記憶體元件，用以儲存該等管線階段中之各者之該等校準係數；以及一校準量測單元，其用以藉由以下步驟而校準該管線類比至數位轉換器：量測與一緊接在之前的管線階段斷開或與該管線類比至數位轉換器之一輸入斷開之一選定管線階段的階段增益誤差、階段電容失配誤差及階段偏移誤差之值；及基於該等量測之值而計算該管線階段之該等校準係數，且更新該等記憶體元件中之該等校準係數以用於在該管線階段之一正常操作模式中校正加性、乘性及偏移誤差。
  47. 如申請專利範圍第46項之管線類比至數位轉換器，其中該選定管線階段為該一或多個串聯連接之類比至數位管線階段中之第一管線階段，且其中在校準期間該第一管線階段與該管線類比至數位轉換器之該輸入斷開。
  48. 如申請專利範圍第46項之管線類比至數位轉換器，其中該一或多個管線階段中之各者包括一陣列的電容器單元，各電容器單元包含至少兩個並聯連接之電容器，且其中該校準量測單元單獨量測一電容器單元中之各電容器之誤差且對該等量測的誤差值進行數位求和。
  49. 如申請專利範圍第48項之管線類比至數位轉換器，其中 各電容器單元包含兩個電容器。
  50. 如申請專利範圍第46項之管線類比至數位轉換器，其中該校準量測單元收集該等階段增益誤差、階段電容失配誤差及階段偏移誤差之多個樣本，且獲取各類型誤差之一平均值。
  51. 如申請專利範圍第46項之管線類比至數位轉換器，其中該校準量測單元同時量測階段增益誤差、階段電容失配誤差及階段偏移誤差之值。
  52. 如申請專利範圍第46項之管線類比至數位轉換器，其中各類比至數位管線階段將一類比輸入信號取樣至一個單端或差分取樣網路中。
  53. 如申請專利範圍第46項之管線類比至數位轉換器，其中各類比至數位管線階段將一類比輸入信號取樣至兩個單端或差分取樣網路中。
  54. 如申請專利範圍第46項之管線類比至數位轉換器，其中該管線類比至數位轉換器為多個並聯管線類比至數位轉換器中之一個，且其中該類比至數位轉換器獲安排成離線以供校準。
  55. 如申請專利範圍第46項之管線類比至數位轉換器，其中該數位電路包含一或多個數位延遲及求和元件。
  56. 如申請專利範圍第46項之管線類比至數位轉換器，其中該管線類比至數位轉換器包含具有共享一運算放大器之相對應管線階段對之兩個並聯時間交插式類比至數位轉換器。
  57. 如申請專利範圍第56項之管線類比至數位轉換器，其中該管線類比至數位轉換器為形成一取樣時間交插的相同輸入信號之時間交插式類比至數位轉換器之兩個或更多個類比至數位轉換器中之一個。
  58. 如申請專利範圍第46項之管線類比至數位轉換器，其中該管線類比至數位轉換器為形成一取樣時間交插的相同輸入信號之時間交插式類比至數位轉換器之兩個或更多個類比至數位轉換器中之一個。
  59. 如申請專利範圍第46項之管線類比至數位轉換器，其中在計算該管線階段之校準係數之前，在正常操作模式中於該管線階段之使用之間多次量測該管線階段之階段增益誤差、階段電容失配誤差及階段偏移誤差之值。
  60. 如申請專利範圍第46項之管線類比至數位轉換器，其中在該管線類比至數位轉換器之該正常操作模式中，該後端轉換器及各管線階段之輸出係由該等係數予以調整以校正加性、乘性及偏移誤差。
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