TWI514383B - 半導體記憶體設備 - Google Patents

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Description

半導體記憶體設備
本發明關於半導體記憶體設備，特別關於一種用於產生一程式化電流脈衝之技術。
相變隨機存取記憶體(PCRAM,“Phase change random access memory”)為一種非揮發性記憶體設備，其經由一程式化電流脈衝程式化一記憶胞。
PCRAM具有非揮發性記憶體的特性，並可達到隨機存取。同時，PCRAM可在低成本下達到高度整合。PCRAM藉由使用一相變材料儲存資料。具體而言，PCRAM藉由根據溫度條件，利用相變材料的相位變化(也就是說，阻抗值的變化取決於相位變化)儲存資料。
一相變材料可根據溫度條件改變為非結晶狀態或結晶狀態。一種代表性的相變材料為硫族化合物合金。一種代表性的硫族化合物合金為Ge2 Sb2 Te5 ，其由鍺(Ge)、銻(Sb)及碲(Te)所構成。因此，相變材料通常稱之為「GST」。
PCRAM使用當施加電流或電壓至相變材料(GST)時所產生的焦耳熱(Joule heating)，以造成相變材料(GST)在結晶狀態與非結晶狀態之間的可逆式相位變化。對於電路而言，結晶狀態稱之為「設定狀態」(Set state)。在設定狀態下，相變材料(GST)具有的電氣特性實質上等於具有小阻抗值之金屬的電氣特性。對於電路而言，非結晶狀態稱之為「重置狀態」(Reset state)。在重置狀態下，相變材料(GST)具有比設定狀態下更大的阻抗值。也就是說，PCRAM透過結晶狀態與非結晶狀態之間阻抗值的改變來儲存資料，並藉由感測流經該相變材料(GST)的電流或根據電流變化而定的電壓變化來判定所儲存資料的位準。概言之，該設定狀態定義為「0」的邏輯位準，而該重置狀態定義為「1」的邏輯位準。即使電源中斷，該相變材料(GST)的狀態可被持續地維持。
相變材料(GST)的非結晶狀態與結晶狀態亦可由一程式化電流脈衝改變。一設定程式化電流脈衝係為一種改變記憶胞的相變材料(GST)至設定狀態的程式化電流，而一重置程式化電流脈衝係為一種改變該記憶胞的相變材料(GST)至重置狀態的程式化電流。
相變材料(GST)在當GST被加熱到高於溶解溫度(Melting Temperature)的溫度一段預定時間然後被快速地冷卻時，該相變材料(GST)就會被改變為非結晶狀態。相變材料(GST)在當GST被加熱到高於一結晶溫度且低於該溶解溫度一段預先選擇的時間時，該相變材料(GST)就會被改變為結晶狀態。
因為阻抗值可根據該相變材料(GST)的非結晶體積或結晶體積而變化，一記憶胞可配置成多層形式。概言之，當該重置程式化電流脈衝的時間短於該設定程式化電流脈衝時即會流出一大電流，而當該設定程式化電流脈衝的時間長於該重置程式化電流脈衝時即會流出一小電流。
第1圖為習知PCRAM之記憶胞的示意圖。
請參照第1圖，一記憶胞包括一胞元二極體D1與一相變元件GST。
如上述所配置之PCRAM的基本操作將在以下說明。
首先，用於程式化資料至該相變元件GST的操作如下述般執行：當一字元線WL被啟動至一低位準時，例如一接地電壓，且一指定電壓開始經由一位元線BL施加時，由於一胞元二極體D1成為一順向偏壓狀態，胞元二極體D1即被開啟。在該位元線BL、該相變元件GST與該字元線WL之間形成一電流路徑。因此，對應於資料的一電流脈衝經由該位元線BL供應至該相變元件GST，其可改變該相變元件GST至該結晶狀態或該非結晶狀態。概言之，如果要被程式化的資料具有邏輯位準「1」，該相變元件GST藉由供應一重置程式化電流脈衝而被改變至一重置狀態。如果要被程式化的資料具有邏輯位準「0」，該相變元件GST藉由供應一設定程式化電流脈衝而被改變至一設定狀態。做為該非結晶狀態的該重置狀態會比做為該結晶狀態的設定狀態具有更大的阻抗值。
同時，用於偵測被程式化至該相變元件GST之資料的操作如下述般執行：當該字元線WL被啟動至該低位準時，例如該接地電壓，且該指定的電壓開始經由該位元線BL而施加時，因為該胞元二極體D1成為該順向偏壓狀態，該胞元二極體D1自當該胞元二極體D1的陽極與陰極之間的電壓差高於該臨界電壓時被開啟。在該位元線BL、該相變元件GST與該字元線WL之間形成電流路徑。因此，當一指定的電壓或一指定的電流經由該位元線BL被施加至該相變元件GST時，流經該相變元件GST的電流量或是在該相變元件GST中的電壓降大小會根據該相變元件GST之阻抗值而變化。因此，藉由利用此事實，儲存在該相變元件GST中的資料被區分出來。也就是說，該相變元件GST之狀態可被區分。
第2圖為習知PCRAM之資料寫入單元的組態圖。
請參照第2圖，一資料寫入單元包括一電流控制區段10、一電流驅動區段20與一選擇區段30。
電流控制區段10配置成當一寫入致能信號WDEN被啟動時，回應於一設定控制信號SETP與一重置控制信號RESETP而控制一控制節點N1的電壓位準。由該設定控制信號SETP控制的一N型金氧半導體(NMOS,“N-type metal-oxide-semiconductor”)電晶體MN1與由該重置控制信號RESETP控制的一NMOS電晶體MN2的電流驅動力被設計成彼此不同。該設定控制信號SETP與該重置控制信號RESETP以脈衝的形式輸入。
電流驅動區段20配置成驅動其大小對應於節點N1的電壓位準之一程式化電流脈衝I_PGM至一輸出終端N2。該程式化電流脈衝I_PGM可被分類成對應於該設定控制信號SETP之一設定程式化電流脈衝與對應於該重置控制信號RESETP之一重置程式化電流脈衝。
選擇區段30配置成輸出由電流驅動區段20所驅動的該程式化電流脈衝I_PGM至分別對應於複數選擇信號YSW<0:3>的位元線BL0到BL3。
第3圖為顯示由第2圖之資料寫入單元輸出的程式化電流脈衝之圖表。
請參照第3圖，可瞭解一重置程式化電流脈衝可被驅動一段短時間而達到高於GST的溶解溫度之溫度。另一方面，一設定程式化電流脈衝在相較於該重置程式化電流脈衝時可被驅動一段較長的時間，且該重置程式化脈衝可被驅動至低於GST之溶解溫度但高於GST之結晶溫度的溫度。就參考而言，在第3圖中，該重置程式化電流脈衝顯示為一非結晶化脈衝，而該設定程式化脈衝顯示為一結晶化脈衝。概言之，該重置程式化電流脈衝的大小愈大，則一相變記憶胞的阻抗值增加愈多。同時，該設定程式化電流脈衝的供應時間愈長，則該相變記憶胞維持其阻抗值的時間愈長。
同時，在一半導體記憶體設備中，提供一些相變記憶胞，而該等個別的相變記憶胞之程式化特性由於製程的變化而有所差異。也就是說，即使相同大小的程式化電流脈衝被施加相同的時間，該等相變記憶胞由於不同的程式化特性而程式化為具有不同的阻抗值。換言之，當具有不同程式化特性之複數相變記憶胞程式化時，阻抗值即缺乏一致性與穩定性。
在本發明一具體實施例中，一種半導體記憶體設備包括：一第一寫入控制碼產生單元，其配置成產生在複數個別周期中利用不同循環所更新的第一寫入控制碼，該第一寫入控制碼產生單元根據一第一碼值決定該等周期的數量，以及決定在該等周期當中一初始周期內的該等第一寫入控制碼之一更新循環來；以及一資料寫入單元，其配置成輸出其大小對應於該等第一寫入控制碼之一碼組合的一第一程式化電流脈衝。
在本發明另一具體實施例中，一種半導體記憶體設備包括：一周期控制信號產生單元，其配置成產生在一第一預設時間之後被啟動的一周期控制信號；一第一寫入控制碼產生單元，其配置成產生在複數個別周期中利用不同循環所更新的第一寫入控制碼，該第一寫入控制碼產生單元回應於在每一周期中該周期控制信號而啟動該等第一寫入控制碼之更新，並根據該等重複次數設定碼之一碼值與該等第一寫入控制碼之一更新循環決定該等周期的數量；一第二寫入控制碼產生單元，其配置成產生被啟動一段預定時間的一第二寫入控制碼；以及一資料寫入單元，其配置成輸出其大小對應於被更新的該等第一寫入控制碼之一碼組合的一第一程式化電流脈衝，或是輸出其大小對應於該第二寫入控制碼的一第二程式化電流脈衝。
在本發明另一具體實施例中，一種半導體記憶體設備包括：一資料寫入單元，其配置成輸出大小對應於被更新的寫入控制碼之一碼組合的一程式化電流脈衝，其中該程式化電流脈衝穩定地程式化由相變材料所構成的複數記憶胞。
以下將參照附屬圖面說明根據本發明一具體實施例之半導體記憶體設備。
就參考而言，因為在圖式與實施方式中用於標定設備、方塊等所使用的用語、標誌及符號視場合需要可用於詳細的單元，請注意在整個電路系統中相同的用語、標誌及符號可能並不標定相同的設備、方塊等。一般而言，一電路之邏輯信號與二元化資料值被區分為對應於電壓位準的高位準(H)及低位準(L)，並可表示成「1」及「0」。再者，一高阻抗狀態(一高Z狀態)可依所需來定義與描述。
第4圖為例示根據本發明一具體實施例之一半導體記憶體設備的組態圖。
為了清晰說明所建議的技術精神之緣故，根據本發明之本具體實施例的半導體記憶體設備僅包括一種簡化的組態。
請參照第4圖，一半導體記憶體設備包括一周期控制信號產生單元100、一第一寫入控制碼產生單元200、一第二寫入控制碼產生單元300、一資料寫入單元400與一記憶體單元500。
如上述所配置的該半導體記憶體設備之詳細組態與主要作業將在以下說明。
周期控制信號產生單元100配置成回應於一程式化致能信號DPGMP而產生一周期控制信號QSSETP，其在一第一預設時間之後被啟動。也就是說，該周期控制信號QSSETP在由該程式化致能信號DPGMP的一啟動時間的第一預設時間之後被啟動。
第一寫入控制碼產生單元200配置成產生第一寫入控制碼SETP<N:0>，其對於複數周期之每一者係利用一不同循環來更新。該等寫入控制碼SETP<N:0>可回應於一程式化驗證旗標信號PNVFLAG與該程式化致能信號DPGMP而更新。第一寫入控制碼產生單元200回應於在每一周期中的該周期控制信號QSSETP而啟動該等第一寫入控制碼SETP<N:0>之更新。第一寫入控制碼產生單元200根據重複次數設定碼PNVVAL<0:2>之碼值決定該等周期的數量。第一寫入控制碼產生單元200亦決定該等周期當中一初始周期的第一寫入控制碼SETP<N:0>的一更新循環，其中該更新循環根據初始設定碼PNVINT<0:2>之碼值而定。在本具體實施例中，該等第一寫入控制碼SETP<N:0>在當個別的周期進行時對於該等周期逐漸地增加。
第二寫入控制碼產生單元300配置成產生一第二寫入控制碼RESETP，其被啟動一段預定時間，其中該第二寫入控制碼RESETP回應於該程式化致能信號DPGMP而被啟動。
資料寫入單元400配置成輸出一程式化電流脈衝I_PGM，其大小對應於該更新的第一寫入控制碼SET<N:0>之碼組合，或其大小對應於該第二寫入控制碼RESETP。該程式化電流脈衝I_PGM可被分類成對應於該等第一寫入控制碼SETP<N:0>之一第一程式化電流脈衝，或是對應於該第二寫入控制碼RESETP之一第二程式化電流脈衝。自資料寫入單元400輸出的該程式化電流脈衝I_PGM被傳送至記憶體單元500，其將該脈衝I_PGM供應至由複數記憶胞中所選出的一對應記憶胞。在本具體實施例中，該等記憶胞係假設為相變記憶胞。
第5圖為第4圖所示之周期控制信號產生單元之示例性具體實施例的組態圖及例示該周期控制信號產生單元之內部作業的時序圖100_0。
請參照第5圖，周期控制信號產生單元100包括一輸入閂鎖區段110、一時脈產生區段120、一計數器區段130、一比較區段140與一重置脈衝產生區段150。
如上述所配置的周期控制信號產生單元100之主要操作業將在以下參照時序圖100_0做說明。
輸入閂鎖區段110配置成回應於該程式化致能信號DPGMP與一重置脈衝信號RSTP而輸出一計數致能信號EN與一重置信號RST。換言之，當該程式化致能信號DPGMP脈衝至一高位準時，該計數致能信號EN被啟動至一高位準，而當該重置脈衝信號RSTP脈衝至一高位準時，該重置信號RST被啟動至一高位準。
時脈產生區段120配置成回應於計數致能信號EN而產生一時脈信號CK。意即，該時脈信號CK在當該計數致能信號EN被啟動至該高位準時觸發。
計數器區段130配置成輸出計數碼Q<0:3>，其在該計數致能信號EN、該重置信號RST與該時脈信號CK的控制之下進行計數。也就是說，計數器區段130在當該計數致能信號EN被啟動至該高位準時於該時脈信號CK的控制之下執行一計數作業。如果該重置信號RST被啟動至該高位準時，由計數器區段130輸出的該等計數碼Q<0:3>被初始化。在該等計數碼Q<0:3>依此方式使用計數器區段130而產生的案例中，電路的尺寸可減少。
比較區段140配置成當該等計數碼Q<0:3>到達一預定值時啟動並輸出該周期控制信號QSSETP。比較區段140配置成將該等計數碼Q<0:3>與施加的設定時間控制碼IPSET<0:3>彼此比較，且在當該等計數碼Q<0:3>相同於該等設定時間控制碼IPSET<0:3>時啟動該周期控制信號QSSETP。也就是說，該周期控制信號QSSETP的啟動時間可藉由控制該等設定時間控制碼IPSET<0:3>來控制。
重置脈衝產生區段150配置成延遲該周期控制信號QSSETP一段預先選擇的時間，並輸出該重置脈衝信號RSTP。重置脈衝產生區段150可包括一延遲階段，且該延遲階段的一延遲值可被設定成滿足一指定的時間裕度。
以下將說明周期控制信號產生單元100之詳細組態。
第6圖為第5圖所示之周期控制信號產生單元之輸入閂鎖區段的組態圖及例示該輸入閂鎖區段之內部作業的時序圖110_0。
請參照第6圖，輸入閂鎖區段110包括一RS閂鎖，其由複數NAND閘極NAND1與NAND2所構成。請參照時序圖110_0，在輸入閂鎖區段110中，當該程式化致能信號DPGMP脈衝至該高位準時，該計數致能信號EN被啟動至該高位準，而當該重置脈衝信號RSTP脈衝至該高位準時，該重置信號RST被啟動至該高位準。
第7圖為第5圖所示之周期控制信號產生單元100之時脈產生區段120的組態圖。所附之時序圖120_0係例示時脈產生區段120之內部作業。
請參照第7圖，時脈產生區段120包括一環振盪器，其由一NAND閘極NAND1與複數反向器INV1到INV5構成。請參照時序圖120_0，時脈產生區段120輸出該時脈信號CK，其在當該計數致能信號EN被啟動至該高位準時觸發。
第8圖為第5圖所示之周期控制信號產生單元100之比較區段140的組態圖。
請參照第8圖，比較區段140包括複數比較階段141、142、143與144，及一信號組合階段145。該等比較階段141、142、143與144配置成比較該等計數碼Q<0:3>與該等設定時間控制碼IPSET<0:3>之該等個別位元的值，並輸出複數比較結果信號。信號組合階段145配置成組合該等比較結果信號，並輸出該周期控制信號QSSETP。由第8圖所示之具體實施例可看出，當該等計數碼Q<0:3>與該等設定時間控制碼IPSET<0:3>彼此相同時，比較區段140啟動並輸出該周期控制信號QSSETP。
第9圖為第5圖所示之周期控制信號產生單元100之重置脈衝產生區段150的組態圖。所附之時序圖150_0係例示重置脈衝產生區段150之內部作業。
請參照第9圖，重置脈衝產生區段150包括一第一延遲階段151及一第二延遲階段152，第一延遲階段151延遲該周期控制信號QSSETP，第二延遲階段152延遲自第一延遲階段151輸出的一信號，並輸出該重置脈衝信號RSTP。第一延遲階段151與第二延遲階段152之每一者皆由一電阻R與金氧半導體(MOS,“Metal-oxide-semiconductor”)電容器CP 與CN 所構成。一時間常數可用於決定各階段151、152之延遲值。
第10圖為第5圖所示之周期控制信號產生單元100的計數器區段130之組態圖。所附之時序圖131_0係例示計數器區段130之內部作業。第10圖代表性地顯示第5圖所示之複數1位元計數器131到134當中一最低顯著性的1位元計數器131。計數器區段130配置成執行一遞增計數作業。
請參照第10圖，1位元計數器131包括一信號輸入部131_1與一閂鎖部131_2。
信號輸入部131_1回應於該計數致能信號EN與該時脈信號CK而決定閂鎖部131_2的一輸入節點A之信號位準。
閂鎖部131_2在該時脈信號CKE的控制之下閂鎖由信號輸入部131_1輸出的一信號，並輸出該第一計數碼Q<0>與一進位信號EN1。該進位信號EN1做為第二1位元計數器132之一計數致能信號EN1。閂鎖部131_2的一內部節點回應於該重置信號RST與一設定信號SET而被初始化或改變至一特定位準。
第11圖為第4圖所示之第一寫入控制碼產生單元200之一示例性具體實施例的組態圖。
請參照第11圖，第一寫入控制碼產生單元200包括一輸入閂鎖區段210、一計數時脈產生區段220、一寫入控制碼計數器區段230、一重置脈衝產生區段240、一延遲區段250與一時脈產生控制區段260。
如上述所配置的第一寫入控制碼產生單元200之主要作業與詳細組態將在以下詳細說明。
一輸入閂鎖區段210配置成回應於該周期控制信號QSSETP與一重置脈衝信號QSRSTP而輸出一計數致能信號ENB與一時脈致能信號CKEN。
時脈產生控制區段260配置成回應於該程式化驗證旗標信號PNVFLAG與該重置脈衝信號QSRSTP而輸出在其碼值中被更新的循環設定碼PNVCNT<0:2>及一重複結束信號PNVMAXP。時脈產生控制區段260根據該等初始設定碼PNVINT<0:2>之碼值決定該等循環設定碼PNVCNT<0:2>之初始碼值。控制區段260根據該等重複次數設定碼PNVVAL<0:2>之碼值亦可決定該等循環設定碼PNVCNT<0:2>之更新次數。
另外，時脈產生控制區段260在該等循環設定碼PNVCNT<0:2>被更新對應於該等重複次數設定碼PNVVAL<0:2>之碼值的次數之後，啟動該重複結束信號PNVMAXP。在本具體實施例中，構成組態的方式係該等重複次數設定碼PNVVAL<0:2>的碼值在每次實施更新時即增加。就參考而言，該程式化驗證旗標信號PNVFLAG被定義成指明資料是否被正確地程式化至記憶胞的信號。
計數時脈產生區段220配置成回應於該時脈致能信號CKEN與該重複結束信號PNVMAXP而產生一計數時脈信號QSCK。計數時脈產生區段220根據該等循環設定碼PNVCNT<0:2>之碼值控制該計數時脈信號QSCK的一觸發循環。在本具體實施例中，構成組態之方式係該計數時脈信號QSCK的觸發循環在當該等循環設定碼PNVCNT<0:2>的碼值增加時即增加。
寫入控制碼計數器區段230配置成產生計數碼，其係在該程式化致能信號DPGMP、該計數致能信號ENB與該計數時脈信號QSCK的控制之下進行計數。計數器區段230亦可輸出該等第一寫入控制碼SETP<N:0>。因此，該等第一寫入控制碼SETP<N:0>之更新循環對應於該計數時脈信號QSCK之觸發循環進行控制。
重置脈衝產生區段240配置成當寫入控制碼計數器區段230的計數碼到達一預定值時，啟動該重置脈衝信號QSRSTP。就參考而言，在本具體實施例中，示意一延遲區段250。延遲區段250可被配置成延遲該重置脈衝信號QSRSTP一預定延遲值，並輸出一延遲的重置脈衝信號QSENDP。
以下將說明第一寫入控制碼產生單元200之詳細組態。
第12圖為第11圖所示之時脈產生控制區段260的一示例性具體實施例之組態圖。
請參照第12圖，時脈產生控制區段260包括一循環設定碼計數器階段261、一加總階段262、一比較階段263與一失效信號輸出階段264。
如上述所配置的時脈產生控制區段260之詳細組態與主要內部作業將在以下詳細說明。
循環設定碼計數器階段261配置成接收該等初始設定碼PNVINT<0:2>之碼值做為一初始計數碼值。循環設定碼計數器階段261亦可在該程式化驗證旗標信號PNVFLAG與該重置脈衝信號QSRSTP的控制之下執行一計數作業。
加總階段262配置成加總該等初始設定碼PNVINT<0:2>與該等重複次數設定碼PNVVAL<0:2>之碼值。加總階段262亦可輸出加總碼SUM<0:3>。
比較階段263配置成比較該等加總碼SUM<0:3>與自循環設定碼計數器階段261輸出的計數碼。比較階段263亦可根據比較結果，啟動該重複結束信號PNVMAXP。意即，當該等加總碼SUM<0:3>與該等計數碼彼此相同時，比較階段263啟動並輸出該重複結束信號PNVMAXP。
失效信號輸出階段264配置成輸出一失效信號FAIL，其回應於該程式化驗證旗標信號PNVFLAG與一程式化驗證信號PNVRDP而被選擇性地啟動。該程式化驗證旗標信號PNVFLAG係為指明資料是否被正確地程式化之信號。該程式化驗證旗標信號PNVFLAG維持一高位準直到該資料被正確地程式化至該等記憶胞，並在該資料被準確地程式化至該等記憶胞之後成為一低位準。因此，當程式化驗證信號PNVRDP(其係為指示要驗證程式化是否正確地執行至該等記憶胞的信號)被啟動時，如果該程式化驗證旗標信號PNVFLAG維持該高位準，考慮到該重複結束信號PNVMAXP，該失效信號FAIL被啟動至一高位準。失效信號輸出階段264可由一邏輯階段配置，其組合該程式化驗證旗標信號PNVFLAG與該程式化驗證信號PNVRDP之邏輯。另外，信號輸出階段264可由一正反器配置，該正反器接收該程式化驗證旗標信號PNVFLAG與該程式化驗證信號PNVRDP。
第13圖為第12圖所示之時脈產生控制區段260的循環設定碼計數器階段261之示例性具體實施例的組態圖。第13圖代表性地顯示組成第12圖之循環設定碼計數器階段261之複數預設1位元計數器當中一最低顯著性的預設1位元計數器。在本具體實施例中，每一預設1位元計數器配置成執行一遞增計數作業與一閂鎖作業。
請同時參照第13圖及第12圖，該最低顯著性的預設1位元計數器包括一信號輸入部261_1與一閂鎖部261_2。
信號輸入部261_1配置成回應於被輸入做為一計數輸入信號CNTIN之程式化驗證旗標信號PNVFLAG與輸入做為一內部時脈信號CK之重置脈衝信號QSRSTP而決定閂鎖部261_2之一輸入節點A的信號位準。
閂鎖部261_2配置成在該內部時脈信號CK的控制之下閂鎖自信號輸入部261_1輸出的信號，並輸出一計數碼Q與一進位信號C。該進位信號C做為一第二預設1位元計數器之計數輸入信號CNTIN。在閂鎖部261_2中，一內部節點回應於該內部時脈信號CK與該重置信號RST而被初始化與改變至一特定位準。同時，閂鎖部261_2在該內部時脈信號CD與該重置信號RST的控制之下儲存被輸入做為一輸入信號D的該等初始設定碼PNVINT<0:2>之最低顯著性的位元PNVINT<0>之數值。
第14圖為第12圖所示之時脈產生控制區段260的加總階段262之一示例性具體實施例的組態圖。第14圖代表性地顯示組成加總階段262之複數1位元全加總器當中一最低顯著性的1位元全加總器。
請參照第14圖，組成加總階段262的最低顯著性的1位元全加總器配置成執行加總該等初始設定碼PNVINT<0:2>之最低顯著性的位元PNVINT<0>與該等重複次數設定碼PNVVAL<0:2>之最低顯著性的位元PNVVAL<0>的運算，因此該最低顯著性的1位元全加總器可輸出一加總信號SUM與一進位信號CARRY OUT。
第15圖為第12圖所示之時脈產生控制區段260的比較階段263之一示例性具體實施例的組態圖。
請同時參照第15圖及第12圖，比較階段263包含複數比較器263_1、263_2與263_3，其比較自循環設定碼計數器階段261輸出的計數碼之個別位元信號與該等加總碼SUM<0:3>之個別位元信號。比較階段263另包含一信號組合器263_4，其組合自該等比較器263_1、263_2與263_3輸出的比較結果信號，並輸出該重複結束信號PNVMAXP。
以下將說明計數時脈產生區段220之詳細組態。
第16圖為例示第11圖所示之計數時脈產生區段220的一示例性具體實施例之組態圖。
請參照第16圖，計數時脈產生區段220包括一來源時脈產生階段221、一內部計數器階段222、一輸出時脈產生階段223與一1位元加總器224。
如上述所配置的計數時脈產生區段220之詳細組態與主要內部作業將在以下詳細說明。
來源時脈產生階段221配置成輸出一來源時脈信號CK，其回應於該時脈致能信號CKEN而以一預定循環觸發。來源時脈產生階段221可由一環振盪器或某種其它類似設備所配置。
內部計數器階段222配置成在該重複結束信號PNVMAXP、該來源時脈信號CK與一內部重置信號IRST的控制之下執行一計數作業。該內部計數器階段亦可輸出內部計數碼Q<0:2>。
輸出時脈產生階段223配置成在該來源時脈信號CK的控制之下，組合該等內部計數碼Q<0:2>與該等循環設定碼PNVCNT<0:2>。時脈產生階段223亦可輸出該計數時脈信號QSCK與該內部重置信號IRST。
第17圖為第16圖所示之計數時脈產生區段220的輸出時脈產生階段223之一示例性具體實施例的組態圖。
請同時參照第17圖及第16圖，輸出時脈產生階段223包括複數比較部223_1、223_2與223_3、一信號組合部223_4、及一信號輸出部223_5。
該等比較部223_1、223_2與223_3配置成比較該等內部計數碼Q<0:2>與該等循環設定碼PNVCNT<0:2>之個別位元值，其中計數碼Q<0:2>與循環設定碼PNVCNT<0:2>表示成A<0:2>與B<0:2>。該等比較部223_1、223_2及223_3亦可輸出複數比較結果信號。信號組合部223_4配置成組合自該等比較部223_1、223_2與223_3輸出的該等比較結果信號，並輸出一組合信號QSCMP。信號輸出部223_5配置成在該內部時脈信號CK與該組合信號QSCMP的控制之下，輸出該計數時脈信號QSCK與該內部重置信號IRST。
就參考而言，在本具體實施例中，輸出時脈產生部223配置成加總該等循環設定碼PNVCNT<0:2>與一預定碼值，並組合所得到的碼與該等內部計數碼Q<0:2>。也就是說，輸出時脈產生部223配置成比較結果信號PNVD<0:2>與該等內部計數碼Q<0:2>，該結果信號PNVD<0:2>係藉由經由1位元加總器224加入「1」至該等循環設定碼PNVCNT<0:2>之碼值而得到。在本具體實施例中，該等循環設定碼PNVCNT<0:2>的碼值增加愈多，該計數時脈信號QSCK的觸發循環逐漸加長地愈多。就參考而言，1位元加總器224為一種根據設計而可選擇性地提供的元件。
第18圖為第11圖所示之第一寫入控制碼產生單元200之輸入閂鎖區段210的組態圖及例示該輸入閂鎖區段之內部作業的時序圖210_0。
請參照第18圖，輸入閂鎖區段210包括一RS閂鎖，其由複數NAND閘極NAND1與NAND2所組成。請參照時序圖210_0，輸入閂鎖區段210回應於該周期控制信號QSSETP與該重置脈衝信號QSRSTP而輸出該計數致能信號ENB與該時脈致能信號CKEN。換言之，如果該周期控制信號QSSETP脈衝至一高位準，該計數致能信號ENB被啟動至一低位準，而該時脈致能信號CKEN被啟動至一高位準。
第19圖為第11圖所示之第一寫入控制碼產生單元200之重置脈衝產生區段240的組態圖及例示該重置脈衝產生區段之內部作業的時序圖240_0。重置脈衝產生區段240配置成當該等計數碼達到一預定值時產生該重置脈衝信號QSRSTP。
請同時參照第19圖及第11圖，用於偵測之1位元計數器237接收自一最顯著的1位元計數器236輸出的一信號ENB6，當由1位元計數器237所輸出的一信號QSEND被啟動至一高位準時，重置脈衝產生區段240使用該信號QSEND產生脈衝至一高位準的該重置脈衝信號QSRSTP。也就是說，重置脈衝產生區段240藉由一信號A與該信號QSEND之反轉信號的NAND而產生脈衝至該高位準之信號，該信號A係透過一延遲階段延遲自用於偵測之1位元計數器237輸出的信號QSEND而產生。
第20圖為第11圖所示之第一寫入控制碼產生單元之寫入控制碼計數器區段的組態圖及例示該計數器區段之內部作業的時序圖231_0。
請同時參照第20圖及第11圖，寫入控制碼計數器區段230產生該等計數碼，其在該程式化致能信號DPGMP、該計數致能信號ENB與該計數時脈信號QSCK的控制之下進行計數，並輸出該等計數碼做為該等第一寫入控制碼SETP<N:0>。換言之，當該計數致能信號ENB被啟動至該低位準時，寫入控制碼計數器區段230在該計數時脈信號QSCK的控制之下執行一計數作業。因此，由於一遞減計數速度根據該計數時脈信號QSCK的觸發循環來控制，所以該等第一寫入控制碼SETP<N:0>之更新循環亦根據該計數時脈信號QSCK的觸發循環來控制。
第20圖代表性地顯示組成寫入控制碼計數器區段230的複數1位元計數器231到237當中一最低顯著性的1位元計數器231。
請參照第20圖，1位元計數器231包括一信號輸入部231_1與一閂鎖部231_2。
信號輸入部231_1回應於該計數致能信號ENB與該第一計數碼SETP<0>而判定閂鎖部231_2的一輸入節點A之信號位準。
閂鎖部231_2在該計數時脈信號QSCK的控制之下閂鎖由信號輸入部231_1輸出的一信號，並輸出該第一計數碼SETP<0>與一借位信號(borrow signal)ENB1。該借位信號ENB1做為第二1位元計數器232之一計數致能信號ENB。閂鎖部231_2的一內部節點回應於該重置信號RST與一設定信號SET而被初始化或改變至一特定位準。
第21圖為第4圖所示之資料寫入單元之一示例性具體實施例的組態圖。
請參照第21圖，資料寫入單元400包括一電流控制區段410、一電流驅動區段420與一選擇區段430。
電流控制區段410配置成當一寫入致能信號WDEN被啟動時，根據該等第一寫入控制碼SETP<N:0>的一碼組合與該第二寫入控制碼RESETP控制一控制節點N1的電壓位準。此時，由該等第一寫入控制碼SETP<N:0>所控制的複數NMOS電晶體MN1到MN6，其藉由該等第一寫入控制碼SETP<N:0>的碼組合被選擇性地開啟，並控制該控制節點N1的電壓位準。同時，由該第二寫入控制碼RESETP所控制的一NMOS電晶體MN7，其在當該第二寫入控制碼RESETP被啟動時被開啟，並控制該控制節點N1的電壓位準。該等第一寫入控制碼SETP<N:0>為被循環更新的信號，而該第二寫入控制碼RESETP為以脈衝型式輸入的信號。
電流驅動區段420配置成驅動其大小對應於該控制節點N1的電壓位準之一程式化電流脈衝I_PGM至一輸出終端N2。該程式化電流脈衝I_PGM可被分類成對應於該等第一寫入控制碼SETP<N:0>之一第一程式化電流脈衝及對應於該第二寫入控制碼RESETP之一第二程式化電流脈衝。
選擇區段430配置成輸出由電流驅動區段420所驅動的程式化電流脈衝I_PGM至分別對應於複數選擇信號YSW<0:3>的位元線BL0到BL3。
第22圖為顯示由第21圖所示之資料寫入單元輸出的程式化電流脈衝的圖表。
請參照第22圖，該第二程式化電流脈衝被驅動至高於GST的溶解溫度(Melting Temperature)一段短時間，且該第一程式化電流脈衝被驅動至接近但低於GST的溶解溫度一段初始第一脈衝周期t1。然後在每一案例中的溫度在一第二脈衝周期t2內逐漸地降低。
該第一程式化電流脈衝的第二脈衝周期t2隨著該等第一寫入控制碼SETP<N:0>之更新循環變長而加長。如上所述，一設定程式化脈衝被施加至一相變記憶胞愈久，則該記憶胞即保持其阻抗值愈久。因此，因為該第二脈衝周期t2被加長，該相變記憶胞之結晶阻抗值對應於成為較長的時間而降低。就參考而言，在圖表中，該第二程式化電流脈衝顯示為一非結晶化脈衝，且該第一程式化電流脈衝顯示為一結晶化脈衝。
第23圖為例示根據本發明之具體實施例的半導體記憶體設備之內部作業的第一時序圖。
以下參照第23圖之第一時序圖說明根據本發明一具體實施例之半導體記憶體設備的主要內部作業。該第一時序圖顯示當該等初始設定碼PNVINT<0:2>被設定為「0x0h」，且該等重複次數設定碼PNVVAL<0:2>被設定為「0x5h」時的內部作業。也就是說，可進行最多5個程式化周期。在每次進行周期時，驗證資料是否被正確地程式化至記憶胞，以及根據一驗證結果決定是否要結束一程式化作業或是進行到下一程式化周期。
在本具體實施例中，該等第一寫入控制碼SETP<N:0>對於該等個別的5個周期利用不同循環進行更新。換言之，該等第一寫入控制碼SETP<N:0>之更新循環對應於該計數時脈信號QSCK之觸發循環進行控制。在本具體實施例中，由於該計數時脈信號QSCK之觸發循環隨著該等個別周期進行而加長，該等第一寫入控制碼SETP<N:0>之更新循環隨著該等周期進行而逐漸地加長。因此，隨著該等個別周期進行，其大小對應於該等第一寫入控制碼SETP<N:0>之碼值的第一程式化電流脈衝的降低時間即增加。
在該第一時序圖中，案例1代表因為資料在一第三周期中被正確地程式化至該等記憶胞的案例，該程式化驗證旗標信號PNVFLAG成為一低位準，且不再進行程式化周期。案例2代表因為即使在進行一第五程式化周期之後資料仍無法正確地程式化至該等記憶胞的案例，該程式化驗證旗標信號PNVFLAG持續地維持一高位準，且該失效信號FAIL被啟動至一高位準。也就是說，案例2代表即使該程式化作業在經過總共5個程式化周期而進行5次，資料最終並未正確地程式化至該等記憶胞的案例。
第24圖為例示根據本發明之具體實施例的半導體記憶體設備之內部作業的第二時序圖。
以下將參照第24圖之第二時序圖說明根據本發明一具體實施例之半導體記憶體設備的主要內部作業。該第二時序圖顯示當該等初始設定碼PNVINT<0:2>被設定為「0x2h」，且該等重複次數設定碼PNVVAL<0:2>被設定為「0x4h」時的內部作業。也就是說，可進行最多4個程式化周期。在進行每一次周期時，資料是否被正確地程式化至記憶胞，以及根據一驗證結果決定是否要結束一程式化作業或是進行到下一程式化周期係被驗證。
在本具體實施例中，該等第一寫入控制碼SETP<N:0>對於該等個別的4個周期利用不同循環進行更新。換言之，該等第一寫入控制碼SETP<N:0>之更新循環對應於該計數時脈信號QSCK之觸發循環進行控制。當相較於第23圖所示的第一時序圖時，因為該等初始設定碼PNVINT<0:2>被設定為「0x2h」，可觀察到在一初始周期中該等第一寫入控制碼SETP<N:0>的更新循環被相對地加長。在本具體實施例中，因為該計數時脈信號QSCK之觸發循環隨著該等個別周期進行而加長，該等第一寫入控制碼SETP<N:0>之更新循環隨著該等個別周期進行也逐漸地加長。因此，隨著該等個別周期進行，其大小對應於該等第一寫入控制碼SETP<N:0>之碼值的該第一程式化電流脈衝的降低時間即增加。
在該第二時序圖中，案例1代表因為資料在一第二周期中被正確地程式化至該等記憶胞的案例，該程式化驗證旗標信號PNVFLAG成為一低位準，且不再進行程式化周期。案例2代表因為即使在進行一第四程式化周期之後資料仍無法正確地程式化至該等記憶胞的案例，該程式化驗證旗標信號PNVFLAG持續地維持一高位準，且該失效信號FAIL被啟動至一高位準。也就是說，案例2代表即使該程式化作業在經過總共4個程式化周期而進行四次的案例，資料最終並未正確地程式化至該等記憶胞。
由以上說明可瞭解到，在根據本發明一具體實施例的半導體記憶體設備中，供應一程式化電流脈衝期間的周期數量以及供應該程式化電流脈衝的時間可藉由控制該等初始設定碼PNVINT<0:2>與該等重複次數設定碼PNVVAL<0:2>之碼值來控制。同時，供應至一記憶胞之程式化電流脈衝之模式可被控制。也就是說，藉由適當地設定該等初始設定碼PNVINT<0:2>與該等重複次數設定碼PNVVAL<0:2>之碼值，有可能穩定地程式化具有不同程式化特性之複數記憶胞。就參考而言，該等初始設定碼PNVINT<0:2>與該等重複次數設定碼PNVVAL<0:2>之該等碼值可被設定為能夠穩定與最快速地程式化所有記憶胞的數值。構成組態的方式係該等記憶胞被區分成群組，且該等初始設定碼PNVINT<0:2>與該等重複次數設定碼PNVVAL<0:2>可對於每個群組獨立地設定。
目前為止，已經詳細說明了本發明之具體實施例。就參考而言，間接關聯於本發明之技術精神且包括額外組件元件的具體實施例，其經示例化以更詳細地說明本發明。再者，用於指明信號與電路之啟動狀態的一啟動高組態或一啟動低組態可根據一具體實施例而改變。再者，該等電晶體的組態可隨著該場合需要而改變，藉以實現相同的功能。也就是說，一P型金氧半導體(PMOS,“P-type metal-oxide-semiconductor”)電晶體與一NMOS電晶體之該等組態可彼此取代，且隨著場合需要可利用多種電晶體。此外，一邏輯閘極之組態可視場合需要而改變以實現相同的功能。也就是說，一NAND單元、一NOR單元等等可透過NAND閘極、NOR閘極與反向器的多種組合來配置。因為這些具體實施例變化有大量的案例，並可由本技術專業人士輕易地推論出來，在此處將省略其列舉。
雖然以上已經說明某些具體實施例，本技術專業人士將瞭解所述的該等具體實施例僅做為範例。因此，此處所述的半導體記憶體設備不應受限於所述的該等具體實施例。而是此處所述的半導體記憶體設備搭配以上說明及附屬圖面時，必須僅按照隨後的該等申請專利範圍做限制。
10．．．電流控制區段
20．．．電流驅動區段
30．．．選擇區段
100．．．周期控制信號產生單元
100_0．．．時序圖
110．．．輸入閂鎖區段
110_0．．．時序圖
120．．．時脈產生區段
120_0．．．時序圖
130．．．計數器區段
131-134．．．1位元計數器
131_0．．．時序圖
131_1．．．信號輸入部
131_2．．．閂鎖部
140．．．比較區段
141-144．．．比較階段
145．．．信號組合階段
150．．．重置脈衝產生區段
150_0．．．時序圖
151．．．第一延遲階段
152．．．第二延遲階段
200．．．第一寫入控制碼產生單元
210．．．輸入閂鎖區段
210_0．．．時序圖
220．．．計數時脈產生區段
221．．．來源時脈產生階段
222．．．內部計數器階段
223．．．輸出時脈產生階段
223_1-223_3．．．比較部
223_4．．．信號組合部
223_5．．．信號輸出部
224．．．1位元加總器
230．．．寫入控制碼計數器區段
231-237．．．1位元計數器
231_0．．．時序圖
231_1．．．信號輸入部
231_2．．．閂鎖部
240．．．重置脈衝產生區段
250．．．延遲區段
260．．．時脈產生控制區段
261．．．循環設定碼計數器階段
261_1．．．信號輸入部
261_2．．．閂鎖部
262．．．加總階段
263．．．比較階段
263_1-263_3．．．比較器
263_4．．．信號組合器
264‧‧‧失效信號輸出階段
300‧‧‧第二寫入控制碼產生單元
400‧‧‧資料寫入單元
410‧‧‧電流控制區段
420‧‧‧電流驅動區段
430‧‧‧選擇區段
500‧‧‧記憶體單元
特徵、態樣及具體實施例係配合附屬圖式進行說明，其中：
第1圖為習知PCRAM之記憶胞的示意圖。
第2圖為習知PCRAM之資料寫入單元的組態圖。
第3圖為顯示可由第2圖之資料寫入單元輸出的程式化電流脈衝的圖表。
第4圖為例示根據本發明一具體實施例之一半導體記憶體設備的組態圖。
第5圖為例示第4圖所示之周期控制信號產生單元之示例性具體實施例的組態圖及例示該周期控制信號產生單元之內部作業的時序圖。
第6圖為第5圖所示之周期控制信號產生單元之輸入閂鎖區段的組態圖及例示該輸入閂鎖區段之內部作業的時序圖。
第7圖為第5圖所示之周期控制信號產生單元之時脈產生區段的組態圖及例示該時脈產生區段之內部作業的時序圖。
第8圖為第5圖所示之周期控制信號產生單元之比較區段的組態圖。
第9圖為第5圖所示之周期控制信號產生單元之重置脈衝產生區段的組態圖及例示該重置脈衝產生區段之內部作業的時序圖。
第10圖為第5圖所示之周期控制信號產生單元之計數器區段的組態圖及例示該計數器區段之內部作業的時序圖。
第11圖為第4圖所示之第一寫入控制碼產生單元之一示例性具體實施例的組態圖。
第12圖為第11圖所示之時脈產生控制區段的一示例性具體實施例之組態圖。
第13圖為第12圖所示之時脈產生控制區段的循環設定碼計數器階段的一示例性具體實施例之組態圖。
第14圖為第12圖所示之時脈產生控制區段的加總階段之一示例性具體實施例的組態圖。
第15圖為第12圖所示之時脈產生控制區段的比較階段之一示例性具體實施例的組態圖。
第16圖為第11圖所示之計數時脈產生區段的一示例性具體實施例之組態圖。
第17圖為第16圖所示之計數時脈產生區段的輸出時脈產生階段之一示例性具體實施例的組態圖。
第18圖為第11圖所示之第一寫入控制碼產生單元之輸入閂鎖區段的組態圖及例示該輸入閂鎖區段之內部作業的時序圖。
第19圖為第11圖所示之第一寫入控制碼產生單元之重置脈衝產生區段的組態圖及例示該重置脈衝產生區段之內部作業的時序圖。
第20圖為第11圖所示之第一寫入控制碼產生單元之寫入控制碼計數器區段的組態圖及例示該計數器區段之內部作業的時序圖。
第21圖為第4圖所示之資料寫入單元之一示例性具體實施例的組態圖。
第22圖為顯示由第21圖所示之資料寫入單元輸出的程式化電流脈衝的圖表。
第23圖為根據本發明之具體實施例的半導體記憶體設備之內部作業的第一時序圖。
第24圖為根據本發明之具體實施例的半導體記憶體設備之內部作業的第二時序圖。
100．．．周期控制信號產生單元
200．．．第一寫入控制碼產生單元
300．．．第二寫入控制碼產生單元
400．．．資料寫入單元
500．．．記憶體單元

Claims (34)

  1. 一種半導體記憶體設備，其包含：一第一寫入控制碼產生單元，其配置成產生在複數個別周期中利用不同循環所更新的第一寫入控制碼，該第一寫入控制碼產生單元根據一第一碼值決定該等周期的數量，以及決定在該等周期當中一初始周期內的該等第一寫入控制碼之一更新循環；以及一資料寫入單元，其配置成輸出一第一程式化電流脈衝，該第一程式化電流脈衝的大小對應於該等第一寫入控制碼之一碼組合。
  2. 如申請專利範圍第1項所述之半導體記憶體設備，更包含：一第二寫入控制碼產生單元，其配置成回應於一程式化致能信號而產生被啟動一段預定時間的一第二寫入控制碼，其中該資料寫入單元配置成輸出其大小對應於被更新的該等第一寫入控制碼之碼組合的該第一程式化電流脈衝，或是輸出其大小對應於該第二寫入控制碼的一第二程式化電流脈衝。
  3. 如申請專利範圍第1項所述之半導體記憶體設備，其中：當該等個別周期在進行時，該等第一寫入控制碼的更新循環對於該等周期逐漸地加長；該等第一寫入控制碼回應於一程式化驗證旗標信號與一程式化致能信號而利用不同循環進行更新；該第一碼值具有重複次數設定碼； 該更新循環具有該等第一寫入控制碼；以及該初始周期根據初始設定碼之碼值而定。
  4. 如申請專利範圍第1項所述之半導體記憶體設備，其中該第一寫入控制碼產生單元包含：一輸入閂鎖區段，其配置成回應於在一預設時間之後被啟動的一周期控制信號與一重置脈衝信號而輸出一計數致能信號與一時脈致能信號；一時脈產生控制區段，其配置成回應於一程式化驗證旗標信號與該重置脈衝信號而輸出在其一第二碼值中被更新的循環設定碼與一重複結束信號，該時脈產生控制區段根據初始設定碼之一碼值決定該等循環設定碼之一初始碼值，並根據重複次數設定碼之該第一碼值決定該等循環設定碼之更新次數；一計數時脈產生區段，其配置成回應於該時脈致能信號與該重複結束信號而產生一計數時脈信號，該計數時脈產生區段根據該等循環設定碼之一碼值控制該計數時脈信號的一觸發循環；一寫入控制碼計數器區段，其配置成在一程式化致能信號、該計數致能信號與該計數時脈信號的控制之下產生被計數的計數碼，並輸出該等第一寫入控制碼；以及一重置脈衝產生區段，其配置成當該等計數碼達到一預定數值時產生該重置脈衝信號。
  5. 如申請專利範圍第4項所述之半導體記憶體設備，其中該時脈產生控制區段在該等循環設定碼被更新了對應於該 等重複次數設定碼之碼值的次數之後，啟動該重複結束信號。
  6. 如申請專利範圍第4項所述之半導體記憶體設備，其中該第二碼值在每次該等循環設定碼被更新時即增加。
  7. 如申請專利範圍第4項所述之半導體記憶體設備，其中該等第一寫入控制碼之該更新循環對應於該計數時脈信號之該觸發循環進行控制。
  8. 如申請專利範圍第4項所述之半導體記憶體設備，其中該程式化驗證旗標信號係為指明資料是否被正確地程式化之信號。
  9. 如申請專利範圍第4項所述之半導體記憶體設備，其中該時脈產生控制區段包含：一循環設定碼計數器階段，其配置成接收該等初始設定碼的碼值做為一初始計數碼值，並在該程式化驗證旗標信號與該重置脈衝信號的控制之下執行一計數作業；一加總階段，其配置成加總該等重複次數設定碼與該等初始設定碼之碼值，並輸出加總碼；一比較階段，其配置成比較該等加總碼與自該循環設定碼計數器階段輸出的計數碼，並輸出一比較結果做為該重複結束信號；以及一失效信號輸出階段，其配置成回應於該程式化驗證旗標信號與一程式化驗證信號而輸出被選擇性地啟動的一失效信號。
  10. 如申請專利範圍第4項所述之半導體記憶體設備，其中 該計數時脈產生區段包含：一來源時脈產生階段，其配置成回應於該時脈致能信號而輸出利用一預定循環觸發的一來源時脈信號；一內部計數器階段，其配置成在該重複結束信號、該來源時脈信號與一內部重置信號的控制之下執行一計數作業，並輸出內部計數碼；以及一輸出時脈產生階段，其配置成在該來源時脈信號的控制之下組合該等內部計數碼與該等循環設定碼，並輸出該計數時脈信號與該內部重置信號。
  11. 如申請專利範圍第10項所述之半導體記憶體設備，其中該輸出時脈產生階段包含：複數比較部，其配置成比較該等內部計數碼與該等循環設定碼之個別位元值，並輸出複數比較結果信號；一信號組合部，其配置成組合自該等比較部所輸出的該等比較結果信號，並輸出一組合信號；以及一信號輸出部，其配置成在一內部時脈信號與該組合信號的控制之下輸出該計數時脈信號與該內部重置信號。
  12. 如申請專利範圍第10項所述之半導體記憶體設備，其中該輸出時脈產生階段加總該等循環設定碼與一預定碼值，然後組合所得到的碼與該等內部計數碼。
  13. 一種半導體記憶體設備，其包含：一周期控制信號產生單元，其配置成產生在一第一預設時間之後被啟動的一周期控制信號； 一第一寫入控制碼產生單元，其配置成產生在複數個別周期中利用不同循環所更新的第一寫入控制碼，該第一寫入控制碼產生單元回應於在每一周期中該周期控制信號而啟動該等第一寫入控制碼的更新，並根據重複次數設定碼的一碼值決定該等周期的數量，以及決定該等第一寫入控制碼的一更新循環；一第二寫入控制碼產生單元，其配置成產生被啟動一段預定時間的一第二寫入控制碼；以及一資料寫入單元，其配置成輸出其大小對應於被更新的該等第一寫入控制碼之一碼組合的一第一程式化電流脈衝，或是輸出其大小對應於該第二寫入控制碼的一第二程式化電流脈衝。
  14. 如申請專利範圍第13項所述之半導體記憶體設備，其中當該等個別周期在進行時，該等第一寫入控制碼的更新循環對於該等周期逐漸地加長，其中該等第一寫入控制碼回應於一程式化驗證旗標信號與一程式化致能信號而被更新；以及其中該等第一寫入控制碼的更新循環根據初始設定碼之一碼值在該等周期當中的一初始周期內完成。
  15. 如申請專利範圍第13項所述之半導體記憶體設備，其中該第一預設時間根據設定時間控制碼的一碼值進行控制。
  16. 如申請專利範圍第13項所述之半導體記憶體設備，其中該第一寫入控制碼產生單元包含： 一輸入閂鎖區段，其配置成回應於該周期控制信號與一重置脈衝信號而輸出一計數致能信號與一時脈致能信號，其中該周期控制信號回應於一程式化致能信號而產生；一時脈產生控制區段，其配置成回應於一程式化驗證旗標信號與該重置脈衝信號而輸出在其一碼值中被更新的循環設定碼與一重複結束信號，該時脈產生控制區段根據初始設定碼之一碼值決定循環設定碼之一初始碼值，並根據該等重複次數設定碼之一碼值決定該等循環設定碼之更新次數；一計數時脈產生區段，其配置成回應於該時脈致能信號與該重複結束信號而產生一計數時脈信號，該計數時脈產生區段根據該等循環設定碼之一碼值控制該計數時脈信號的一觸發循環；一寫入控制碼計數器區段，其配置成在該程式化致能信號、該計數致能信號與該計數時脈信號的控制之下產生被計數的計數碼，並輸出該等第一寫入控制碼；以及一重置脈衝產生區段，其配置成當該等計數碼達到一預定數值時產生該重置脈衝信號。
  17. 如申請專利範圍第16項所述之半導體記憶體設備，其中該時脈產生控制區段在該等循環設定碼被更新了對應於該等重複次數設定碼之碼值的次數之後，啟動該重複結束信號。
  18. 如申請專利範圍第16項所述之半導體記憶體設備，其中該等循環設定碼之碼值在每次該等循環設定碼被更新時即增加。
  19. 如申請專利範圍第16項所述之半導體記憶體設備，其中該等第一寫入控制碼之更新循環對應於該計數時脈信號之該觸發循環進行控制。
  20. 如申請專利範圍第16項所述之半導體記憶體設備，其中該程式化驗證旗標信號係為指明資料是否被正確地程式化之信號。
  21. 如申請專利範圍第16項所述之半導體記憶體設備，其中該時脈產生控制區段包含：一循環設定碼計數器階段，其配置成接收該等初始設定碼的碼值做為一初始計數碼值，並在該程式化驗證旗標信號與該重置脈衝信號的控制之下執行一計數作業；一加總階段，其配置成加總該等重複次數設定碼與該等初始設定碼之碼值，並輸出加總碼；一比較階段，其配置成比較該等加總碼與自該循環設定碼計數器階段輸出的計數碼，並輸出一比較結果做為該重複結束信號；以及一失效信號輸出階段，其配置成回應於該程式化驗證旗標信號與一程式化驗證信號而輸出被選擇性地啟動的一失效信號。
  22. 如申請專利範圍第16項所述之半導體記憶體設備，其中 該計數時脈產生區段包含：一來源時脈產生階段，其配置成回應於該時脈致能信號而輸出利用一預定循環觸發的一來源時脈信號；一內部計數器階段，其配置成在該重複結束信號、該來源時脈信號與一內部重置信號的控制之下執行一計數作業，並輸出內部計數碼；以及一輸出時脈產生階段，其配置成在該來源時脈信號的控制之下組合該等內部計數碼與該等循環設定碼，並輸出該計數時脈信號與該內部重置信號。
  23. 如申請專利範圍第22項所述之半導體記憶體設備，其中該輸出時脈產生階段包含：複數比較部，其配置成比較該等內部計數碼與該等循環設定碼之個別位元值，並輸出複數比較結果信號；一信號組合部，其配置成組合自該等比較部所輸出的該等比較結果信號，並輸出一組合信號；以及一信號輸出部，其配置成在一內部時脈信號與該組合信號的控制之下輸出該計數時脈信號與該內部重置信號。
  24. 如申請專利範圍第22項所述之半導體記憶體設備，其中該輸出時脈產生階段加總該等循環設定碼與一預定碼值，然後組合所得到的碼與該等內部計數碼。
  25. 一種半導體記憶體設備，其包含：一資料寫入單元，其配置成輸出大小對應於在複數個別周期中的不同循環被更新的寫入控制碼之一碼組合 的一程式化電流脈衝，其中該程式化電流脈衝穩定地程式化由相變材料所構成的複數記憶胞。
  26. 如申請專利範圍第25項所述之半導體記憶體設備，更包含：一輸入閂鎖區段，其配置成回應於在一預設時間之後被啟動的一周期控制信號與一重置脈衝信號而輸出一計數致能信號與一時脈致能信號；一時脈產生控制區段，其配置成回應於一程式化驗證旗標信號與該重置脈衝信號而輸出在其一碼值中被更新的循環設定碼與一重複結束信號，該時脈產生控制區段根據初始設定碼之一碼值決定該等循環設定碼之一初始碼值，並根據重複次數設定碼之一碼值決定該等循環設定碼之更新次數；一計數時脈產生區段，其配置成回應於該時脈致能信號與該重複結束信號而產生一計數時脈信號，該計數時脈產生區段根據該等循環設定碼之一碼值控制該計數時脈信號的一觸發循環；一寫入控制碼計數器區段，其配置成在一程式化致能信號、該計數致能信號與該計數時脈信號的控制之下產生被計數的計數碼，並輸出寫入控制碼；以及一重置脈衝產生區段，其配置成當該等計數碼達到一預定數值時產生該重置脈衝信號。
  27. 如申請專利範圍第26項所述之半導體記憶體設備，其中該時脈產生控制區段在該等循環設定碼被更新了對應於 該等重複次數設定碼之碼值的次數之後，啟動該重複結束信號。
  28. 如申請專利範圍第26項所述之半導體記憶體設備，其中該等循環設定碼之碼值在每次該等循環設定碼被更新時即增加。
  29. 如申請專利範圍第26項所述之半導體記憶體設備，其中該等寫入控制碼之更新循環係對應於該計數時脈信號之該觸發循環進行控制。
  30. 如申請專利範圍第26項所述之半導體記憶體設備，其中該程式化驗證旗標信號係為指明資料是否被正確地程式化之信號。
  31. 如申請專利範圍第26項所述之半導體記憶體設備，其中該時脈產生控制區段包含：一循環設定碼計數器階段，其配置成接收該等初始設定碼的碼值做為一初始計數碼值，並在該程式化驗證旗標信號與該重置脈衝信號的控制之下執行一計數作業；一加總階段，其配置成加總該等重複次數設定碼與該等初始設定碼之該等碼值，並輸出加總碼；一比較階段，其配置成比較該等加總碼與自該循環設定碼計數器階段輸出的計數碼，並輸出一比較結果做為該重複結束信號；以及一失效信號輸出階段，其配置成回應於該程式化驗證旗標信號與一程式化驗證信號而輸出被選擇性地啟動 的一失效信號。
  32. 如申請專利範圍第26項所述之半導體記憶體設備，其中該計數時脈產生區段包含：一來源時脈產生階段，其配置成回應於該時脈致能信號而輸出利用一預定循環觸發的一來源時脈信號；一內部計數器階段，其配置成在該重複結束信號、該來源時脈信號與一內部重置信號的控制之下執行一計數作業，並輸出內部計數碼；以及一輸出時脈產生階段，其配置成在該來源時脈信號的控制之下組合該等內部計數碼與該等循環設定碼，並輸出該計數時脈信號與該內部重置信號。
  33. 如申請專利範圍第32項所述之半導體記憶體設備，其中該輸出時脈產生階段包含：複數比較部，其配置成比較該等內部計數碼與該等循環設定碼之個別位元值，並輸出複數比較結果信號；一信號組合部，其配置成組合自該等比較部所輸出的該等比較結果信號，並輸出一組合信號；以及一信號輸出部，其配置成在一內部時脈信號與該組合信號的控制之下輸出該計數時脈信號與該內部重置信號。
  34. 如申請專利範圍第32項所述之半導體記憶體設備，其中該輸出時脈產生階段加總該等循環設定碼與一預定碼值，然後組合所得到的碼與該等內部計數碼。
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