TWI511135B - 一種記憶體裝置及方法 - Google Patents

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Description

一種記憶體裝置及方法
本發明關於一種電子記憶體電路。
當半導體記憶體接近超過將不再可產生著明莫爾定律所述密度/成本/性能改善之限制，許多記憶體技術將認為潛在可取代傳統矽互補金屬氧化半導體(CMOS，Complementary Metal Oxide Semiconductor)積體電路記憶體。在研究的這些技術之中為相變化記憶體技術。相變化記憶體陣列係基於會在兩材料相位或梯度之中轉變，以呈現對應清楚電氣特性之記憶體元件。週期表的VI族元素合金(例如Te、S或Se)稱為硫屬化合物或硫系材料，可以有效益地用在相變化記憶體單元。在硫屬化合物中，當材料從非晶態(較大阻抗性)相轉變成晶(較大傳導性)相時，電阻率會以兩或多個數量級做變化，反之亦然。此外，硫屬化合物材料之電阻率通常取決於溫度和非晶態(通常會隨著晶態而有更大溫度)。
一硫屬化合物記憶體裝置利用可用於當作記憶體操作基礎材料的各類型電阻值。每一電阻值對應至硫屬化合物材料的清楚結構狀態，且一或多個狀態可選擇，並可用來定義操作記憶體狀態。硫屬化合物材料係呈現一晶狀態、或相、以及一非晶態狀態、或相。硫屬化合物材料的不同結構狀態是隨著硫屬化合物材料的給定容積或區域中的晶和非晶相之相對比例而不同。多種電阻值通常是受到硫屬化合物材料的設定狀態和重新設定狀態的約束。慣例上，設定狀態是低電阻結構狀態，其電氣屬性主要是受到硫屬化合物材料晶部分的控制；且重新設定狀態是高電阻結構狀態，其電氣屬性主要是受到硫屬化合物材料非晶部分的控制。
相變化可能受到局部性增加溫度而發生。對於一些合金而言，在低於150℃的情況，兩相是穩定。在超過200℃情況，存在快速晶核過程，且如果材料保持在晶溫度足夠長的時間，便會歷經相變化且變成晶態。為了使硫屬化合物返回為非晶態狀態，需要使溫度超過熔化溫度(約600℃)，然後快速使其冷卻，即是退火。從電氣的立場，藉由使電流經過一晶電阻元件而可到達晶化和熔化溫度，其可藉由焦耳效果加熱硫系材料。
硫屬化合物記憶體材料的每個記憶狀態係對應至清楚範圍的電阻值，且每一記憶電阻值表示獨特的資訊內容。操作上，可藉由提供適當振幅和持續時間的電流脈衝以將硫屬化合物材料轉變成具有需要電阻的結構狀態，將硫屬化合物材料予以編程為一特別記憶體狀態。藉由控制提供給硫屬化合物材料的能量，可控制在材料容積內的晶態和非晶態相區域之相對比例，並藉此控制硫屬化合物材料的結構(和對應的記憶體)狀態以儲存資訊。
每個記憶體狀態可藉由提供狀態的電流脈衝特性加以編程，且每個狀態能夠以藉由測量電阻的非破壞性方式加以識別、或「讀取」。在不同狀態中的編程可完全逆轉，且記憶體裝置可在事實不受限週期數上寫入及讀取，以提供健全和可靠的操作。硫屬化合物材料的可變電阻記憶體功能是目前使用在開始要在市場上出現的OUM(Ovonic Universal(或Unified) Memory)裝置。OUM類型裝置的基本原理和操作是在例如美國專利第6,859,390；6,774,387；6,687,153；及6,314,014號提供；其在此是以引用方式併入本文供參考、以及在數個期刊文章中的描述，包括皮羅瓦諾等人在EE transactions on Electron Devices,vol. 51,p. 714-719(2004)出版的名稱「Low Field Amorphous State Resistance and Threshold Voltage Drift in Chalcogenide Materials」；及魏斯在IEEE Spectrum,vol. 167,p. 363-364(2005)中出版的名稱「Morphing Memory」。
硫屬化合物材料的行為(包括開關、記憶體、和累積作用)和化學成份已例如在下列美國專利第6,671,710；6,714,954；6,087,674；5,166,758；5,296,716；5,536,947；5,596,522；5,825,046；5,687,112；5,912,839；及3,530,441號描述，其在此是以引用方式併入本文供參考。這些參考提供管理硫屬化合物材料行為的提議機構。這些參考亦描述經由一系列部份晶狀態，從晶狀態至非晶狀態(且反之亦然)的結構轉變，其中晶和非晶區域之相對比例會在硫屬化合物材料的電和光學編程操作期間改變。
各類型的硫屬化合物成份已努力研究，以最佳化硫系裝置的性能特徵。硫屬化合物材料通常包括一硫族元素化物元素和一或多個化學或結構修改元件。硫族化物元素(例如Te、Se、S)是從週期表的欄VI選擇，且修改的元素可例如從週期表的欄III(例如Ga、Al、In)、欄IV(例如Si、Ge、Sn)或欄V(例如P、As、Sb)選擇。修改元素的角色包括在含硫族元素化物元素的鏈之間提供分支或交叉連結點。欄IV修改物功能如同四配位修改物，包括硫屬化合物鏈中的兩座標位置、及允許從硫屬化合物鏈離開的分支或交叉連結的兩座標位置。欄III和V修改物功能如同三座標修改物，包括在一硫屬化合物鏈中的兩座標位置、及允許從硫屬化合物鏈離開的分岐或交叉連結的一座標位置。根據本發明原理的具體實施例可包括二位元、三元、四位元一組、及較高階硫屬化合物合金。硫屬化合物材料的範例是在美國專利第5,166,758、5,296,716、5,414,271、5,359,205、5,341,328、5,536,947、5,534,712、5,687,112、和5,825,046號描述，其在此是以引用方式併入本文供參考。硫屬化合物材料可使用反應濺鍍製程，而和例如N2或O2之氣體予以沉積：形成例如氮化硫、或氧化物，且硫屬化合物可藉由離子植入或其他製程加以修改。
硫屬化合物裝置的早期工作示範電氣切換行為(從「off」電阻狀態切換成「on」傳導狀態)會在主動硫屬化合物材料的臨限電壓、或超過臨限電壓的應用上發生。此效果是雙向臨限開關(OTS，Ovonic Threshold Switch)的基礎，並保持硫屬化合物材料的重要實際特徵。OTS可提供超快切換速度之高度可重現切換。OTS的基本原理和操作特徵是在例如美國專利第3,271,591；5,543,737；5,694,146；及5,757,446號提供；其在此是以引用方式併入本文供參考、以及在數個期刊文章中描述，包括S.R.奧弗辛斯在Physical Review Letters,vol. 21,p.1450-1453(1969)出版的名稱「Reversible Electrical Switching Phenomena in Disordered Structures」；S.R.奧弗辛斯和H.弗里切在IEEE Transactions on Electron Devices,vol. ED-20,p.91-105(1973)出版的名稱「Amorphous Semiconductors for Switching,Memory,and Imaging Applications」；其在此是以引用方式併入本文供參考。三端OTS裝置是在例如美國專利第6,969,867和6,967,344號揭示；其在此是以引用方式併入本文供參考。
雖然高度有效率且低成本，但將高度想要可改善相變化記憶體性能的製程方法和裝置結構。
根據本發明原理之一可編程電阻記憶體單元包括介於及耦合至兩電極之間所形成可編程的電阻材料的容積。可編程的電阻材料的容積包括編程增強之區域，其所在的位置可使一編程電流效果最大化。在一說明的具體實施例中，編程增強之區域是位於離高熱導電率的區域的一段距離上，例如靠近電極的區域。可編程電阻材料可例如為相變化材料，例如硫屬化合物材料。此編程增強可例如以優先重新設定加以實施。
在一相變化材料具體實施例中，相變化材料可包括離任一電極的一段距離上放置一強化相變化區域。強化相變化區域可藉由修改相變化材料容積的「未編程電阻」分佈而建立。一強化相變化區域亦可藉由修改容積內的相變化材料熔點而建立。特別地係，一強化相變化區域可藉由減少容積內的相變化材料的熔點而建立。降低熔點和升高電阻率的組合亦在本發明範疇的預期。「未編程電阻」是意謂最小電阻狀態之材料電阻。最小電阻「未編程電阻」狀態在此亦稱為SET狀態。在說明的具體實施例中，相變化材料包括呈現比相變化材料周圍更高電阻之材料區域，甚至在SET狀態，且此強化電阻區域位於離任一電極的一段距離上：介於說明具體實施例的電極間之中間。強化電阻區域在單元電極之間分開成兩電流路徑，且在說明的具體實施例中，可在相變化材料的孔上形成一強化電阻材料的圓表面。此強化電阻材料的圓表面可藉由植入相變化材料增加相變化材料的電阻予以形成。例如，包括修改SET電阻分佈的記憶體單元可藉由在相變化記憶體材料中植入Si+ 、N+ 、N2 + 、O+ 、或C2 + 、離子加以形成。或者，一強化電阻材料的圓表面可例如藉由在一孔中，連續沉積一「基底」相變化材料層、一強化電阻相變化材料層、然後另一「基底」相變化材料層予以形成。
不過，一強化電阻區域會產生，但對於介於單元電極間之給定電流而言，此區域會比在更低電阻周圍區域消耗更大的能量。藉由消耗更多的能量，強化的電阻材料可獲得較高的溫度；因此，在比周圍相變化材料更低的電流位準上會改變相位。就此意義上，強化電阻區域是編程強化區域。在從熱消耗元件(例如電極)移開上定位此編程強化區域可進一步強化該材料的編程，因為沒有熱能會在相變化過程中從該區域導引開。此外，如果此編程強化區域之定位導致「封閉」介於電極間之所有電流路徑，相變化可能會被限制到該編程強化區域。使用一限制單元(例如一填滿孔單元)可促進此製程。
在說明的具體實施例中，例如在位於兩電極間之一孔結構中的相變化材料會受限制，且裝置之最小電阻分佈呈現連續變化分佈，其在離兩電極的一段距離位置上具有一峰值。根據本發明原理的電阻分佈可組態一相變化記憶體單元，以將能量集中在最有效改變裝置相變化記憶體材料重要部分相位的區域，藉使減少裝置的能量消耗。
使用根據本發明原理的修改SET電阻分佈之記憶體可特別適於在各種電子裝置中操作，包括蜂巢式電話、射頻識別裝置(RFID，Radio Frequency Identification Device)、電腦(可攜式和其他)、固態硬碟(SSD，Solid State Drive)、定位裝置(例如，全球定位系統(GPS，Global Positioning System)裝置，特別是可儲存及更新特別位置資訊的裝置)、和手持式電子裝置，包括個人數位輔助(PDA)、和例如MP3播放器的娛樂裝置。
雖然本發明將從特定較佳具體實施例的觀點描述，但是熟諳此技術人士應可明白的其他具體實施例(包括未提供在此說明的所有效益和特徵的具體實施例)亦在本發明的範圍內。各種不同結構、邏輯、製程步驟、化學、和電氣變化可達成，不致悖離本發明的精神或範疇。裝置和器件的極性和類型能夠以熟諳此技術人士應可明白的方式替代。因此，本發明之範疇係定義於文後申請專利範圍中。
圖1為例如可藉由相變化記憶體單元的操作產生的電阻和電流脈衝振幅比較圖。圖的縱線係代表如透過相變化材料，在電氣溝通的兩電極上所測量跨相變化材料容積之電阻。橫坐標係代表可適用於相變化裝置的各種不同電流脈衝振幅。在本說明書中，我們假設電流脈衝有相等的脈衝持續時間和類似的形狀(實則為矩形波)。因此，電流脈衝大小可代表脈衝的能源含量。
在圖的最左邊，相變化材料呈現1MΩ的相當高電阻。此電阻為RESET狀態的特性。振幅ISET 的電流脈衝係結晶化成足夠量的相變化材料，以在不同電極間提供一相當低的電阻路徑。更大振幅的電流脈衝可施加至相變化裝置，以嘗試增加裝置的電阻。在圖1的說明具體實施例中，擁有ISET 和IMELT 間振幅的電流脈衝會產生明顯相變化裝置之電阻變化。
由於振幅IMELT 的電流脈衝，電流脈衝的能源含量足夠融化至少部分的相變化材料。由於迅速退火，融化的相變化材料會轉換成非晶態狀態。即是，在融化材料明顯結晶可能發生前，編程脈衝的相當短持續時間(例如，數奈秒)讓融化的材料冷卻。結果，電極間電流路徑的部分相變化材料是由電流脈衝IMELT 轉換成相當高電阻特徵之非晶態狀態。選擇來定義IMELT 的增加電阻值可能有幾分隨憑任意。為了此討論緣故，電阻從低SET電阻增加至高RESET電阻的0.5%符合融化電阻RMELT 、和融化電流振幅IMELT 。在非晶化的另一極端狀態，飽和電阻是相變化材料的最大可到達電阻，且飽和電流ISAT 是對應的電流脈衝振幅。
圖2是一傳統限制單元相變化記憶體裝置200的截面圖。在此說明具體實施例中，相變化材料202的容積係填滿已在介電材料206中形成的孔204。頂端TE和底端BE電極提供電流給相變化材料202，以改變或感測孔204內的材料202的相位，且藉此寫至裝置200或從其讀取。頂端和底端電極TEC、BEC是高熱電阻率元素，用來減少在相變化材料202和電極之間界面上的熱導電率。在說明的具體實施例中，相變化材料是Ge2 Sb2 Te2 ，在其六方緊密堆積(HCP，Hexagonal Close-Packed)相係呈現1W/m K的熱導電率。電極觸點材料(可為例如TiAlN或TiSiN，雖然傳導性遠小於電極材料(例如鋁))呈現可能仍然在15W/mK的熱導電率，超過大於HCP Ge2 Sb2 Te2 的振幅。
相變化材料202的容積最初是在晶相(符合SET狀態)的假設是建構在圖2。此狀態可經由施加電流ISET 予以建立，如先前有關圖1討論有關的描述。不同振幅的電流脈衝：IMELT 、I1 、I2 、和ISAT 產生融化相變化材料VMELT 、V1 、V2 和VSAT 的個別容積。如技術所知，如果融化的相變化材料快速冷卻低於材料的結晶溫度，融化材料的容積會轉換至非經相。電阻RMELT 、R1 、R2 和RSAT (分別對應至非晶化材料的容積VMELT 、V1 、V2 和VSAT )是與其對應的融化容積有關。
如圖2所示，非晶態材料容易在從任一電極TE、BE離開的一段距離上融化(及非晶化)。因為電極TE、BE是相當好的熱導體，接近電極所產生之焦耳熱係引導遠離相變化材料。如圖1有關討論的描述，晶相變化材料202是(相較於電極BE、TE)是相當好的熱絕緣體。因此，在孔中心(在此說明的具體實施例中，實質是在電極間之中間)發生的焦耳熱係以相當有效率方法導向熔化的相變化材料202。對照下，電極TE、BE(比相變化材料有更佳的熱傳導性)係將熱導向遠離相變化材料，藉使禁止在其附近熔化相變化材料。
結果為趨向相變化材料融化，如圖2所示，以和電極BE、TE等距置中的孔204內之球體形式。此分析亦假設周圍的介電材料206在晶態係呈現比相變化材料202更高的熱導電率。因為融化(和退火)相變化材料的容積隨著增加脈衝振幅而增加，所以跨單元的電阻會增加。由於增加脈衝振幅，所以電極間的電阻會持續增加，甚至在非晶化材料擴張觸點孔四周環壁之後(參見例如具有容積V2 ，產生電阻R2 的非晶化球體)。在非晶化材料的最小厚度達到一點(單元達到飽和電阻)之前，非晶化材料的容積將會增加。我們在此將產生飽和電阻的非晶化材料之最小厚度稱為「飽和厚度」THSAT 。
圖3A、3B、3C和3D分別為限制單元相變化記憶體之非晶化分佈、孔204內相變化材料之對應電阻率、孔204內相變化材料202編程期間之對應功率消耗、及孔204內之對應溫度之圖式。在此說明的具體實施例中，藉由提高相變化材料的容積溫度至相變化材料的熔化溫度Tm、及快速冷卻融化的材料藉此退火非晶態狀態的材料，使單元編程為RESET狀態。如此轉換的材料容積在此稱為編程容積300。編程容積300呈現包括最小垂直厚度THSAT 的分佈，確保相變化單元的電阻(如兩觸點TEC和BEC間的測量)等於或超過單元的飽和電阻。
圖3B的電阻率分佈說明相變化材料202的SET電阻率。在此說明的具體實施例中，所有相變化材料呈現相同的電阻率。因為相變化材料各處的電阻率是一致性，且流經材料的電流是一致性，所以功率消耗i2 R在材料各處亦一致性，如圖3C曲線的垂直片段所示。雖然相變化材料各處的功率消耗是一致性，但是熱消耗在孔204各處會改變，藉此產生圖3D的溫度分佈。特別地係，雖然頂端TEC和底端BEC電極典型是由提供比頂端和底端電極TE、BE更大的熱絕緣材料所組成，但是頂端和底端電極觸點TEC、BEC比在孔204周圍的介電材料206或SET相變化材料202有更佳的熱導體。結果，需要一更高的振幅電流脈衝來融化接近任一電極觸點BEC、TEC之相變化材料、以及從任何電極融化離開一段距離的孔206內之相變化材料。
相變化材料202係依序融化使足夠材料成非晶化，以重新設定(RESET)圖3之單元，其之一限度衡量在於編程容積THMELT 的直徑。如圖3D圖所示，融化的相變化材料之容積係大於RESET單元所需之容積(容積符合厚度THSAT )。此差異可以當做說明專注在相變化材料優先區域中功率消耗效力的一公制度量。如圖4A-4D、和5A-5D討論有關的更詳細說明，根據本發明原理的修改電阻率可編程電阻記憶體使更多功率集中在重要編程容積，藉此降低加熱及/或熔化相變化材料功率消耗量，不致造成記憶體單元轉換成RESET狀態。
圖4A、4B、4C和4D分別為根據本發明原理之一限制單元相變化記憶體之說明具體實施例之非晶化分佈、孔204內之相變化材料的對應可變電阻率及/或可變熔化溫度、孔204內之相變化材料202編程期間的對應功率消耗、及孔204內之對應溫度之圖式。在此說明的具體實施例中，單元藉由快速提升相變化材料容積溫度至相變化材料之熔化溫度Tm(在修改熔化溫度具體實施例中的Tm' )、及冷卻融化材料，藉此退火在非晶態狀態的材料而編程至RESET狀態。在此說明的具體實施例中，如圖3A-3D說明的具體實施例，如此轉換的材料容積稱為編程容積300。而且，如圖3A-3D說明的具體實施例，編程容積300呈現包括最小垂直厚度THSAT 之分佈，確保相變化單元的電阻(如兩觸點TEC和BEC間之測量)等於或超過單元的飽和電阻。
不過，在此說明的具體實施例中，編程容積內的材料容積實質係小於圖3A傳統具體實施例所需的材料容積。此減少編程容積(及附帶減少消耗功率)之原因可從圖4B的電阻率分佈獲知。圖4B的電阻率分佈說明相變化材料202的SET電阻率。在此具體實施例中，不像圖3A-3D所示(其中所有相變化材料都呈現相同SET電阻率)，相變化材料的電阻率在從頂端和底端電極觸點TEC、BEC離開的一段距離上係較大。在此說明的具體實施例中，相變化材料的電阻率分佈呈現實質高斯分佈，同時一峰值位置和編程容積中心完全一致(即是，從TEC和BFC距離相等)。
根據本發明的原理，峰值電阻率的位置選擇要能和最好的垂直熱隔離的位置一致。如此，根據本發明原理之相變化記憶體單元會增加在功率將能最有效力用來融化及非晶化相變化材料區域的功率消耗，如圖4C的功率消耗圖式之說明。因為相變化材料的電阻率分佈係隨從電極觸點離開的一段距離穩定增加，功率產生(以焦耳加熱的形式，i2 R)亦以來自任一電極觸點的距離增加，如圖4C的高斯曲線所示。因為從任一電極觸點移走位置上的相變化材料峰值之功率產生，所以對於給定的電流而言，功率產生峰值區域之相變化材料亦到達比峰值電阻率區域外部之相變化材料更高的溫度，如圖4D的溫度分佈所示。簡言之，在根據本發明原理的可編程電阻單元中，最大功率是在相變化材料中的某區域產生，其中更有可能用來熔化及非晶化相變化材料，而不是通過一低熱電阻路徑引導離開。
同樣地，在一修改熔化溫度具體實施例中，編程容積內之材料容積實質小於圖3A的傳統具體實施例之需要。此減少編程容積(及同時減少消耗功率)的理由可參見圖4B的熔化溫度分佈獲得(標示Tm' 的虛線)。圖4B的熔化溫度分佈說明相變化材料202的SET熔化溫度。在此具體實施例中，不像圖3A所示(其中所有相變化材料呈現相同SET熔化溫度)，相變化材料的熔化溫度在從頂端和底端電極觸點TEC、BEC離開的一段距離上較低。在此說明的具體實施例中，相變化材料的熔化溫度分佈呈現一實質負高斯分佈，同時和編程容積中央一致的最小設置(即是，從TEC和BEC等距)。
根據本發明的原理，最小熔化溫度的位置選擇和最大垂直熱隔離的位置一致。如此，根據本發明原理的相變化記憶體單元會增加使功率最有效力用來熔化及非晶化相變化材料區域之融化傾向。因為相變化材料的熔化溫度隨著從電極觸點離開的一段距離穩定減少，所以到達修改熔化溫度Tm' 的相變化材料之容積會隨著從任一電極觸點離開的一段距離而穩定增加，如圖4D的溫度分佈所示。簡言之，在根據本發明原理的一可編程電阻單元中，最大功率可能在相變化材料內的某區域產生，其中更可能用來熔化及非晶化相變化材料，而不是通過一低熱電阻路徑引導離開。此外，由於一修改的熔化溫度分佈，所以針對一給定的功率消耗，在提高相變化之區域可非晶化最大的材料容積。
圖5A、5B、5C和5D分別為根據本發明原理之一限制單元相變化記憶體的說明具體實施例非晶化分佈、孔204內之相變化材料的對應電阻率、孔204內之相變化材料202編程期間的對應功率消耗、及孔204內之對應溫度之圖式。在此說明的具體實施例中，單元藉由快速提升相變化材料容積的溫度至相變化材料的熔化溫度Tm及冷卻融化之材料藉此退火非晶態狀態之材料，而編程至RESET狀態。在此說明的具體實施例中(如圖3A-3D說明的具體實施例)，如此轉換的材料容積稱為編程容積300。而且如在圖3A-3D說明的具體實施例中，編程容積300呈現包括一最小垂直厚度THSAT 的分佈，此確保相變化單元的電阻(如兩觸點TEC和BEC間之測量)等於或超過單元的飽和電阻。
在此說明的具體實施例中，在達成飽和電阻所需編程容積中的非晶化材料容積實質少於在圖3A傳統具體實施例中的需要。此理由可參見圖5B的電阻率分佈。圖5B的電阻率分佈說明相變化材料202的SET電阻率。在此具體實施例中，不像圖3A-3D(其中所有相變化材料呈現相同的SET電阻率)，相變化材料的電阻率在離頂端和底端之電極觸點TEC、BEC的一段距離上是較大。在此說明的具體實施例中，相變化材料的電阻率分佈從頂端和底端電極觸點大約相等呈現遞增電阻率。此遞增電阻率可由下列產生：一「基底」相變化材料層的連續沈積；從頂端和底端電極觸點TEC、BEC等距置中的一高電阻率相變化材料層；及另一「基底」相變化材料層。高電阻率相變化材料可從下列選擇：例如，GeSbTe合金系統、Ag及/或In塗層的SbTe共融合系統、Ge及/或Sn塗層的SbTe共融合系統、InSbTe合金系統、GaSbTe合金系統、GaSb合金系統、或GeSb合金系統，且該層之厚度可選擇實質等於厚度THSAT ，其要求記憶體單元的飽和電阻。高電阻率材料之電阻率範圍可在「基底」相變化材料電阻率的200%至10,000%。在一較佳具體實施例中，高電阻率材料的電阻率範圍可在「基底」相變化材料電阻率的500%至5000%"。在一仍然更佳具體實施例中，高電阻率材料的電阻率範圍可在「基底」相變化材料電阻率的500%至1000%。低熔化溫度材料的熔化溫度Tm' 範圍可在「基底」相變化材料熔化溫度Tm的30%至95%(以攝氏為單位)。在一較佳具體實施例中，低熔化溫度材料的熔化溫度範圍可在「基底」相變化材料熔化溫度的50%至75%(以攝氏為單位)。在一仍然更佳具體實施例中，低熔化溫度材料的熔化溫度範圍可在「基底」相變化材料熔化溫度的60%至70%(以攝氏為單位)。
正如圖4A-4D的討論所描述之具體實施例，根據本發明的原理，遞增電阻率的位置選擇係和最大垂直熱隔離的位置相一致。如此，根據本發明原理的一相變化記憶體單元會增加在功率將更有效力用來融化及非晶化相變化材料之區域的功率消耗，如圖5C的功率消耗所示。
因為相變化材料的電阻率分佈會在離任一電極觸點的一段距離上突然增加，所以功率產生(以焦耳熱形式，i2 R)亦在離任一電極觸點的一段距離上突然增加。這是反映在圖5C曲線的遞增。因為相變化材料的功率產生在從任一電極觸點移開的位置上最大，所以對於給定的電流而言，在此最大功率產生區域的相變化材料亦會到達比峰值電阻率區域外部的相變化材料更高的溫度，如圖5D的溫度分佈所示。例如步進和漸變式電阻率分佈的組合可例如藉由圖4B的分佈和圖5B的分佈之組合而獲得，亦認為在本發明的範疇內。
具有根據本發明原理的高斯SET電阻率分佈之一可編程電阻記憶體單元(例如圖4B所示)可例如藉由在例如GST225的相變化材料中，植入N2 + 離子、N+ 離子、O+ 離子、O2 + 離子、或Si+ 離子加以產生。根據本發明的原理，離子的入射能量之選擇使投射離子範圍為相變化合金缸體高度的一半。此外，植入劑量之選擇使在植入分佈的峰值上，植入離子的濃度介於約5%和10%之間，在峰值區域造成增加一至兩數量級電阻率。植入相變化材料以改變相變化材料的電阻率係已知及已討論，例如在Journal of Applied Physics 100,083502(2006)，Y.K Kim等人的「Effects of N2 + Implantation on Phase Transition in Ge2 Sb2 Te2 Films」、和在Thin Solid Films 478(2005) 49-55，Bo Liu等人的「Effect of N-Implantation on the Structural and Electrical Characteristics of Ge2 Sb2 Te2 Phase Change Film」，其在此是以引用方式併入本文供參考。在這些說明的植入範例中，合併的氮經報告減少了Ge2 Sb2 Te2 的晶粒大小，並在升高的溫度上抑制材料的面心立方(FCC，Face-Centered-Cubic)相轉變成六方密堆積(HCP，Hexagonal Close-Packed)相。減少六方密堆積(造成大量晶粒邊界)、和相變化材料的較高電阻率熱穩定FCC相兩者傾向會增加Ge2 Sb2 Te2 的電阻率(亦稱為GST225)。根據本發明的原理，使用相變化材料204填滿孔206後進行植入，但在沉積及圖案化頂端觸點TEC之前。根據本發明的原理，斜角植入及/或複數個植入可加以實現。此植入可用來產生電阻率分佈，其藉由從高熱導電率的路徑隔離一編程容積可進一步減少需要的編程電流。
圖6的離子植入分佈係以從Ge2 Sb2 Te2 /TEC介面的垂直距離函數，提供說明在植入Ge2 Sb2 Te2 中的N2 + 離子濃度。此分佈使用SRIM 2003離子植入編程、和500埃高的一Ge2 Sb2 Te2 合金缸體、和15keV入射件離子能量加以模擬。5E15cm-2 至2E16cm-2 的植入劑量可到達意欲的氮濃度，這是取決於相變化合金缸體的高度和離子的入射能量。精確的劑量和入射能量可針對使用例如SRIM 2003離子植入編程的特殊裝置加以計算，可上網http：//www.srim.org參考。
同樣地，根據帶有「負高斯」分佈之本發明原理的一可編程電阻記憶體單元可例如藉由植入例如GST225的相變化材料加以產生。根據本發明的原理，離子的入射能量選擇使投射的離子範圍是相變化合金缸體高度的一半。此外，植入劑量的選擇，以在植入分配的峰值上，植入離子的濃度介於約5%和10%之間，在峰值植入、最小熔化溫度、區域上造成減少50%至75%的熔化溫度。
圖7的概念方塊圖提供根據本發明原理的一可編程電阻記憶體電路700的說明具體實施例功能圖。在此說明的具體實施例中，一可編程電阻記憶700包括配置成一儲存矩陣全景702之可編程電阻記憶體單元之至少一陣列；連同周邊電路，組合上產生可編程電阻記憶體電路700。如圖4A至6討論中的詳細說明，儲存矩陣704的可編程電阻記憶體單元可如同例如具有高SET電阻率區域的相變化記憶體單元加以實施。在此說明的具體實施例中，記憶體電路700包括列驅動器708、和欄驅動器706，其組態上可存取儲存矩陣704中的單元。
藉由列708和欄706驅動器實現的存取包括從矩陣704的記憶體單元讀取、及寫至矩陣704的記憶體單元。周邊電路712包括接受地址信號及解碼位址信號之解碼電路714，以決定啟動哪些列708和欄706驅動器，藉此存取陣列704中的記憶體單元。
周邊設備電路712可包括接受READ、WRITE、和CLOCK信號的控制電路716，並發展記憶體700的展控制信號。針對記憶體700發展的控制信號可包括例如資料方向控制(例如，「讀取自」或「寫入至」儲存矩陣全景702)、和時脈信號。輸入/輸出電路718包括組態上可接受用於寫至儲存矩陣全景702的資料及驅動從其讀取的資料之電路。
前圖討論中所述之可編程電阻裝置對於用在各式各樣系統是特別有效益。圖8的電路圖將討論，說明裝置使用在此類系統。圖8的電路圖包括許多組件和裝置，一些可用於根據本發明原理的系統特殊具體實施例，而一些不使用。在其他具體實施例中，其他類似系統、組件和裝置可使用。通常，系統包括邏輯電路，其組態上係連同可包括相變化記憶體之可編程電阻記憶體一起操作。邏輯電路可為非連續、可編程、應用特殊、或例如微處理器、微控制器或數位信號處理器形式。在一些具體實施例中，邏輯電路可使用薄膜邏輯加以實施。而且，在此的具體實施例亦可用在積體晶片或連接至此電路。圖8的示範系統只是說明目的。雖然描述可視為普遍用來描述特殊電腦、通訊、追蹤和娛樂系統的術語，但是描述和觀念同樣可適用於其他系統，包括具有類似圖8所述架構之系統。在各種不同的具體實施例中，電子系統800可如同例如一般用途電腦、一路由器、一大型資料儲存系統、一可攜式電腦、一個人數位輔助、一蜂巢式電話、一電子娛樂裝置(例如一音樂或視訊播放裝置或電子遊戲)、一微處理器、一微控制器、一數位信號處理器、或一射頻識別裝置加以實施。在圖8所述的任何或全部組件可使用記憶體或一硫屬化合物電子裝置，例如，諸如一以硫屬化合物為主之非揮發性記憶體及/或臨限開關。
在一說明的具體實施例中，系統800可包括一中央處理單元(CPU，Central Processing Unit) 805，其可使用一微處理器、一暫時儲存資訊之隨機存取記憶體(RAM，Random Access Memory) 810、及一永久儲存資訊之唯讀記憶體(ROM，Read Only Memory) 815之一些或全部加以實施。一記憶體控制器820提供用於控制RAM 810。根據本發明的原理，全部或任何部分之記憶體元件(例如RAM或ROM)可如同一單機薄膜記憶體加以實施，包括以硫屬化合物為主之非揮發性記憶體。
根據本發明原理的一電子系統800可為操作上如同一CPU 805之微處理器，同時結合操作上如同RAM 810及/或ROM 815或其部份之嵌入式以硫屬化合物為主之電子非揮發性記憶體。在此說明的範例中，微處理器/硫屬化合物非揮發性記憶體組合可為單機、或和其他組件(例如尚未闡明之圖8所示組件)一起操作。
在實施本發明的範圍中，一匯流排830係互接系統800的組件。一匯流排控制器825提供用於控制匯流排830。一中斷控制器835可以或不能夠用於接收及處理來自系統組件的各種不同中斷信號。例如匯流排830、匯流排控制器825和中斷控制器835之組件可使用在本發明原理的大型系統實施，例如一電腦、一路由器、一可攜式電腦、或一資料儲存系統。
磁片842、CD ROM 847、或硬碟852可提供大量儲存裝置。資料和軟體可經由例如磁片842和CD ROM 847之可移除媒體而與系統800交換。磁片842插入磁碟機841，然後經由一控制器840連接至匯流排830。同樣地，CD ROM 847插入CD ROM光碟機846，然後經控制器845連接至匯流排830。硬碟852為一固定式磁碟機851之一部份，其係藉由控制器850連接至匯流排830。雖然根據本發明原理，傳統儲存裝置(例如，磁片)術語係用在系統描述，但是任一或所有儲存裝置可使用包括根據本發明原理之以硫屬化合物為主之類的非揮發性記憶體加以實施。可移除儲存裝置可由一非揮發性儲存組件(例如超小型記憶裝置)提供，其係使用當作儲存媒體之根據本發明原理之以硫屬化合物為主之非揮發性記憶體。將以硫屬化合物為主之非揮發性記憶體當作「即插即用」使用之儲存系統可取代傳統可移除記憶體，例如磁碟片或CD ROM或超小型記憶裝置，例如，可模擬現有的控制器以對控制器(例如控制器840、845和850)提供一透通介面。
許多裝置之任一者可提供讓使用者輸入系統800。例如，一鍵盤856和滑鼠857係由控制器855連接至匯流排830。可充當一麥克風及/或一喇叭之一音頻轉換器896係由音頻控制器897連接至匯流排830，如圖所示。例如一筆及/或小報之其他輸入裝置可依需要而連接至匯流排830和一適當控制器和軟體，當作輸入裝置使用。DMA控制器860可提供直接存取RAM 810記憶體，如前述，可整個或部分根據本發明原理之以硫屬化合物為主之非揮發性記憶體裝置加以實施。一視覺顯示器是由控制顯示器870的視訊控制器865所產生。顯示器870可為適合於指定應用的任何尺寸或技術。
在例如一蜂巢式電話或可攜式娛樂制度具體實施例中，顯示器870可包括一或多個相當小的(例如每邊只有數英吋) LCD顯示器。在大型資料儲存系統中，顯示器能夠以大型多螢幕、液晶顯示器(LCD，Liquid Crystal Display)、或有機發光二極體(OLED，Organic Light Emitting Diode)(包括例如量子點OLED)加以實施。
系統800亦可包括一通信適配器890，以使系統能藉由匯流排891和網路895而和一區域網路(LAN，Local Area Network)或一廣區網路(WAN，Wide Area Network)互接。一輸入介面899係連同一輸入裝置893操作，以允許使用者傳送資訊(不管是指令和控制、資料或其他類型資訊)至系統800。輸入裝置和介面可為許多普通介面裝置之任一者，例如一搖桿、一觸控面版、一觸摸螢幕、一語音辨識裝置或其他已知輸入裝置。在根據本發明原理的一系統之一些具體實施例中，通信適配器890可搭配收發器873和天線875操作，以在例如蜂巢式電話、RFID和wifi電腦實施中提供無線通信。
系統800的操作通常是受到作業系統軟體的控制及協調。作業系統可控制系統資源的配置，及執行例如處理工作排程、記憶體管理、網路作業、和輸入/輸出服務等的一些工作。特別地係，存在系統記憶體及在CPU 805上執行之作業系統可協調系統800的其他元件操作。
在根據本發明原理的一系統800之手持式電子裝置具體實施例，例如一蜂巢式電話、一個人數位輔助、一電子行事曆、一膝上型電腦、一手持式資料裝置、一手持式娛樂裝置(例如播放音樂及/或視訊)、小型輸入裝置(像似技術中已知之小數字盤、功能鍵和軟鍵之類)可例如取代用於控制器855、鍵盤856和滑鼠857。使用一傳送器、錄製功能等的具體實施例亦可包括一麥克風輸入(未在圖顯示)。
在根據本發明原理的系統800之說明RFID轉發器實施中，天線875可組態成在頻率F1 上，從基地台攔截一詢問信號。攔截的詢問信號然後引導至調諧電路(未在圖顯示)，以接收信號F1 及拒絕所有其他信號。信號然後傳遞至收發器873，其中包含詢問信號之載頻F1 調變能夠以已知方式而被偵測、放大及成形。偵測的詢問信號然後傳遞至一解碼器和邏輯電路，其能夠以如例如在低功率應用中的不連續邏輯、或以如先前描述之一微處理器/記憶體組合加以實施。根據本發明的原理，詢問信號調變可定義一碼，以從硫屬化合物基主之非揮發性記憶體讀出或寫入資料。在此說明的具體實施例中，從記憶體讀出之資料係在第二載頻F2 上轉移至收發器873，如天線875上的「回覆」信號。在被動的RFID系統中，功率係從詢問信號取得，且根據本發明原理，例如硫屬化合物為主之非揮發性記憶體提供的記憶體係特別適合此使用。
202．．．相變化材料
204．．．孔
206．．．介電材料
300．．．編程容積
702．．．儲存矩陣全景
704．．．儲存矩陣
706．．．欄驅動器
708．．．列驅動器
712．．．周邊電路
714．．．解碼電路
716．．．控制電路
718．．．輸入/輸出電路
720．．．儲存矩陣全景
805．．．中央處理單元
810．．．隨機存取記憶體
815．．．唯讀記憶體
820．．．記憶體控制器
825．．．匯流排控制器
830．．．匯流排
835．．．中斷控制器
840．．．控制器
841．．．磁碟機
842．．．磁片
845．．．控制器
846．．．CD ROM光碟機
847．．．CD ROM
850．．．控制器
851．．．固定式磁碟機
852．．．硬碟
855．．．控制器
856．．．鍵盤
857．．．滑鼠
860．．．DMA控制器
865．．．視訊控制器
870．．．顯示器
873．．．收發器
875．．．天線
890．．．通信適配器
891．．．匯流排
895．．．網路
896．．．音頻轉換器
897．．．音頻控制器
圖1為可編程電阻記憶體的編程電流和電阻比較圖；
圖2為限制單元可編程電阻記憶體截面圖；
圖3A至3D為傳統限制單元可編程電阻記憶體的截面、和對應的電阻率、功率消耗和溫度圖；
圖4A至4D為根據本發明原理的一限制單元可編程電阻記憶體的截面、和對應的電阻率/熔化溫度、功率消耗和溫度圖；
圖5A至5D為根據本發明原理的限制單元可編程電阻記憶體之截面、及對應的電阻率、功率消耗和溫度圖；
圖6為例如用於植入處理，用來產生根據本發明原理之一可編程電阻記憶體之離子範圍圖；
圖7為根據本發明原理之可編程電阻記憶體階層陣列方塊圖；及
圖8為根據本發明原理使用可編程電阻記憶體之電子系統概念方塊圖。
702．．．儲存矩陣全景
704．．．儲存矩陣
706．．．欄驅動器
708．．．列驅動器
712．．．周邊電路
714．．．解碼電路
716．．．控制電路
718．．．輸入/輸出電路
720．．．儲存矩陣全景

Claims (45)

  1. 一種記憶體單元，其包括：一可編程的電阻材料的容積，其包括一最小電阻狀態；一第一電極，其耦合至該可編程的電阻材料的容積；及一第二電極，其耦合至該可編程的電阻材料的容積，其中該可編程電阻材料係在離兩電極的一段距離上呈現一編程強化區域。
  2. 如申請專利範圍第1項之記憶體單元，其中該編程強化區域係實質位於該等電極間之中間。
  3. 如申請專利範圍第1項之記憶體單元，其中該單元為一受限制的單元。
  4. 如申請專利範圍第3項之記憶體單元，其中該可編程的電阻材料的容積係實質受限在介電材料所形成的孔內。
  5. 如申請專利範圍第1項之記憶體單元，其中該編程強化區域包括一區域，該可編程電阻材料在材料的最小電阻狀態呈現一電阻率分佈，包括一最大電阻率。
  6. 如申請專利範圍第1項之記憶體單元，其中該編程強化區域包括一區域，該可編程電阻材料在材料的最小電阻狀態呈現一熔化溫度分佈，包括一最小熔化溫度。
  7. 如申請專利範圍第3項之記憶體單元，其中該可編程電阻材料是一相變化記憶體材料。
  8. 如申請專利範圍第7項之記憶體單元，其中該相變化記憶體材料為一硫屬化合物材料。
  9. 如申請專利範圍第5項之記憶體單元，其中該可編程電阻材料包括可產生最大可變未編程電阻之植入離子。
  10. 如申請專利範圍第6項之記憶體單元，其中該可編程電阻材料包括植入離子，其可產生最小可變未編程熔化溫度。
  11. 如申請專利範圍第9項之記憶體單元，其中該等植入離子係呈現介於約1%和40%間峰值之濃度分佈。
  12. 如申請專利範圍第10項之記憶體單元，其中該等植入離子係呈現介於約1%和40%間峰值之濃度分佈。
  13. 如申請專利範圍第11項之記憶體單元，其中該等植入離子係呈現介於約5%和10%之間峰值的濃度分佈。
  14. 如申請專利範圍第12項之記憶體單元，其中該等植入離子係呈現介於約5%和10%之間峰值的濃度分佈。
  15. 一種記憶體單元，其包括：一可編程的電阻材料的容積，其包括一最小電阻狀態；一第一電極，其耦合至該可編程的電阻材料的容積；及一第二電極，其耦合至該可編程的電阻材料的容積，其中該可編程電阻材料在單元的最小電阻狀態呈現一熔化溫度分佈，包括在離兩電極的一段距離上的一最小熔化溫度。
  16. 如申請專利範圍第15項之記憶體單元，其中該最小熔化溫度的區域係實質位於該等電極間之中間。
  17. 如申請專利範圍第15項之記憶體單元，其中該單元為一受限制的單元。
  18. 如申請專利範圍第17項之記憶體單元，其中該可編程的電阻材料的容積係實質受限在介電材料所形成的孔內。
  19. 如申請專利範圍第15項之記憶體單元，其中該可 編程電阻材料為一相變化記憶體材料。
  20. 如申請專利範圍第19項之記憶體單元，其中該相變化記憶體材料為一硫屬化合物材料。
  21. 如申請專利範圍第15項之記憶體單元，其中該可編程電阻材料包括植入離子，其可產生最小可變未編程熔化溫度。
  22. 如申請專利範圍第15項之記憶體單元，其中該可編程電阻材料在單元的最小電阻狀態呈現一電阻率分佈，包括在一段距離上的一最大電阻率。
  23. 一種記憶體單元，其包括：一可編程的電阻材料的容積，其包括：一最小電阻狀態；一第一電極，其耦合至該可編程的電阻材料的容積；及一第二電極，其耦合至該可編程的電阻材料的容積，其中該可編程電阻材料在單元的最小電阻狀態呈現一電阻率分佈，包括在離兩電極的一段距離上的一最大電阻率，其中該可編程的電阻材料的容積係實質受限在介電材料所形成的孔內。
  24. 如申請專利範圍第23項之記憶體單元，其中該最大電阻率的區域係實質位於該等電極間之中間。
  25. 如申請專利範圍第23項之記憶體單元，其中該單元為一受限制的單元。
  26. 如申請專利範圍第23項之記憶體單元，其中該可編程電阻材料為一相變化記憶體材料。
  27. 如申請專利範圍第26項之記憶體單元，其中該相變化記憶體材料為一硫屬化合物材料。
  28. 如申請專利範圍第23項之記憶體單元，其中該可編程電阻材料包括植入離子，其可產生最大可變未編程電阻率。
  29. 如申請專利範圍第23項之記憶體單元，其中該可編程電阻材料在單元的最小電阻狀態呈現一熔化溫度分佈，包括在離兩電極的一段距離上的一最小熔化溫度。
  30. 一種電子裝置，其包括：記憶體單元的一陣列，每一單元包括：一可編程的電阻材料的容積；一第一電極，其耦合至該可編程的電阻材料的容積；一第二電極，其耦合至該可編程的電阻材料的容積，該組合藉此形成於耦合至第一和第二電極間形成之可編程的電阻材料的容積，其中該可編程的電阻材料的容積包括配置為優先重新設定之一可編程的電阻材料的容積；及一微處理器，其組態上係存取該記憶體陣列。
  31. 如申請專利範圍第30項之電子裝置，其中配置為優先重新設定之該可編程的電阻材料的容積係放置於離該單元中兩電極的一段距離上的每一記憶體單元內。
  32. 如申請專利範圍第31項之電子裝置，其中在每一單元中，該可編程電阻材料之一部分係比該可編程電阻材料之其餘部分呈現更高電阻，藉此形成優先重新設定之一可編程的電阻材料的容積。
  33. 如申請專利範圍第31項之電子裝置，其中在每一單元中，該可編程電阻材料之一部分係比該可編程電阻材料之其餘部分呈現更低的熔化溫度，藉此形成優先重新設定之 一可編程的電阻材料的容積。
  34. 如申請專利範圍第32項之電子裝置，其中在每一單元中，該可編程電阻材料之一部分係比該可編程電阻材料之其餘部分呈現更低的熔化溫度，部分擁有較低熔化溫度和較高電阻率係實質重疊以形成優先重新設定之一可編程的電阻材料的容積。
  35. 如申請專利範圍第34項之電子裝置，其中在每一單元中，該電阻的峰值係置於能夠使電阻峰值周圍之材料熱阻最佳化。
  36. 如申請專利範圍第34項之電子裝置，其中在每一單元中，該電阻分佈的峰值係實質置於在該等電極間之中間。
  37. 如申請專利範圍第36項之電子裝置，其更包括一傳送器/接收器，其組態上係從微處理器傳輸資料及接收資料。
  38. 如申請專利範圍第37項之電子裝置，其中該等記憶體、微處理器和傳送器/接收器係組態成為一蜂巢式電話。
  39. 如申請專利範圍第38項之電子裝置，其中該等記憶體和微處理器係組態成為一手持式娛樂裝置。
  40. 如申請專利範圍第38項之電子裝置，其中該等記憶體和微處理器係組態成為一固態硬碟(SSD)。
  41. 一種形成一電子裝置之方法，其包括下列步驟：提供一基體；在該基體上形成一電極；在電極上形成一可編程的電阻材料的容積； 修改該可編程電阻材料以形成優先重新設定之一可編程的電阻材料的容積；及在該可編程電阻材料上形成一電極。
  42. 如申請專利範圍第41項之方法，其中該配置為優先重新設定之可編程的電阻材料的容積係位於離兩電極的一段距離上。
  43. 如申請專利範圍第41項之方法，其中該用以形成優先重新設定之可編程的電阻材料的容積之步驟包括：形成該可編程電阻材料之一部分之步驟，該部分的電阻呈現高於該可編程電阻材料之其餘部分的電阻。
  44. 如申請專利範圍第41項之方法，其中該形成優先重新設定之可編程的電阻材料的容積之步驟包括下列：形成該可編程電阻材料之一部分之步驟，該部分的熔化溫度呈現低於該可編程電阻材料之其餘部分的熔化溫度。
  45. 如申請專利範圍第44項之方法，其包括下列步驟：形成連續可變電阻的區域，其在從任一電極的一段距離位置上呈現一峰值。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8377741B2 (en) * 2008-12-30 2013-02-19 Stmicroelectronics S.R.L. Self-heating phase change memory cell architecture
US8597974B2 (en) 2010-07-26 2013-12-03 Micron Technology, Inc. Confined resistance variable memory cells and methods
WO2013039603A1 (en) * 2011-09-13 2013-03-21 Adesto Technologies Corporation Resistive switching devices having alloyed electrodes and methods of formation thereof
US8853665B2 (en) 2012-07-18 2014-10-07 Micron Technology, Inc. Semiconductor constructions, memory cells, memory arrays and methods of forming memory cells
US9252359B2 (en) 2013-03-03 2016-02-02 Adesto Technologies Corporation Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
WO2014146003A1 (en) * 2013-03-15 2014-09-18 Adesto Technologies Corporation Nonvolatile memory with semimetal or semiconductors electrodes
US9166159B2 (en) 2013-05-23 2015-10-20 Micron Technology, Inc. Semiconductor constructions and methods of forming memory cells
US20210288250A1 (en) * 2020-03-13 2021-09-16 International Business Machines Corporation Phase Change Memory Having Gradual Reset

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200305159A (en) * 2002-04-02 2003-10-16 Hewlett Packard Co Memory structures
TW200534286A (en) * 2003-12-18 2005-10-16 Matsushita Electric Ind Co Ltd Method for initializing resistance-variable material, memory device containing a resistance-variable material, and method for initializing nonvolatile memory circuit including variable resistor
US20070047296A1 (en) * 2005-08-15 2007-03-01 Philipp Jan B Memory device that programs more than two states into memory cell
TW200811864A (en) * 2006-07-31 2008-03-01 Sandisk 3D Llc Multi-use memory cell and memory array and method for use therewith
US20080093592A1 (en) * 2006-10-19 2008-04-24 Renesas Technology Corp. Phase-change memory and method of manufacturing the same
TW200836195A (en) * 2006-12-13 2008-09-01 Samsung Electronics Co Ltd Resistive memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5952671A (en) * 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
KR100455282B1 (ko) * 2001-01-11 2004-11-08 삼성전자주식회사 램 및 롬 기능을 갖는 단일 트랜지스터를 포함하는 메모리소자와 그 동작 및 제조방법
JP4497874B2 (ja) * 2002-12-13 2010-07-07 株式会社ルネサステクノロジ 半導体集積回路及びｉｃカード
US7323707B2 (en) * 2004-06-30 2008-01-29 Intel Corporation Initializing phase change memories
US7459717B2 (en) * 2005-11-28 2008-12-02 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7551471B2 (en) * 2006-04-28 2009-06-23 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200305159A (en) * 2002-04-02 2003-10-16 Hewlett Packard Co Memory structures
TW200534286A (en) * 2003-12-18 2005-10-16 Matsushita Electric Ind Co Ltd Method for initializing resistance-variable material, memory device containing a resistance-variable material, and method for initializing nonvolatile memory circuit including variable resistor
US20070047296A1 (en) * 2005-08-15 2007-03-01 Philipp Jan B Memory device that programs more than two states into memory cell
TW200811864A (en) * 2006-07-31 2008-03-01 Sandisk 3D Llc Multi-use memory cell and memory array and method for use therewith
US20080093592A1 (en) * 2006-10-19 2008-04-24 Renesas Technology Corp. Phase-change memory and method of manufacturing the same
TW200836195A (en) * 2006-12-13 2008-09-01 Samsung Electronics Co Ltd Resistive memory device

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