TWI509604B - 促進多重處理器界面之具有板內建處理器邏輯的記憶體裝置及方法及使用其之電腦系統 - Google Patents

促進多重處理器界面之具有板內建處理器邏輯的記憶體裝置及方法及使用其之電腦系統 Download PDF

Info

Publication number
TWI509604B
TWI509604B TW097130579A TW97130579A TWI509604B TW I509604 B TWI509604 B TW I509604B TW 097130579 A TW097130579 A TW 097130579A TW 97130579 A TW97130579 A TW 97130579A TW I509604 B TWI509604 B TW I509604B
Authority
TW
Taiwan
Prior art keywords
data
memory
memory device
coupled
read
Prior art date
Application number
TW097130579A
Other languages
English (en)
Other versions
TW200917251A (en
Inventor
David Resnick
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW200917251A publication Critical patent/TW200917251A/zh
Application granted granted Critical
Publication of TWI509604B publication Critical patent/TWI509604B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7207—Details relating to flash memory management management of metadata or control data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Description

促進多重處理器界面之具有板內建處理器邏輯的記憶體裝置及方法及使用其之電腦系統
本發明大體而言係關於記憶體裝置，且更特定言之，係關於促進由多重記憶體存取裝置進行之存取的記憶體裝置及方法，以及使用該等記憶體裝置之記憶體系統及電腦系統。
隨著電腦及電腦系統架構繼續演進，處理核心及核心內之線緒的數目呈幾何級增長。此幾何級增長預期會繼續，即使是對於簡單、相對廉價之電腦系統而言。對於伺服器系統，以處理器之數目量測之系統大小以甚至更快之速率增加。
雖然核心及線緒之數目之此快速增加增強了電腦系統之效能，但其亦具有使得難以將增加之並行性應用至單一應用之影響。此限制甚至對於本質上自身幫助並行處理之高端處理任務(諸如，天氣預測)亦存在。此限制之主要原因中之一者在於處理器、核心及線緒之間的通信路徑之數目與將任務劃分為愈來愈小之片段的次數不成比例地增加。在概念上，可將此問題類推說明為由3D立方體之體積表示的處理之大小。每次將此體積劃分為較小立方體，表示必須在工作於子立方體上之處理器之間傳達之資料的立方體之總表面積增加。每次處理器之數目以因數八增長，待於較大數目之處理器之間傳達的資訊之總量加倍。
由增加之並行性引起之此等問題的一個原因在於大多數 系統藉由在處理器之間發送訊息而非共用記憶體來通信。雖然此方法可簡化一些複雜系統架構、作業系統及編譯器問題，但其導致高潛時及高軟體附加項。不幸的是，隨著並行性程度增加，系統中之處理器到達其所做之一切係管理訊息訊務而非實際進行有用工作之點。
因此存在對可減少軟體附加項且消除或至少減少效能瓶頸藉此以相對低之成本改良系統效能及架構可縮放性之系統及方法的需要。
圖1中展示根據一實施例之電腦系統10。電腦系統10包括連接至共同處理器匯流排16之若干並行處理器141－N 。亦連接至處理器匯流排16的是系統控制器20及2階(「L2」)快取記憶體24。如此項技術中所熟知，處理器141－N 中之每一者可包括一1階(「L1」)快取記憶體。
系統控制器20經由可包括習知設計之圖形處理器及圖形記憶體之圖形加速器28而驅動顯示器26。亦連接至系統控制器20的是諸如周邊組件互連(「PCI」)匯流排之輸入/輸出(「I/O」)匯流排30，鍵盤32、諸如硬碟機之大量儲存裝置34及其他周邊裝置36連接至該輸入/輸出匯流排30。當然，亦可存在諸如伺服器之系統，其不具有(例如)直接連接之鍵盤、圖形或顯示能力。
電腦系統10亦包括可為動態隨機存取記憶體(「DRAM」)裝置或該等裝置之集合的系統記憶體40。由系統控制器20中之記憶體控制器電路44經由通常包括命令 /狀態匯流排、位址匯流排及資料匯流排之記憶體匯流排46來控制系統記憶體40。亦存在直接於處理器IC內實施之系統及記憶體控制器的系統。如至此所描述，電腦系統10為習知的。然而，系統記憶體40藉由在系統記憶體40中包括增強並行處理器141－N 以有效方式存取系統記憶體40之能力的處理系統50而不同於習知系統。亦應理解，系統50可用於電腦或不同於圖1中所示之電腦系統10之其他基於處理器之系統中的記憶體裝置中。舉例而言，伺服器及其他高端系統通常將不包括圖形加速器28、顯示器26、鍵盤32等等，但將具有磁碟系統或簡單地連接至具有所附著之記憶體之其他類似處理器的網路。
處理系統50包括藉由以不可分之方式在記憶體裝置中執行操作而允許系統記憶體40本質上相干之電路。系統減少或消除相干性問題且可改良電腦系統10中之所有層級的通信。可在系統記憶體40中實施處理系統50或根據某一其他實施例之處理系統，同時將記憶體系統之內部組織保持為與在習知系統記憶體中大體上相同。舉例而言，組時序及記憶體資料速率可大體上相同。另外，系統50無需特別迅速，因為所需操作通常為簡單的且適合於當前及預期之記憶體時脈速率。
大體而言，將處理作為單一不可分之操作而開始並執行為較佳的。一實例為更新(讀取且接著寫入)32位元之字組中之位元組，同時在執行更新時防止存取字組。在並行處理序存取並更新共用資料時，如此等功能之功能(有時被 稱為「原子功能」)為所要的。處理系統50藉由以單一存取將操作作為不可分之整體來執行而允許系統記憶體40本質上相干。相干性電路減少或消除相干性問題且可改良電腦系統10中之所有層級的通信。相干性電路在與對記憶體裝置之功能性之其他延伸(諸如由快取系統提供之延伸)一起使用時最為有利地操作。
圖2中展示處理系統50之一實施例。系統50包括可為多工器之選擇電路54，其經由寫入驅動器56之集合而將寫入資料導引至記憶體組58之一行。將寫入資料自記憶體裝置40之資料匯流排或布林(Boolean)邏輯60導引至該行。布林邏輯60自感應放大器與頁面暫存器56之集合接收讀取資料。亦將讀取資料應用至記憶體裝置40之資料匯流排。
在操作中，選擇電路54通常將寫入資料直接耦接至組58之寫入驅動器56。然而，回應於來自記憶體控制器44之命令，選擇電路54將資料自布林邏輯60導引至寫入驅動器56。回應於讀取命令，將讀取資料應用至布林邏輯60，且布林邏輯60接著對讀取資料執行布林邏輯運算且將由該運算產生之資料寫回至讀取該資料之組58中的位置。若記憶體裝置40包括快取記憶體，則布林邏輯60可替代地在將結果資料寫回至快取記憶體中之同一位置之前對自快取記憶體讀取之資料執行運算。
雖然圖2中所示之系統50使用布林邏輯60，但其他實施例可使用執行其他增加之函數的電路或邏輯。大體而言，此增加之功能性可為諸如AND、OR等函數之邏輯函數、 諸如ADD及SUB之算術運算及可更新並改變記憶體之內容的類似運算。算術函數對於多種不同類型之軟體將非常有用。然而，如上文所指示，系統150執行布林邏輯運算，因為其亦為實施為旗標及對於計算線緒、核心及叢集之間的一般通信非常有用之函數。布林運算為獨立位元運算(因為通常不需要參與運算之位元之間的通信)，且可有效地實施於記憶體晶粒上。因為每一布林運算為簡單的，所以實施函數之邏輯與記憶體時脈相比無需為迅速的。此等函數當在記憶體裝置中修改記憶體時直接提供相干性。此等函數結合先前描述之保護能力致能易於使用但新穎之記憶體功能之集合的系統實施。
在以下表1中展示可由布林邏輯60實施之典型邏輯函數。增加之功能性可提供對涉及新電腦實施之增加之並行性的許多問題之解決方案。
經執行以實施邏輯函數之基本運算為：WriteData.OP.MemData－>MemData，其中「.OP.」為表示規定之布林邏輯函數之值。由基本上為寫入操作之過程中含有之資料修改記憶體資料，其中將結果返回至汲取該資料之記憶體中的同一位置。晶片上資料快取記憶體可為由布林邏輯60對之運算之資料的來源及/或儲集器。若資料源為記憶體組而非快取記憶體，則亦應發布命令中所規定的對組之啟動，其中將頁面資料載入至正常列緩衝器中。接著將伴隨命令之寫入資料應用至規定之行位址處之列緩衝器。將結果寫回至記憶體，但此可在布林邏輯60中之預充電位元之 控制下進行。該操作因此為寫入，但記憶體資料自身修改將何內容寫回至記憶體。若資料源為快取記憶體，則(諸如)藉由如先前所描述而使用標記位元來提取快取列。在藉由邏輯運算變換自快取記憶體讀取之資料之後，將結果資料儲存於快取記憶體中之同一位置。
在操作中，可存在多個不同種類之OP以便能夠設定、清除及補充記憶體位元。如下文所詳述，此書面記錄展示八個不同運算。未於此處展示用以對特定布林邏輯函數進行編碼的命令位元之特定集合，因為實施可獨立於先前描述之快取記憶體操作。若與快取記憶體之使用組合，則可使用如上文描述之快取參考命令。可使用RAS、CAS、WE、DM命令信號之各別集合來對此快取參考命令進行編碼。以下在表1中展示命令之集合。可以多種方式界定將此等命令位元映射至DRAM命令位元之方式。然而，在表1中展示指令之集合及指令映射之一實施例，其中「W」表示由記憶體裝置接收之寫入位元，「M」表示自一組記憶體單元或快取記憶體讀取的資料之位元，「．」為AND函數，「＋」為OR函數，且「♁」為互斥OR函數。
注意： 1「W」為來自輸入插腳之寫入位元。 2「M」為記憶體位元 3「．」為AND 4「＋」為OR 5「♁」為互斥OR
自前述內容將瞭解，雖然已在本文中出於說明之目的描述了本發明之特定實施例，但可在不偏離本發明之精神及範疇的情況下進行各種修改。因此，本發明除由所附申請專利範圍限制以外不受限制。
10‧‧‧電腦系統
141－N ‧‧‧並行處理器
16‧‧‧共同處理器匯流排
20‧‧‧系統控制器
24‧‧‧2階(「L2」)快取記憶體
26‧‧‧顯示器
28‧‧‧圖形加速器
32‧‧‧鍵盤
34‧‧‧大量儲存裝置
36‧‧‧周邊裝置
40‧‧‧系統記憶體
44‧‧‧記憶體控制器電路
50‧‧‧處理系統
54‧‧‧選擇電路
56‧‧‧寫入驅動器/感應放大器與頁面暫存器
58‧‧‧記憶體組
60‧‧‧布林邏輯
圖1為根據一實施例之電腦系統之方塊圖。
圖2為含有根據一實施例之處理邏輯之系統記憶體裝置之一部分的方塊圖，該處理邏輯可用於圖1之電腦系統中以允許以不可分之方式在記憶體裝置中執行操作。
50‧‧‧處理系統
54‧‧‧選擇電路
56‧‧‧寫入驅動器/感應放大器與頁面暫存器
58‧‧‧記憶體組
60‧‧‧布林邏輯

Claims (11)

  1. 一種記憶體裝置，其包含：至少一組記憶體單元；一定址電路，其耦接於外部端子與該至少一組記憶體單元之間；一資料路徑，其耦接於外部端子與該至少一組記憶體單元之間；一命令解碼器，其耦接至外部端子，該命令解碼器可操作以產生控制信號來控制該記憶體裝置之操作；及一處理系統，其耦接至該至少一組記憶體單元，該處理系統經組態以回應一命令而在該記憶體裝置中執行一不可分之更新操作，其中該處理系統自該至少一組記憶體單元中之一位置讀取資料，該處理系統對自該至少一組記憶體單元中之該位置所讀取之該資料執行一處理函數以提供結果資料，且該處理系統將該結果資料寫入至讀取該資料之該至少一組記憶體單元中之該同一位置，當執行該不可分之更新操作時，該處理系統藉由複數個處理器之任一者防止存取自該至少一組記憶體單元中之該位置所讀取之該資料。
  2. 如請求項1之記憶體裝置，其中該處理系統包含：一邏輯電路，其經耦接以自該資料路徑接收讀取資料，該邏輯電路可操作以對該讀取資料執行該處理函數以提供該結果資料；及一選擇電路，其具有一經耦接以自該記憶體裝置之該 等外部端子接收寫入資料之第一輸入、一耦接至該邏輯電路以接收該結果資料之第二輸入、一經耦接以將該寫入資料提供至該資料路徑之輸出，及一接收一控制信號之控制輸入，該控制信號交替地使該寫入資料自該記憶體裝置之該等外部端子經由該資料路徑耦接至該至少一組記憶體單元或使該結果資料自該邏輯電路經由該資料路徑耦接至該至少一組記憶體單元。
  3. 如請求項2之記憶體裝置，其中由該邏輯電路執行之該處理函數包含一布林邏輯函數。
  4. 一種電腦系統，其包含：複數個處理器，其並行操作以執行並行處理函數；一系統控制器，其耦接至該等處理器，該系統控制器包括一記憶體控制器；及一系統記憶體裝置，其耦接至該記憶體控制器，該系統記憶體裝置包含：至少一組記憶體單元；一定址電路，其耦接至該記憶體控制器，該定址電路可操作以回應於自該記憶體控制器接收之位址信號而定址該至少一組記憶體單元；一資料路徑，其耦接至該記憶體控制器，該資料路徑可操作以耦接來自該記憶體控制器之寫入資料且將來自該至少一組記憶體單元之讀取資料耦接至該記憶體控制器；一命令解碼器，其耦接至該記憶體控制器，該命令 解碼器可操作以回應於自該記憶體控制器接收之記憶體命令信號而產生控制信號來控制該記憶體裝置之操作；及一處理系統，其在該系統記憶體裝置中且耦接至該至少一組記憶體單元，該處理系統經組態以回應來自該複數個處理器之一命令以在該系統記憶體裝置中執行一不可分之更新操作，其中該處理系統自該至少一組記憶體單元中之一位置讀取資料，該處理系統對自該至少一組記憶體單元中之該位置所讀取之該資料執行一處理函數以提供結果資料，且該處理系統將該結果資料寫入至讀取該資料之該至少一組記憶體單元中之該同一位置，當執行該不可分之更新操作時，該處理系統藉由該複數個處理器之任一者防止存取自該至少一組記憶體單元中之該位置所讀取之該資料。
  5. 如請求項4之電腦系統，其中該資料處理電路包含：一邏輯電路，其經耦接以自該記憶體控制器接收該讀取資料，該邏輯電路可操作以對該讀取資料執行該處理函數以提供該結果資料；及一選擇電路，其具有一經耦接以自該記憶體控制器接收該寫入資料之第一輸入、一耦接至該邏輯電路以接收該結果資料之第二輸入、一經耦接以將該寫入資料提供至該至少一組記憶體單元之輸出，及一自該等處理器中之至少一者接收一控制信號之控制輸入，該控制信號交替地使該寫入資料自該記憶體控制器耦接至該至少一組 記憶體單元或使該結果資料自該邏輯電路經由該資料路徑耦接至該至少一組記憶體單元。
  6. 如請求項5之記憶體裝置，其中由該邏輯電路執行之該處理函數包含一布林邏輯函數。
  7. 一種在一積體電路記憶體裝置中增強該記憶體裝置與一並行處理器界面連接之能力之方法，該方法包含在該積體電路記憶體裝置內該積體電路記憶體裝置回應於一外部命令進行以下動作：藉由在該積體電路記憶體裝置內之一處理系統自該積體電路記憶體裝置內的至少一組記憶體單元讀取資料；藉由在該積體電路記憶體裝置內之該處理系統對自該至少一組記憶體單元讀取之該資料執行一處理函數以提供結果資料；藉由在該積體電路記憶體裝置內之該處理系統將該結果資料寫入至該至少一組記憶體單元；及當讀取該資料、執行該處理函數及寫入該結果資料時，藉由在該積體電路記憶體裝置內之該處理系統防止存取自該至少一組記憶體單元所讀取之該資料。
  8. 如請求項7之方法，其中將該結果資料寫入至該至少一組記憶體單元的該動作包含將該結果資料寫入至讀取該資料之該至少一組記憶體單元中之同一位置。
  9. 如請求項7之方法，其中對自該至少一組記憶體單元讀取之該資料執行該處理函數以提供該結果資料的該動作包含對自該至少一組記憶體單元讀取之該資料執行一邏 輯函數。
  10. 如請求項9之方法，其中對自該至少一組記憶體單元讀取之該資料執行一邏輯函數的該動作包含對自該至少一組記憶體單元讀取之該資料執行一布林邏輯函數。
  11. 如請求項9之方法，其中該積體電路記憶體裝置進一步包含一快取記憶體，且其中該方法進一步包含：自該快取記憶體讀取資料；對自該快取記憶體讀取之該資料執行該處理函數以提供結果資料，該處理函數執行於該積體電路記憶體裝置內；及將該結果資料寫入至該快取記憶體。
TW097130579A 2007-08-15 2008-08-11 促進多重處理器界面之具有板內建處理器邏輯的記憶體裝置及方法及使用其之電腦系統 TWI509604B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/893,593 US8055852B2 (en) 2007-08-15 2007-08-15 Memory device and method having on-board processing logic for facilitating interface with multiple processors, and computer system using same

Publications (2)

Publication Number Publication Date
TW200917251A TW200917251A (en) 2009-04-16
TWI509604B true TWI509604B (zh) 2015-11-21

Family

ID=40351434

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097130579A TWI509604B (zh) 2007-08-15 2008-08-11 促進多重處理器界面之具有板內建處理器邏輯的記憶體裝置及方法及使用其之電腦系統

Country Status (3)

Country Link
US (4) US8055852B2 (zh)
TW (1) TWI509604B (zh)
WO (1) WO2009023637A2 (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8291174B2 (en) 2007-08-15 2012-10-16 Micron Technology, Inc. Memory device and method having on-board address protection system for facilitating interface with multiple processors, and computer system using same
US7822911B2 (en) * 2007-08-15 2010-10-26 Micron Technology, Inc. Memory device and method with on-board cache system for facilitating interface with multiple processors, and computer system using same
US8055852B2 (en) 2007-08-15 2011-11-08 Micron Technology, Inc. Memory device and method having on-board processing logic for facilitating interface with multiple processors, and computer system using same
TWI403897B (zh) * 2009-07-30 2013-08-01 Silicon Motion Inc 記憶裝置及其資料管理方法
US8613074B2 (en) 2010-09-30 2013-12-17 Micron Technology, Inc. Security protection for memory content of processor main memory
US10026458B2 (en) 2010-10-21 2018-07-17 Micron Technology, Inc. Memories and methods for performing vector atomic memory operations with mask control and variable data length and data unit size
US20150213103A1 (en) * 2013-04-18 2015-07-30 Hitachi, Ltd. Computer system and asynchronous replication management method
US9384148B2 (en) * 2013-12-17 2016-07-05 Intel Corporation Detection of unauthorized memory modification and access using transactional memory
CN104765699B (zh) * 2014-01-02 2018-03-27 光宝科技股份有限公司 处理系统及其操作方法
US10458801B2 (en) 2014-05-06 2019-10-29 Uber Technologies, Inc. Systems and methods for travel planning that calls for at least one transportation vehicle unit
US9552559B2 (en) 2014-05-06 2017-01-24 Elwha Llc System and methods for verifying that one or more directives that direct transport of a second end user does not conflict with one or more obligations to transport a first end user
WO2015171772A1 (en) 2014-05-06 2015-11-12 Lord Robert W System and methods for verifying that one or more end user transport directives do not conflict with one or more package delivery directives
EP3183707A4 (en) 2014-08-21 2018-02-28 Uber Technologies Inc. Arranging a transport service for a user based on the estimated time of arrival of the user
US9916343B2 (en) * 2015-04-02 2018-03-13 International Business Machines Corporation Efficient tracking of an alternate global update and read values using exception lists
US9939279B2 (en) 2015-11-16 2018-04-10 Uber Technologies, Inc. Method and system for shared transport
US10685416B2 (en) 2015-12-10 2020-06-16 Uber Technologies, Inc. Suggested pickup location for ride services
US11079936B2 (en) * 2016-03-01 2021-08-03 Samsung Electronics Co., Ltd. 3-D stacked memory with reconfigurable compute logic
US10242574B2 (en) 2016-03-21 2019-03-26 Uber Technologies, Inc. Network computer system to address service providers to contacts
KR102548591B1 (ko) * 2016-05-30 2023-06-29 삼성전자주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10083722B2 (en) 2016-06-08 2018-09-25 Samsung Electronics Co., Ltd. Memory device for performing internal process and operating method thereof
US9898791B1 (en) 2017-02-14 2018-02-20 Uber Technologies, Inc. Network system to filter requests by destination and deadline
US10963824B2 (en) 2017-03-23 2021-03-30 Uber Technologies, Inc. Associating identifiers based on paired data sets
US10721327B2 (en) 2017-08-11 2020-07-21 Uber Technologies, Inc. Dynamic scheduling system for planned service requests
US10731998B2 (en) 2017-11-05 2020-08-04 Uber Technologies, Inc. Network computer system to arrange pooled transport services
US11068200B2 (en) 2019-11-27 2021-07-20 Alibaba Group Holding Limited Method and system for memory control
US11570276B2 (en) 2020-01-17 2023-01-31 Uber Technologies, Inc. Forecasting requests based on context data for a network-based service
US11669786B2 (en) 2020-02-14 2023-06-06 Uber Technologies, Inc. On-demand transport services

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040202034A1 (en) * 2003-04-03 2004-10-14 Jin-Yub Lee Nonvolatile memory with error correction for page copy operation and method thereof
US6868019B2 (en) * 2003-07-02 2005-03-15 Micron Technology, Inc. Reduced power redundancy address decoder and comparison circuit
US7203791B2 (en) * 2003-04-29 2007-04-10 Samsung Electronics Co., Ltd. Flash memory device with partial copy-back mode

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5067071A (en) * 1985-02-27 1991-11-19 Encore Computer Corporation Multiprocessor computer system employing a plurality of tightly coupled processors with interrupt vector bus
US4789925A (en) 1985-07-31 1988-12-06 Unisys Corporation Vector data logical usage conflict detection
US4873630A (en) 1985-07-31 1989-10-10 Unisys Corporation Scientific processor to support a host processor referencing common memory
US4787041A (en) 1985-08-01 1988-11-22 Honeywell Data control system for digital automatic flight control system channel with plural dissimilar data processing
US4796232A (en) * 1987-10-20 1989-01-03 Contel Corporation Dual port memory controller
US4975878A (en) * 1988-01-28 1990-12-04 National Semiconductor Programmable memory data protection scheme
US5420994A (en) 1990-08-06 1995-05-30 Ncr Corp. Method for reading a multiple byte data element in a memory system with at least one cache and a main memory
US5163139A (en) * 1990-08-29 1992-11-10 Hitachi America, Ltd. Instruction preprocessor for conditionally combining short memory instructions into virtual long instructions
US5457482A (en) * 1991-03-15 1995-10-10 Hewlett Packard Company Method and apparatus for utilizing off-screen memory as a simultaneously displayable channel
KR940004434A (ko) 1992-08-25 1994-03-15 윌리엄 이. 힐러 스마트 다이나믹 랜덤 억세스 메모리 및 그 처리방법
JP3307473B2 (ja) * 1992-09-09 2002-07-24 ソニー エレクトロニクス インコーポレイテッド 半導体メモリの試験回路
US5524225A (en) 1992-12-18 1996-06-04 Advanced Micro Devices Inc. Cache system and method for providing software controlled writeback
DE69519816T2 (de) * 1994-05-03 2001-09-20 Hewlett Packard Co Anordnung mit Duplikat des Cache-Etikettenspeichers
US5488583A (en) * 1994-09-22 1996-01-30 Micron Technology, Inc. Memory integrated circuits having on-chip topology logic driver, and methods for testing and producing such memory integrated circuits
FR2728363A1 (fr) 1994-12-20 1996-06-21 Sgs Thomson Microelectronics Dispositif de protection de l'acces a des mots memoires
US5682344A (en) 1995-09-11 1997-10-28 Micron Technology, Inc. Destructive read protection using address blocking technique
US5802541A (en) * 1996-02-28 1998-09-01 Motorola, Inc. Method and apparatus in a data processing system for using chip selects to perform a memory management function
US5835925A (en) 1996-03-13 1998-11-10 Cray Research, Inc. Using external registers to extend memory reference capabilities of a microprocessor
JP3789173B2 (ja) * 1996-07-22 2006-06-21 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置のアクセス方法
US6092155A (en) 1997-07-10 2000-07-18 International Business Machines Corporation Cache coherent network adapter for scalable shared memory processing systems
US6026478A (en) 1997-08-01 2000-02-15 Micron Technology, Inc. Split embedded DRAM processor
US6081876A (en) * 1997-09-22 2000-06-27 Hewlett-Packard Company Memory error containment in network cache environment via restricted access
US6049487A (en) * 1998-03-16 2000-04-11 Actel Corporation Embedded static random access memory for field programmable gate array
JP2000132969A (ja) * 1998-10-28 2000-05-12 Nec Corp ダイナミックメモリ装置
US6378049B1 (en) * 1998-11-16 2002-04-23 Infineon Technologies A.G. Universal memory controller
US6526481B1 (en) * 1998-12-17 2003-02-25 Massachusetts Institute Of Technology Adaptive cache coherence protocols
JP3807582B2 (ja) 1999-02-18 2006-08-09 株式会社ルネサステクノロジ 情報処理装置及び半導体装置
EP1050884A1 (en) 1999-05-03 2000-11-08 STMicroelectronics SA A multiport memory system with write conflict detection
US6321314B1 (en) * 1999-06-09 2001-11-20 Ati International S.R.L. Method and apparatus for restricting memory access
US6563754B1 (en) * 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6775750B2 (en) * 2001-06-29 2004-08-10 Texas Instruments Incorporated System protection map
US7032082B1 (en) * 2001-08-31 2006-04-18 Juniper Networks, Inc. Centralized memory allocation with write pointer drift correction
US7085955B2 (en) 2001-09-14 2006-08-01 Hewlett-Packard Development Company, L.P. Checkpointing with a write back controller
US6757784B2 (en) * 2001-09-28 2004-06-29 Intel Corporation Hiding refresh of memory and refresh-hidden memory
US7174429B2 (en) 2001-12-28 2007-02-06 Intel Corporation Method for extending the local memory address space of a processor
US7546446B2 (en) * 2002-03-08 2009-06-09 Ip-First, Llc Selective interrupt suppression
US20040193837A1 (en) 2003-03-31 2004-09-30 Patrick Devaney CPU datapaths and local memory that executes either vector or superscalar instructions
US7320100B2 (en) * 2003-05-20 2008-01-15 Cray Inc. Apparatus and method for memory with bit swapping on the fly and testing
US6903361B2 (en) 2003-09-17 2005-06-07 Micron Technology, Inc. Non-volatile memory structure
US7281079B2 (en) * 2003-12-31 2007-10-09 Intel Corporation Method and apparatus to counter mismatched burst lengths
US7082075B2 (en) * 2004-03-18 2006-07-25 Micron Technology, Inc. Memory device and method having banks of different sizes
GB2417577A (en) * 2004-08-25 2006-03-01 Imagination Tech Ltd Memory controller with randomised bank selection
JP2006190402A (ja) * 2005-01-07 2006-07-20 Renesas Technology Corp 半導体装置
CN100403803C (zh) 2005-01-19 2008-07-16 威盛电子股份有限公司 具有快取的阶层式搜寻方法与系统
US8276185B2 (en) 2005-01-19 2012-09-25 Micron Technology, Inc. Enhanced security memory access method and architecture
US7209405B2 (en) * 2005-02-23 2007-04-24 Micron Technology, Inc. Memory device and method having multiple internal data buses and memory bank interleaving
US8824205B2 (en) 2005-04-11 2014-09-02 Micron Technology, Inc. Non-volatile electronic memory device with NAND structure being monolithically integrated on semiconductor
JP4989872B2 (ja) 2005-10-13 2012-08-01 ルネサスエレクトロニクス株式会社 半導体記憶装置および演算処理装置
WO2007059800A1 (en) 2005-11-22 2007-05-31 Freescale Semiconductor, Inc. A method for processing atm cells and a device having atm cell processing capabilites
US7509463B2 (en) 2005-12-01 2009-03-24 Sony Computer Entertainment, Inc. Cell processor atomic compare and swap using dedicated synergistic processor element
US20070150671A1 (en) 2005-12-23 2007-06-28 Boston Circuits, Inc. Supporting macro memory instructions
KR100782594B1 (ko) * 2006-07-14 2007-12-06 엠텍비젼 주식회사 데이터 처리 기능을 구비한 메모리 장치
US7574576B2 (en) 2006-12-22 2009-08-11 Spansion Llc Semiconductor device and method of controlling the same
US20080183984A1 (en) 2007-01-31 2008-07-31 Dale Beucler Memory system with read-modify-write
US7797503B2 (en) 2007-06-26 2010-09-14 International Business Machines Corporation Configurable memory system and method for providing atomic counting operations in a memory device
US8055852B2 (en) 2007-08-15 2011-11-08 Micron Technology, Inc. Memory device and method having on-board processing logic for facilitating interface with multiple processors, and computer system using same
US8291174B2 (en) 2007-08-15 2012-10-16 Micron Technology, Inc. Memory device and method having on-board address protection system for facilitating interface with multiple processors, and computer system using same
US7822911B2 (en) * 2007-08-15 2010-10-26 Micron Technology, Inc. Memory device and method with on-board cache system for facilitating interface with multiple processors, and computer system using same
US20090138680A1 (en) 2007-11-28 2009-05-28 Johnson Timothy J Vector atomic memory operations
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
US9342471B2 (en) 2010-01-29 2016-05-17 Mosys, Inc. High utilization multi-partitioned serial memory
US8504777B2 (en) 2010-09-21 2013-08-06 Freescale Semiconductor, Inc. Data processor for processing decorated instructions with cache bypass
US10026458B2 (en) 2010-10-21 2018-07-17 Micron Technology, Inc. Memories and methods for performing vector atomic memory operations with mask control and variable data length and data unit size

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040202034A1 (en) * 2003-04-03 2004-10-14 Jin-Yub Lee Nonvolatile memory with error correction for page copy operation and method thereof
US7203791B2 (en) * 2003-04-29 2007-04-10 Samsung Electronics Co., Ltd. Flash memory device with partial copy-back mode
US6868019B2 (en) * 2003-07-02 2005-03-15 Micron Technology, Inc. Reduced power redundancy address decoder and comparison circuit

Also Published As

Publication number Publication date
US9959929B2 (en) 2018-05-01
US10490277B2 (en) 2019-11-26
WO2009023637A3 (en) 2009-04-30
US8977822B2 (en) 2015-03-10
TW200917251A (en) 2009-04-16
US20180233198A1 (en) 2018-08-16
US20120023294A1 (en) 2012-01-26
US8055852B2 (en) 2011-11-08
US20150143040A1 (en) 2015-05-21
WO2009023637A2 (en) 2009-02-19
US20090049250A1 (en) 2009-02-19

Similar Documents

Publication Publication Date Title
TWI509604B (zh) 促進多重處理器界面之具有板內建處理器邏輯的記憶體裝置及方法及使用其之電腦系統
US10204051B2 (en) Technique to share information among different cache coherency domains
JP5127815B2 (ja) Ｃｐｕトラフィックを特殊とマークすることによるデッドロックの回避
US7475190B2 (en) Direct access of cache lock set data without backing memory
JP2010134929A (ja) 圧縮状態ビットキャッシュ及びバッキング記憶装置
US10020036B2 (en) Address bit remapping scheme to reduce access granularity of DRAM accesses
US10033411B2 (en) Adjustable error protection for stored data
CN1896971B (zh) 操作系统辅助磁盘高速缓存系统和方法
CN107025130A (zh) 处理节点、计算机系统及事务冲突检测方法
JPH04102948A (ja) データ処理システム及び方法
US20140136793A1 (en) System and method for reduced cache mode
US8489839B1 (en) Increasing memory capacity of a frame buffer via a memory splitter chip
US20180121122A1 (en) Using a memory controller to manage access to a memory based on a memory initialization state indicator