TWI505328B - 低高寬比圖案之側壁圖像移轉方法 - Google Patents

低高寬比圖案之側壁圖像移轉方法 Download PDF

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TWI505328B
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Akiteru Ko
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    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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Description

低高寬比圖案之側壁圖像移轉方法 【相關申請案的交互參照】
本申請案主張關於2012年5月15日所申請之美國臨時專利申請案第61/647387號之優先權，其所有內容係在此併入以供參考。
本發明關於用於對基板上之薄膜圖案化的方法，且更具體地講，關於在基板上之薄膜上的低高寬比圖案之側壁圖像移轉的方法。
在材料處理方法中，圖案蝕刻包含施加一層例如光阻之輻射敏感性材料於基板之上表面、使用光學微影在該層輻射敏感性材料中形成圖案、以及使用蝕刻處理將形成於該層輻射敏感性材料中之圖案移轉至基板上之下伏薄膜。輻射敏感性材料之圖案化一般包含使用例如光學微影系統將輻射敏感性材料曝露於電磁(EM)放射線之圖案，接著使用顯影液移除輻射敏感性材料之照射區域(如同在正光阻的情況)、或非照射區域(如同在負光阻的情況)。為擴展習知的光學微影至先進的技術節點，雙重圖案化技術(double patterning techniques)、且甚至是四重圖案化技術(quadruple patterning techniques)已被實施。一種如此的雙重圖案化技術包含側壁圖像移轉(SIT)處理。然而，利用習知的雙重圖案化，尤其針對圖案加倍用之側壁圖像移轉(SIT)處理，若圖案結構(也稱為心軸圖案)的高寬比(也就是高對寬的比例)在約0.5至2.5的範圍中，則圖案移轉的完整性係受損害。因為材料層厚度必須為非常薄(舉例，例如約50nm)以利用光阻印出小於50nm的線-及-間隔，所以高寬比總是低的。因此，當蝕刻共形地塗佈於光阻心軸圖案上之間隔層時， 光阻心軸圖案的非心軸側上的角圓化會在SIT圖案對下伏薄膜的移轉期間在CD中造成粗糙度及誤差。
本發明關於在基板上使用側壁圖像移轉處理對薄膜進行圖案化之方法，包含：提供具有形成於基板之曝露層中之圖案的基板，該圖案係被特徵部寬度臨界尺寸(CD)特性化且該曝露層係被薄膜厚度特性化、於該圖案上共形地沉積材料層、於該材料層之曝露表面上沉積第二材料層，其中沉積該第二材料層使用特製的處理配方以選擇性地增加在該材料層之區域(形成於該圖案之側壁上)上之該第二材料層的厚度、使用電漿蝕刻處理局部地移除該材料層以曝露該圖案的上表面，開通在該圖案之相鄰特徵部之間的底部區域之該材料層的一部分，並保持在該圖案之側壁上的該材料層之剩餘部分、並使用一或更多蝕刻處理移除該圖案以留下包含該材料層之該剩餘部分以及該第二材料層的最終圖案。
100‧‧‧側視圖圖像
102‧‧‧先前技術方法步驟的簡化示意描繪圖
103‧‧‧結構
104‧‧‧特徵部
106‧‧‧底部區域
108‧‧‧基板
110‧‧‧俯視圖圖像
112‧‧‧共形層
120‧‧‧側視圖圖像
122‧‧‧先前技術方法步驟的簡化示意描繪圖
130‧‧‧俯視圖圖像
134‧‧‧相鄰特徵
136‧‧‧側壁
140‧‧‧側視圖圖像
142‧‧‧先前技術方法步驟的簡化示意描繪圖
150‧‧‧俯視圖圖像
160‧‧‧側視圖圖像
162‧‧‧先前技術方法步驟的簡化示意描繪圖
170‧‧‧俯視圖圖像
200‧‧‧側視圖圖像
202‧‧‧先前技術方法的簡化示意描繪圖
204‧‧‧特徵部
208‧‧‧基板
210‧‧‧俯視圖圖像
212‧‧‧共形層
220‧‧‧側視圖圖像
222‧‧‧先前技術方法步驟的簡化示意描繪圖
226‧‧‧上表面
232‧‧‧基板之保留部分
234‧‧‧相鄰特徵
240‧‧‧側視圖圖像
242‧‧‧先前技術方法步驟的簡化示意描繪圖
250‧‧‧俯視圖圖像
260‧‧‧側視圖圖像
262‧‧‧先前技術方法步驟的簡化示意描繪圖
270‧‧‧俯視圖圖像
304‧‧‧特徵部
312‧‧‧共形層
316‧‧‧第一下伏層
320‧‧‧第二下伏層
324‧‧‧橢圓形
340‧‧‧側視圖圖像
370‧‧‧側視圖圖像
374‧‧‧特徵
376‧‧‧基板區域
378‧‧‧下伏層
400‧‧‧側視圖圖像
401‧‧‧覆蓋區域
402‧‧‧對基板進行圖案化之方法的簡化示意描繪圖
404‧‧‧特徵部
405‧‧‧圖型化薄膜堆疊
406‧‧‧基板區域
408‧‧‧基板
412‧‧‧共形層
420‧‧‧側視圖圖像
422‧‧‧對基板進行圖案化之方法的簡化示意描繪圖
424‧‧‧側壁
426‧‧‧底部
430‧‧‧俯視圖圖像
434‧‧‧兩側壁間隔層
435‧‧‧上表面
436‧‧‧第二材料層
440‧‧‧側視圖圖像
442‧‧‧對基板進行圖案化之方法的簡化示意描繪圖
444‧‧‧基板保留部分
450‧‧‧俯視圖圖像
462‧‧‧對基板進行圖案化之方法的簡化示意描繪圖
470‧‧‧俯視圖圖像
500‧‧‧側視圖圖像
502‧‧‧對基板進行圖案化之方法的簡化示意描繪圖
504‧‧‧特徵部
506‧‧‧基板區域
508‧‧‧基板
510‧‧‧俯視圖圖像
512‧‧‧共形層
520‧‧‧側視圖圖像
522‧‧‧對基板進行圖案化之方法的簡化示意描繪圖
530‧‧‧俯視圖圖像
534‧‧‧兩側壁間隔層
535‧‧‧中間覆蓋層
536‧‧‧兩間隔材料層
540‧‧‧側視圖圖像
542‧‧‧對基板進行圖案化之方法的簡化示意描繪圖
544‧‧‧基板之保留部分
550‧‧‧俯視圖圖像
560‧‧‧側視圖圖像
562‧‧‧對基板進行圖案化之方法的簡化示意描繪圖
570‧‧‧俯視圖圖像
600‧‧‧流程圖
800‧‧‧電漿處理系統
810‧‧‧電漿處理腔室
820‧‧‧基板支持裝置
822‧‧‧電極
825‧‧‧基板
826‧‧‧背面氣體供應系統
828‧‧‧夾持系統
830‧‧‧基板支持裝置
831‧‧‧脈動偏壓訊號控制器
832‧‧‧阻抗匹配網路
840‧‧‧氣體分佈系統
850‧‧‧真空泵浦系統
855‧‧‧控制器
a‧‧‧臨界尺寸
b‧‧‧特徵部寬度
於附圖中：圖1A至1D呈現根據在高寬比超出2.5時對基板進行圖案化之先前技術方法的簡化示意描繪圖；圖2A至2D利用當高寬比靠近2.5及更低時圖案化基板之先前技術方法的簡化示意描繪圖顯示基板的圖案化；圖3A、3B、及3C描繪遮罩耗損的差異之簡化示意描繪圖，其係為移轉給底層之圖案之高寬比的函數；圖4A至4D根據本發明之實施例顯示對基板進行圖案化之方法的簡化示意描繪圖；圖5A至5D根據本發明之另一實施例顯示對基板進行圖案化之方法的簡化示意描繪圖；圖6顯示本發明之實施例的示範性流程圖；圖7顯示本發明之實施例之示範性流程圖；圖8根據實施例顯示蝕刻處理系統之示意描繪圖。
一種對基板進行圖案化之方法係揭露於不同的實施例中。然而，對於熟悉相關領域之技術者將認可：在沒有一或更多特定之細節、或利用其他替換者及/或附加的方法、材料、或成分的情況下，不同的實施例可被實行。在其他的情況下，熟知的結構、材料、或操作係不詳細顯示或描述以免混淆本發明不同實施例的實施態樣。
同樣地，為解釋之目的，特定的數字、材料、以及配置係說明以提供本發明之透徹理解。然而，本發明可以在沒有特定細節的情形下被實行。並且，應理解：於圖中所顯示之不同實施例係舉例性之描繪且非必定按比例進行繪製。
參考遍及本說明書之「一實施例」或「實施例」或其變化者意味：關於該實施例所描述之特定的特徵、結構、材料、或特性係包含於本發明之至少一實施例中，但不代表其呈現於每一實施例中。因此，在遍及本說明書之不同位置之諸如「在一實施例中」或「在實施例中」之短語的出現係非必定意指本發明的相同實施例。並且，該特定的特徵、結構、材料、或特性可在一或更多實施例中以任何適合的方式結合。
然而，應理解：雖然一般觀念之發明性質係被解釋，但說明書內所包含者係亦具有發明性質之特徵。
如在此所使用之「基板」一般指的是根據本發明之實施例所處理的物件。基板可包含元件的任何材料部份或結構，尤其是半導體或其他電子元件，並例如可為諸如半導體晶圓之底部基板結構或在底部基板結構上或疊加於底部基板結構之一層(例如薄膜)。因此，基板係不意欲限制於任何特定的底部結構、下伏層或疊加層、圖型化或非圖型化的，反而，係預期包含任何如此的層或底部結構、以及層及/或底部結構的任何組合。以下的描述可參考基板的特定類型，但此僅為舉例性的目的而非限制。
現在參考繪圖，其中類似的參考數字標示貫穿若干圖之相同或對應的部份，圖1A至1D呈現當高寬比高於2.5時，對基板108進行圖案化之先前技術方法的簡化示意描繪圖。如圖1A所描繪的，在高寬比(特徵部厚度b被臨界尺寸a所除者)高於2.5時，對基板108進行圖案化之先前技 術方法的簡化示意描繪圖102係被呈現。結構103之對應的俯視圖圖像110係也描繪如圖1A的部份。在圖1B中，所描繪者係利用一先前技術方法步驟所形成之結構103，該步驟在基板108以上之特徵部104上以及基板區域106上沉積一共形層112。結構103之對應的俯視圖圖像130係也描繪於圖1B中。
圖1C描繪該先前技術方法步驟的簡化示意描繪圖142，其中該共形層112係使用電漿蝕刻處理而局部地移除以曝露特徵部104的上表面，在特徵部104之相鄰特徵134之間的底部區域106上的一部份共形層112係被開通(open)，而在特徵部104之側壁136上的共形層112之剩餘部分係被保留。結構103之對應的俯視圖圖像150係也描繪於圖1C中。圖1D描繪該先前技術方法步驟，其中蝕刻處理係使用以留下包含該材料層112之剩餘部分的最終圖案103。圖案103之對應俯視圖圖像170係也描繪於圖1D中。如以上所提及，當材料層厚度必須為非常薄時，只要高寬比高於2.5，線及間隔結構的製造係可實行。
圖2A至2D利用當高寬比為2.5或更低時，對基板208進行圖案化之先前技術方法的簡化示意描繪圖來顯示基板的圖案化。如圖2A所描繪的，當高寬比(特徵部厚度b被臨界尺寸a所除者)低於2.5時，對基板208進行圖案化之該先前技術方法的簡化示意描繪圖202係被呈現。圖案103的對應俯視圖圖像210係也描繪如圖2A的部份。在圖2B中，所描繪者係利用一先前技術方法步驟所形成之結構103，該步驟在基板208以上之特徵部204上以及基板區域206上沉積一共形層212。圖案103之對應的俯視圖圖像230係也描繪於圖2B中。
圖2C描繪該先前技術方法步驟的簡化示意描繪圖242，其中該共形層212係使用電漿蝕刻處理局部地移除以曝露特徵部204的上表面226，在特徵部204之相鄰特徵部234之間之底部區域206上的一部份共形層212係被開通，而在特徵部204之側壁236上之共形層212的剩餘部分係被保留。圖2D描繪該先前技術方法步驟，其中蝕刻處理係使用以留下包含材料層212之剩餘部分的最終圖案103。在基板之保留部分232上面的相鄰特徵部234之保留部分顯示相鄰特徵部234的侵蝕。描繪於圖2D之圖案103的對應俯視圖圖像270顯示CD損失以及線邊緣粗糙度(LER)，其已被證明 負面影響圖案之效能。圖案103的對應俯視圖圖像270係也描繪於圖2D中。如以上所提，其中高寬比高於2.5之線及間隔結構的製造係具良好結果之已知的處理。然而，利用習知的雙重圖案化，尤其是針對用來準備雙重圖案的側壁圖像移轉(SIT)處理，若圖案高寬比係在0.5至2.5的範圍中，則圖案移轉的完整性係受損害。因為光阻厚度必須為非常薄，例如約50nm以利用光阻印出小於50nm的線-及-間隔，故高寬比總是低的。因此，當蝕刻共形地塗佈於光阻心軸圖案上的間隔層時，在光阻心軸圖案之非心軸側上的角圓化會在SIT圖案對下伏薄膜的移轉期間在CD中造成粗糙度及誤差。
圖3A、3B、及3C描繪遮罩耗損的差異之簡化示意描繪圖，其係為移轉給底層之圖案之高寬比的函數。圖3A描繪包含在特徵部304、第一下伏層316、以及第二下伏層320之上的共形層312之圖案103的側視圖圖像300。在橢圓形324內之區域的形狀主要地決定在圖案的移除期間(利用一或更多蝕刻處理)發生何事。在圖3B中，其中高寬比係較大於2.5，由於特徵之較高的厚度以及其後之共形層的厚度，圓形的角係被保護而免於侵蝕。反之在圖3C中，當圖案係移轉給下伏層378時，靠近基板區域376之特徵374的圓形角容易造成遮罩耗損。
圖4A至4D呈現根據本發明之實施例之對基板進行圖案化之方法的簡化示意描繪圖。圖4A呈現當高寬比係實質上在0.5到2.5的範圍時，對基板408進行圖案化之方法的簡化示意描繪圖402。側視圖圖像400包含基板408以及在基板408上的特徵部404、該特徵部之特徵在於特徵部厚度b以及CD a。特徵部404的對應俯視圖圖像410係也描繪如圖4A的部分。圖4B呈現利用一方法步驟所形成之圖案103，該方法步驟在基板408上方之特徵部404上面以及基板區域406的上面沉積共形層412。特徵部具有特徵上表面426及側壁424。特徵部404包含一或更多層之圖型化薄膜堆疊405，該圖型化薄膜堆疊405可包含(除其他的事項外)：閘極覆蓋層、閘極電極層、閘極介電層、閘極介面層等。閘極覆蓋層可包含例如二氧化矽(SiO2 )之氧化物。閘極結構103更包含附加的間隔材料。圖案103的對應俯視圖圖像430係也描繪於圖4B中。在特徵部404上面的中間覆蓋層435係與兩側壁間隔層434相鄰，該兩側壁間隔層434係位於基板區域406上方之第二材料層436的旁邊。
圖4C呈現該方法步驟的簡化示意描繪圖，其中第二材料係沉積於材料共形層412之曝露表面上，該第二材料層之沉積係使用特製的配方執行。並且，共形層412係使用電漿蝕刻處理局部地移除以曝露特徵部404的上表面435，在特徵部404之相鄰特徵434之間的底部區域406之共形層412的一部分係被開通，而在特徵部404之第二材料層436上之共形層412的剩餘部分係被保留。圖4D描繪該方法步驟，其中蝕刻處理係使用以留下包含材料層412之剩餘部分的最終圖案103。蝕刻處理將藉圖7而加以詳細描述。在基板之保留部分444的頂部上之側壁間隔層434的保留部分展現較佳之LER以及較佳之側壁間隔層434之CD的維持。描繪於圖4D之圖案103的對應俯視圖圖像470顯示CD損失以及LER，其對於應用而言係在可接受的範圍中。
圖5A至5D根據本發明之另一實施例呈現對基板進行圖案化之方法的簡化示意描繪圖。圖5A呈現當高寬比係實質地在0.5到2.5的範圍內時，對基板508進行圖案化之方法的簡化示意描繪圖502。側視圖圖像500包含基板508以及在基板508上的特徵部504，該特徵部被特徵部厚度b以及CD a所特性化。特徵部504的對應俯視圖圖像510係也描繪如圖5A的部分。圖5B呈現利用一方法步驟所形成之圖案103的側視圖圖像520，該方法步驟在基板508上方之特徵部504上面以及基板區域506上面沉積共形層512。圖案103之對應俯視圖圖像530係也描繪於圖5B中。特徵部504上面的中間覆蓋層535係與兩側壁間隔層534相鄰。兩側壁間隔層534係位於共形層512之基板區域506中之兩間隔材料層536的旁邊。
圖5C呈現該方法步驟的簡化示意描繪圖，其中共形層512係使用電漿蝕刻處理局部地移除以移除中間覆蓋層535、曝露特徵部504的上表面、在特徵部504之側壁間隔層534之間的底部區域506之共形層512的一部分係被開通，而在特徵部504之側壁536上之共形層512的剩餘部分係被保留。電漿蝕刻處理係使用一系列因應用而選定之操作變數加以控制且將利用關於圖8之討論詳細地加以描述。圖5中所描繪之圖案103的對應俯視圖圖像550顯示側壁間隔層534以及基板508。圖5D描繪該方法步驟，其中蝕刻處理係使用來留下包含材料層512之剩餘部分的最終圖案103。蝕刻處理將利用關於圖8之討論詳細地加以描述。在基板之保留部分544的頂 部上之側壁間隔層534的保留部分顯示較佳之LER以及較佳之側壁間隔層534之CD的維持。描繪於圖5D中之圖案103之對應俯視圖圖像570顯示CD損失以及LER，其對於應用而言係在可接受的範圍中。
圖6呈現本發明之實施例的示範性流程圖600。該流程圖從提供基板之操作610開始，該基板具有形成於該基板之曝露層中的圖案，該圖案係由特徵部寬度臨界尺寸特性化且該曝露區域係由薄膜厚度特性化。該基板的曝露層可為一層輻射敏感性材料或光阻。操作620利用在該圖案上共形地沉積材料層412繼續進行。材料層可包含矽氧化物或矽氮化物。在圖4A至4D中的圖案103可使用來在基板上準備閘極結構。閘極結構可包含二維(2D)閘極結構(或平面閘極結構)、例如FINFET(鰭式場效電晶體)之三維(3D)閘極結構、以及其他側壁圖像移轉處理可使用來於其上進行圖案化之結構。
此外，初沉積之材料層412可由具有低於7.5之初值的介電常數特性化。例如，初沉積之材料層412可由具有範圍在約4.0至約7.0之初值的介電常數特性化。或者，例如介電常數可具有範圍在約5.0至約6.0之初值。又或者，例如介電常數可具有範圍在約5.0至約5.5之初值。
再者，材料層412可使用諸如化學氣相沉積(CVD，Chemical Vapor Deposition)、電漿增強化學氣相沉積(PECVD，Plasma-enhanced CVD)、燈絲輔助氣相沉積(FACVD，Filament-assisted CVD)、原子層沉積(ALD，Atomic layer deposition)、或電漿增強原子層沉積(PEALD，Plasma-enhanced ALD)之氣相沉積處理形成。此外，共形地塗佈於圖案103之上的材料層412，可具有低於或等於約20nm、或低於或等於約10nm之厚度。
圖案103可使用於圖形化一或更多層下伏層之薄膜堆疊405，該薄膜堆疊405除其他物件外可包含：閘極覆蓋層、閘極電極層、閘極介電層、閘極界面層等。閘極覆蓋層可包含如二氧化矽(SiO2 )之氧化物。
閘極電極層可包含一層多晶矽(多晶矽(polysilicon)、或複晶矽(poly-Si))及/或含金屬層。該含金屬層可包含金屬、金屬合金、金屬氮化物、或金屬氧化物，且可包含例如鈦、鈦鋁合金、鉭、鉭鋁合金、鈦氮化物、鈦矽氮化物、鈦鋁氮化物、鉭氮化物、鉭矽氮化物、鉿氮化物、鉿矽氮化物、鋁氮化物、或鋁氧化物。含金屬層可取代或與傳統的複晶矽閘極 電極層結合。
閘極介電層可包含二氧化矽(SiO2 )、或高介電常數(high-k，高介電常數)層，且可，例如包含例如鑭氧化物(La2 O3 )之含鑭層、或諸如鉿氧化層(例如：HfOX 、HfO2 )、鉿矽酸鹽層(例如：HfSiO)、或氮化鉿矽酸鹽(例如：HfSiO(N))之含鉿層。此外，例如高介電常數層可能併入金屬矽酸鹽或金屬氧化物(例如：Ta2 O5 (k~26)、TiO2 (k~80)、ZrO2 (k~25)、Al2 O3 (k~9))。並且，例如。高介電常數層可包含混合稀土氧化物、混合稀土鋁酸鹽、混合稀土氮化物、混合稀土鋁氮化物、混合稀土氮氧化物、或混合稀土鋁氮氧化物。閘極界面層可包含設置於高介電常數層以及基板408之間的二氧化矽(SiO2 )之一薄層。
基板408可包括主體矽基板、單晶矽(摻雜或未摻雜)基板、絕緣體載半導體(semiconductor-on-insulator,SOI)基板、或任何其它含有例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、以及其它III/V或II/VI化合物半導體、或其任意組合(II、III、V、VI族是參照元素週期表中古典的或舊的IUPAC表示法；根據修訂的或新的IUPAC表示法，這些族將分別表示為2、13、15、16族)的半導體基板。該基板可以是任何尺寸，例如200mm(毫米)基板、300mm基板、450mm基板、或甚至是更大的基板。圖案103可使用來在基板108中進行鰭片圖形化。
在操作630中，第二材料層436係沉積於該材料層之曝露表面，其中該沉積該第二材料層436步驟使用特製的處理配方。利用某些處理條件及化學作用，例如聚合材料之電漿的成膜成分可具有相對高程度的黏性以使特定的聚合材料黏附至遇到的第一表面並形成類似聚合物材料之薄膜。上表面通常係首先被朝基板408之隨機方向中傳播的成膜成分遇到。因此，更多的成膜成分聚集在結構的頂部，而因為成膜成分的供應變少，所以較少的成膜成分聚集在結構的表面(該表面接近基板)。換句話說，元件結構之表面上的成膜成分之聚集係取決於對於電漿化學的能見度或電漿化學的接觸。因此，在較高或較接近於電漿之表面聚集更多的成膜成分的同時，當成膜成分等向性地下降時，被遮蔽之表面按比例地獲得較少的曝露。其結果為在下表面上之相對小量的成膜成分(保護層)，同時在較高/最高的表面(也就是，與基板距離最遠或最靠近電漿化學源)上有較多的成膜成分。
注意此類與高寬比相依之沉積一般係等向性的沉積。然而，在替代的實施例中，偏壓功率可供應以使單體/聚合物離子物種可非等向性地沉積。偏壓功率可調整以平衡與等向性沉積相比之非等向性沉積的量。這樣的偏壓功率調整可使用來平衡在上及下表面之間的沉積量，也可平衡在水平以及垂直表面之間的沉積量。利用更多的非等向性沉積，水平表面-上及下兩者都將接收近似相等之聚合物的量，同時垂直表面接收相對少的沉積物。利用更多的等向性沉積，在與下垂直以及下水平表面相比較時，上水平表面以及上垂直表面將接收更多的聚合物。
透過非限制範例的方式，在共形地塗佈材料層412上沉積第二材料層436可包含沉積含氯氧化矽(SiOCl)層。術語第二材料以及保護層應使用於此應用以表示相同的個體。該含氯氧化矽層包含矽(Si)、氧(O)、以及氯(Cl)。在實施例中，第二材料層436可為低溫氧化物。第二材料層436可藉由在含矽、氯、及氧的環境中執行氣相沉積處理而形成。在一實施例中，第二材料層436係藉由執行電漿輔助沉積處理而形成，該電漿輔助沉積處理包含使用薄膜形成處理組成物產生電漿，該薄膜形成處理組成物包含作為初期成分之氯化矽(SiCl4 )及氧氣(O2 )。雖然薄膜形成處理組成物包含氯化矽及氧氣，但其他含氯以及含氧之氣體或蒸氣可取代或添加。例如，保護層處理組成物可包含：作為初期成分之矽甲烷(SiH4 )、含氯氣體(例如：氯氣(Cl2 )、氯化氫(HCl)等)、以及含氧氣體(例如：氧氣(O2 ))。為在電漿輔助沉積處理中形成電漿，薄膜形成處理組成物之成分應加以選擇，該成分在大氣壓力及/或真空壓力下單獨或與載體氣體(例如：惰性氣體元素或氮氣)結合存在於氣態或蒸氣相中。雖然氯(Cl)係描述於上方，但鹵素元素也可包含氟(F)或溴(Br)。
或者，第二材料層436可包含碳以及從由氟及氫組成之群組中所選之至少一元素。第二材料層436可藉由在含碳以及從由氟及氫組成之群組中所選之至少一元素的環境中執行氣相沉積處理而形成。在一實施例中，第二材料層436係藉由執行電漿輔助沉積處理而形成，該電漿輔助沉積處理包含使用薄膜形成處理組成物產生電漿，該薄膜形成處理組成物包含表示成Cx Hy Fz 之氟碳化合物氣體(作為初期成分)，其中x與z為非零。例如，氟碳化合物氣體可包含CF4 、C4 F6 、C4 F8 、C5 F8 、CH3 F、CHF3 、CH2 F2 等。例如，薄膜形成處理組成物可包含作為初期成分之C4 F8 以及氬氣(Ar)。
在另一實施例中，第二材料層係藉由執行電漿輔助沉積處理而形成，該電漿輔助沉積處理包含使用薄膜形成處理組成物產生電漿，該薄膜形成處理組成物包含表示成Cx Hy 之烴類氣體(作為初期成分)，其中x與y為非零。例如，烴類氣體可包含甲烷(CH4 )、乙炔(C2 H2 )、乙烯(C2 H4 )、乙烷(C2 H6 )、丙烷(C3 H8 )等。為在電漿輔助沉積處理中形成電漿，薄膜形成處理組成物之成分應加以選擇，該成分在大氣壓力及/或真空壓力下單獨或與載體氣體(例如：惰性氣體元素或氮氣)結合而存在於氣態或蒸氣相中。
在操作640中，該材料層係使用電漿蝕刻處理局部地移除以曝露出該圖案的上表面，開通在該圖案之相鄰特徵部之間的底部區域之該材料層的一部分，並保持在該圖案之側壁上的該材料層之剩餘部分。間隔層蝕刻處理程序係執行以局部地從圖案103及基板408移除材料層412，同時維持沿圖案103之側壁424定位的側壁間隔層434。材料層412的部分移除可包含從圖案103之覆蓋區域401以及在基板408上之基板區域406(相鄰於圖案103的底部426)移除材料層412。
在操作650中，該圖案係使用一或更多蝕刻處理移除以留下包含該材料層之剩餘部分以及該第二材料層436的最終圖案。一或更多蝕刻處理係執行以選擇性地且非等向性地從圖案103的覆蓋區域401以及從基板408上的基板區域406(相鄰於圖案103的底部426)移除第二材料層436及材料層412，以留下在結構103之側壁404上的側壁間隔層434(看圖4B)。側壁間隔層434可包含材料層412的側壁部分，且也許，包含第二材料層436的殘餘部分。
一或更多蝕刻處理可包含電漿蝕刻處理，該電漿蝕刻處理包含由蝕刻處理組成物形成電漿以及將基板408曝露至電漿。蝕刻處理組成物可包含鹵化甲烷氣體。鹵化甲烷氣體可包含單取代鹵化甲烷(例如：CH3 F)、雙取代鹵化甲烷(例如：CH2 F2 )、三取代鹵化甲烷(例如：CHF3 )、或四取代鹵化甲烷(例如：CF4 )。
此外，例如蝕刻處理組成物可包含烴類(也就是，Cx Hy ，其中x及y係等於一或更大)。或者，例如蝕刻處理組成物可包含氟碳化合物(也就是，Cx Fy ，其中x及y係等於一或更大)。又或者，例如蝕刻處理組成物可 包含化學式Cx Hy Rz 之氣體，其中R係鹵素元素，x及y係等於一或更大，且z係等於零或更大。
蝕刻處理組成物可包含含氟氣體、含氯氣體、含溴氣體、或鹵化物氣體。例如，蝕刻處理組成物可包含溴化氫(HBr)、氟(F2 )、氯(Cl2 )、溴(Br2 )、三氯化硼(BCl3 )、三氟化氮(NF3 )、或六氟化硫(SF6 )。
蝕刻處理組成物可包含惰性氣體。蝕刻處理組成物可包含含氧氣體、含氫氣體、含氮氣體、或含碳氣體、或其二或更多的任意組合。例如，蝕刻處理組成物可包含氫氣(H2 )、氧氣(O2 )、氮氣(N2 )、一氧化碳(CO)、二氧化碳(CO2 )、氨氣(NH3 )、一氧化氮(NO)、一氧化二氮(N2 O)、或二氧化氮(NO2 )、或其二或更多的任意組合。
為在電漿蝕刻處理中形成電漿。蝕刻處理組成物的成分應加以選擇，該成分在大氣壓力及/或真空壓力下單獨或與載體氣體(例如：惰性氣體元素或氮氣)結合而存在於氣態及/或蒸氣相中。
在一實施例中，蝕刻處理組成物可包含氟甲烷(CH3 F)及氬氣(Ar)。在另一實施例中，蝕刻處理組成物可包含氟甲烷(CH3 F)、氧氣(O2 )及氬氣(Ar)。在又另一實施例中，蝕刻處理組成物可包含四氟化碳(CF4 )及氬氣(Ar)。
如以上所述，基板408係曝露至電漿以從結構103之覆蓋區域401以及從基板408上的基板區域406(相鄰於結構103的底部426)選擇性地且非等向性地移除第二材料層436及材料層412。一或更多蝕刻處理可包含蝕刻處理配方的準備。蝕刻處理配方可包含由一或更多處理參數所定義之一或更多處理條件。該一或更多處理條件可透過設定一或更多處理參數而設立，例如：設定處理組成物的流量、設定在電漿處理系統中的壓力、針對施加在用來支撐及電性偏壓基板之基板支持裝置內之下電極的第一射頻(RF)訊號而設定第一射頻功率位準、針對施加在基板之上相對於下電極之源天線或電極的第二RF訊號而設定第二RF(或微波)功率位準、為電漿處理系統設定溫度條件、為基板或基板支持裝置設定溫度條件、設定蝕刻時間、及/或設定過蝕刻時間。在蝕刻期間，任一處理參數可被改變。
在一實施例中，電漿蝕刻處理可包含處理參數空間，該處理參數空間包含：範圍多達約1000mtorr(毫托)(例如，多達約200mtorr、或範 圍從約30至約100mtorr)之腔室壓力、流量範圍多達約2000sccm(每分鐘標準立方公分)(例如，多達約1000sccm、或約1sccm至約200sccm)之處理氣體、流量範圍多達約2000sccm(例如，多達約1000sccm、或約多達100sccm、或約多達10sccm)之可選擇的附加氣體、流量範圍多達2000sccm(例如，多達約2000sccm、或約多達1000sccm)之可選擇的惰性氣體(例如，氦氣(He)或氬氣(Ar))、功率多達3000W(瓦特)(例如，多達約2500W、或範圍在約1500W至約2500W)之電漿源、以及範圍多達1000W(例如，多達約500W、或多達約300W、或多達250W)之下電極RF功率位準，該RF功率位準係用來電性偏壓基板。該電漿源也可操作於例如10MHz至5GHz之RF或微波頻率。並且，下電極偏壓頻率可在從約0.1MHz到約200MHz的範圍中，例如，約2MHz或13.56MHz。
如圖6所顯示，在執行一或更多蝕刻處理之後，第二材料層436的殘餘部分可從側壁間隔層434選擇性地移除。在一實施例中，第二材料層436之殘餘部分444的選擇性移除係透過執行濕清潔處理(wet cleaning process)而達成。例如，濕清潔處理可包含將第二材料層436之殘餘部分444浸入氟化氫(HF)溶液中，例如稀釋的水性氟化氫溶液。
在一實施例中，用來形成第二材料層436之沉積處理，以及一或更多蝕刻處理係執行於相同的電漿處理系統。在替代的實施例中，用來形成第二材料層436之沉積處理，以及一或更多蝕刻處理係執行於獨立的電漿處理系統中。
在另一實施例中，用來形成第二材料層436之沉積處理，以及一或更多蝕刻處理係重複多循環(例如，二或更多循環)，直到材料層412係從結構103之覆蓋區域401以及從基板408上之基板區域406移除以留下側壁間隔層434為止。
在另一實施例中，一或更多蝕刻處理可包含多處理步驟。在又另一實施例中，過蝕刻處理可被執行。
在一範例中，含碳(C)及氟(F)之第二材料層係在第一材料層上使用基於C4 F8 /Ar之沉積化學進行氣相沉積。間隔層側壁係使用間隔層蝕刻處理程序形成，該蝕刻處理程序包含基於氟甲烷/氧氣/氬氣(CH3 F/O2 /Ar)之蝕刻化學。添加例如C4 F8 之氟碳化合物、或例如四氯化矽(SiCl4 )之含矽及 氯之氣體給間隔層蝕刻處理可使用以蝕刻間隔層並在剩餘的側壁間隔層上沉積第二材料層。
圖7顯示本發明之實施例的範例流程圖。在圖7中的方法，操作710從提供具有形成於該基板之曝露層中的圖案之基板開始，該圖案係由特徵部寬度臨界尺寸特性化且該曝露層係由薄膜厚度特性化。在操作720中，材料層共形地沉積於該圖案上，其中該共形地沉積該材料層步驟使用特製的處理配方以在該圖案之每一特徵部上增加該材料層的厚度。操作710以及720係完全地與圖6中的操作610及620相同。
在操作730中，該圖案係使用電漿蝕刻處理局部地移除以曝露該圖案之上表面，開通在該圖案之相鄰特徵部之間的底部區域之該材料層的一部分，並保持在該圖案之側壁上的該材料層之剩餘部分。
在操作740中，該圖案係使用一或更多蝕刻處理移除以留下包含該材料層之剩餘部份的最終圖案。
圖8根據實施例顯示蝕刻處理系統的示意描繪圖。根據以上所描述之各種實施例之一或更多用來執行間隔層蝕刻處理程序的方法可執行於多個電漿處理系統之任一者中，其中一者係顯示於圖8中且描述於下文。
一電漿處理系統800係描繪於圖8，其配置以執行以上已鑑別之處理條件，該電漿處理系統800包含電漿處理腔室810、其上固定待處理之基板825的基板支持裝置820、以及真空泵浦系統850。基板825可為半導體基板、晶圓、平板顯示裝置、或液晶顯示裝置。電漿處理腔室810可配置以在電漿處理區域845(在基板825表面的附近)中促進電漿的產生。可離子化氣體或處理氣體的混合物係經由氣體分佈系統840引入。針對處理器氣體的特定流動，處理壓力係使用真空泵浦系統850進行調整。電漿可利用來產生預定材料處理所特有的材料，及/或幫助自基板825的曝露表面移除材料。電漿處理系統800可配置以處理任何期望尺寸之基板，例如200mm基板、300mm基板、或更大。
基板825可經由諸如機械式夾持系統或電子式夾持系統(例如，靜電夾持系統)之夾持系統828固定於基板支持裝置820。再者，基板支持裝置820可包含加熱系統(未顯示)或冷卻系統(未顯示)，其係配置以調整 及/或控制基板支持裝置820及基板825的溫度。加熱系統或冷卻系統可包含熱傳流體的再循環(re-circulating)流動，其在進行冷卻時從基板支持裝置820接收熱並轉移熱給熱交換系統(heat exchanger system)(未顯示)，或在加熱時從熱交換系統轉移熱給基板支持裝置820。在其他實施例中，例如電阻加熱元件之加熱/冷卻元件、或熱電加熱器/冷卻器可包含於基板支持裝置820、以及電漿處理腔室810之腔室壁以及電漿處理系統800內的任意構件中。
此外，熱移轉氣體可經由背面氣體供應系統826供應至基板825的背面俾改善在基板825以及基板支持裝置820之間的氣隙熱傳導性。這樣的系統可可用於需要在升高或降低的溫度下控制基板的溫度時。例如，背面氣體供應系統可包含兩區域(two-zone)之氣體分佈系統，其中氦氣氣隙壓力可在基板825的中心及邊緣之間獨立地改變。
在圖8所顯示之實施例中，基板支持裝置820可包含電極822，透過該電極822 RF功率係耦合至電漿處理區域845中的處理電漿。舉例，基板支持裝置820可經由從RF產生器830通過可選的阻抗匹配網路832傳輸RF功率至基板支持裝置820而在一RF電壓下加以電性偏壓。RF電性偏壓可用來加熱電子以形成並維持電漿。在此配置中，系統可操作為活性離子蝕刻(RIE)反應器，其中腔室以及上氣體注入電極作為接地表面。RF偏壓用的典型頻率可在從約0.1MHz至約100MHz的範圍中。供電漿處理用之RF系統係為熟悉本技藝者所熟知。
再者，在RF電壓下之電極822的電性偏壓可使用脈動偏壓訊號控制器831加以脈動。從RF產生器830而來之RF功率輸出可在例如關閉狀態以及開啟狀態之間脈動。
或者，RF功率係在多頻率下供應給基板支持裝置電極。並且，阻抗匹配網路832可藉由減少反射功率改善RF功率對在電漿處理腔室中810之電漿的傳送。匹配網路拓撲(例如，L型、型、T型等)以及自動化控制方法係為熟悉本技藝者所熟知。
氣體分佈系統840可包含用來引入處理氣體之混合物的噴淋頭設計。或者，氣體分佈系統840可包含用來引入處理氣體之混合物以及調整基板825上方的處理氣體之混合物的分佈之多區域噴淋頭設計。舉 例，多區域噴淋頭設計可配置以相對於基板825上方實質上中心區域之處理氣體流量或組成物來調整基板825上方實質上週邊區域的處理氣體流量或組成物。
真空泵浦系統850可包括具有高達每秒8000升(及更大)之泵抽速度的渦輪分子真空泵(turbo-moleculau vacuum pump,TMP)、以及用於節流腔室壓力的閘閥。在習知的用於乾式電漿蝕刻之電漿處理裝置中可使用每秒1000至3000升的TMP。TMP對於典型小於約50毫托(milli torr,mTorr)的低壓處理具有效用。對於高壓處理(亦即大於約100mTorr)而言，可使用機械增壓泵和乾式粗抽泵。此外，可將用來監測腔室壓力的裝置(未顯示)耦合到電漿處理腔室810。
控制器855包含微處理器、記憶體、以及數位輸入/輸出埠，其可產生足以溝通以及觸發輸入至電漿處理系統800並且監控來自電漿處理系統800的輸出之控制電壓。再者，控制器855可耦合且可與RF產生器830、脈動偏壓訊號控制器831、阻抗匹配網路832、氣體分佈系統840、真空泵浦系統850、以及基板加熱/冷卻系統(未顯示)、背面氣體供應系統826、及/或靜電夾持系統828交換資訊。例如，根據處理配方，儲存於記憶體之程式可利用來觸發輸入給前述之電漿處理系統800的構件，俾在基板825上執行例如電漿蝕刻處理之電漿輔助處理。
控制器855可相對於電漿處理系統800而本地設置，或可相對於電漿處理系統800而遠端設置。例如，控制器855可使用直接連接、內部網路、及/或網際網路與電漿處理系統800交換資料。控制器855可在例如客戶位置(也就是，元件製造商等)耦合至內部網路或可在例如販售商位置(也就是，設備製造商)耦合至內部網路。可選擇地或附加地，控制器855可耦合至網際網路。並且，另一電腦(也就是，控制器、伺服器等)可經由直接連接、內部網路、及/或網際網路存取控制器855以交換資料。
其他電漿處理系統可包含固定式、機械式或電子式旋轉磁場系統，以潛在地增加電漿密度及/或改善電漿處理均勻度，包含RF功率可耦合之上電極(從RF產生器通過可選擇之阻抗匹配網路)、耦合至相對於基板之上電極的直流(DC)電源供應器、RF功率耦合之感應線圈(經由RF產生器通過可選擇之阻抗匹配網路)、當在變壓耦合電漿(TCP)反應器時與來自以 上之電漿處理區域相聯繫之感應線圈(其為「螺旋」線圈或「扁平」線圈)、表面波電漿(SWP)源。針對電漿處理及蝕刻系統之更詳細的解釋，參考2012年8月18日所申請之編號13/589096的申請案，其全部內容係在此併入以供參考。
雖然只有本發明之某些實施例已被詳細地描述如上，但熟悉本技藝者將容易理解：在無重大偏離於本發明之新穎學說以及優點的情形下，實施例中的許多修改係可能的。因此，所有這樣的修改係意圖包含在本發明的範圍內。
600‧‧‧流程圖
610-650‧‧‧步驟

Claims (20)

  1. 一種用來對基板進行圖案化的方法，該方法使用側壁圖像移轉處理，包含：提供一基板，該基板具有形成於該基板的曝露層中之圖案，該圖案係由特徵部寬度臨界尺寸(CD)特性化且該曝露層係由薄膜厚度特性化；共形地沉積一材料層於該圖案上；在該材料層的曝露表面上沉積一第二材料層，其中沉積該第二材料層之步驟使用特製的處理配方以在形成於該圖案之側壁上之該材料層的區域上選擇性地增加該第二材料層的厚度；使用電漿蝕刻處理局部地移除該材料層以曝露該圖案的上表面、開通在該圖案之相鄰特徵部之間的底部區域之該材料層的一部分、並保持在該圖案之該側壁上的該材料層之剩餘部分；及使用一或更多蝕刻處理移除該圖案以留下包含該材料層之剩餘部分以及該第二材料層之最終圖案；其中該特製的處理配方包含：於沉積期間之調整偏壓功率，以平衡該基板的上表面與下表面之間的沉積量、以及平衡該基板的水平表面與垂直表面之間的沉積量。
  2. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中由該薄膜厚度除以該特徵部寬度臨界尺寸所定義之高寬比範圍在約0.5至2.5。
  3. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中該料層包含矽氧化物或矽氮化物。
  4. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中該第二材料層包含低溫氧化物。
  5. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中該第二材料層包含矽(Si)、由氯(Cl)、氟(F)、及溴(Br)組成之群組所選的一或更多元素、以及由氧(O)及氮(N)組成之群組所選的一或更多元素。
  6. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中該沉積該第二材料層之步驟包含將矽(Si)、氧(O)、以及由氟(F)、氯(Cl)、及溴(Br)組成之群組所選的至少一元素引入至該蝕刻處理。
  7. 申請專利範圍第6項之用來對基板進行圖案化的方法，其中該沉積該第 二材料層之步驟包含引入一成膜組成物，該成膜組成物包含四氯化矽(SiCl4 )及氧氣(O2 )作為初期成分。
  8. 申請專利範圍第6項之用來對基板進行圖案化的方法，其中該沉積該第二材料層之步驟包含引入一成膜組成物，該成膜組成物包含四氟化矽(SiF4 )及氧氣(O2 )作為初期成分。
  9. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中該沉積該第二材料層之步驟包含引入碳(C)以及由氟(F)及氫(H)組成之群組所選之至少一元素。
  10. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中該沉積該第二材料層之步驟包含在含碳(C)以及由氟(F)及氫(H)組成之群組所選之至少一元素的環境中執行氣相沉積處理。
  11. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中該沉積該第二材料層之步驟包含執行電漿輔助沉積處理，該電漿輔助沉積處理包含使用一成膜處理組成物產生電漿，該成膜處理組成物包含表示為Cx Hy Fz 的氟碳化合物氣體作為初期成分，其中x及z為非零。
  12. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中該沉積該第二材料層之步驟包含執行電漿輔助沉積處理，該電漿輔助沉積處理包含使用一成膜處理組成物產生電漿，該成膜處理組成物包含表示為Cx Hy 的烴類氣體作為初期成分，其中x及y為非零。
  13. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中該沉積該第二材料層之步驟係在該局部移除步驟期間執行。
  14. 申請專利範圍第13項之用來對基板進行圖案化的方法，其中在該局部移除步驟期間之至少一部分的該電漿蝕刻處理包含調變施加在基板支持裝置之射頻(RF)偏壓的功率位準，該基板係放置於該基板支持裝置上。
  15. 申請專利範圍第14項之用來對基板進行圖案化的方法，其中該RF偏壓之該功率位準係調變在開啟與關閉的狀態之間。
  16. 申請專利範圍第13項之用來對基板進行圖案化的方法，其中至少部分的該電漿蝕刻處理包含調變處理壓力。
  17. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中該沉積該第二材料層之步驟係緊接在該共形地沉積步驟之後且在該局部地移除步驟之 前執行。
  18. 申請專利範圍第1項之用來對基板進行圖案化的方法，其中該曝露層包含一層輻射敏感性材料。
  19. 一種用來對基板進行圖案化的方法，該方法使用側壁圖像移轉處理，包含：提供具有形成於曝露層中之圖案的基板，該圖案係由特徵部寬度臨界尺寸(CD)特性化且該曝露層係由薄膜厚度特性化；共形地沉積材料層於該圖案上，其中該材料層的共形沉積步驟使用特製的配方以在該圖案的每一特徵部上增加該材料層的厚度；使用電漿蝕刻處理局部地移除該材料層以曝露該圖案的上表面、開通在該圖案之相鄰特徵部之間的底部區域之該材料層的一部分、並保持在該圖案之側壁上之該材料層的剩餘部分；及使用一或更多蝕刻處理移除該圖案以留下包含該材料層之該剩餘部分的最終圖案；其中該特製的配方包含：於沉積期間之調整偏壓功率，以平衡該基板的上表面與下表面之間的沉積量、以及平衡該基板的水平表面與垂直表面之間的沉積量。
  20. 申請專利範圍第19項之用來對基板進行圖案化的方法，其中由該薄膜厚度除以該特徵部寬度臨界尺寸所定義之高寬比範圍在約0.5至2.5，該材料層包含矽氧化物或矽氮化物。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9760008B2 (en) * 2013-12-05 2017-09-12 Tokyo Electron Limited Direct current superposition freeze
US9870946B2 (en) 2013-12-31 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and method of forming same
US9165765B1 (en) * 2014-09-09 2015-10-20 Tokyo Electron Limited Method for patterning differing critical dimensions at sub-resolution scales
US9673059B2 (en) * 2015-02-02 2017-06-06 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning integration schemes
US9443731B1 (en) 2015-02-20 2016-09-13 Tokyo Electron Limited Material processing to achieve sub-10nm patterning
US9484202B1 (en) 2015-06-03 2016-11-01 Applied Materials, Inc. Apparatus and methods for spacer deposition and selective removal in an advanced patterning process
US9972502B2 (en) * 2015-09-11 2018-05-15 Lam Research Corporation Systems and methods for performing in-situ deposition of sidewall image transfer spacers
US10886136B2 (en) * 2019-01-31 2021-01-05 Tokyo Electron Limited Method for processing substrates
CN115542660A (zh) * 2022-09-27 2022-12-30 苏州光舵微纳科技股份有限公司 一种基于干法刻蚀工艺的纳米压印微孔掩膜的修正方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050181632A1 (en) * 2001-05-11 2005-08-18 Applied Materials, Inc., A Delaware Corporation HDP-CVD deposition process for filling high aspect ratio gaps
US20060172540A1 (en) * 2005-02-03 2006-08-03 Jeffrey Marks Reduction of feature critical dimensions using multiple masks
US20070048040A1 (en) * 2005-08-31 2007-03-01 Sharp Kabushiki Kaisha Cleaning member and image forming apparatus using the same
US20090087977A1 (en) * 2007-10-01 2009-04-02 Applied Materials, Inc. Low temperature conformal oxide formation and applications
US20100178770A1 (en) * 2009-01-14 2010-07-15 Tokyo Electron Limited Method of etching a thin film using pressure modulation
US20100248488A1 (en) * 2009-03-26 2010-09-30 Applied Materials, Inc. Pulsed plasma high aspect ratio dielectric process

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7638381B2 (en) 2005-10-07 2009-12-29 International Business Machines Corporation Methods for fabricating a semiconductor structure using a mandrel and semiconductor structures formed thereby
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US20090311634A1 (en) 2008-06-11 2009-12-17 Tokyo Electron Limited Method of double patterning using sacrificial structure
JP5011345B2 (ja) 2009-05-15 2012-08-29 東京エレクトロン株式会社 レジストパターンのスリミング処理方法
US8389206B2 (en) 2009-09-22 2013-03-05 Tokyo Electron Limited High normality solution for removing freeze material in lithographic applications
US8940475B2 (en) 2010-11-23 2015-01-27 Tokyo Electron Limited Double patterning with inline critical dimension slimming

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050181632A1 (en) * 2001-05-11 2005-08-18 Applied Materials, Inc., A Delaware Corporation HDP-CVD deposition process for filling high aspect ratio gaps
US20060172540A1 (en) * 2005-02-03 2006-08-03 Jeffrey Marks Reduction of feature critical dimensions using multiple masks
US20070048040A1 (en) * 2005-08-31 2007-03-01 Sharp Kabushiki Kaisha Cleaning member and image forming apparatus using the same
US20090087977A1 (en) * 2007-10-01 2009-04-02 Applied Materials, Inc. Low temperature conformal oxide formation and applications
US20100178770A1 (en) * 2009-01-14 2010-07-15 Tokyo Electron Limited Method of etching a thin film using pressure modulation
US20100248488A1 (en) * 2009-03-26 2010-09-30 Applied Materials, Inc. Pulsed plasma high aspect ratio dielectric process

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