TWI504137B - 混頻電路 - Google Patents

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TWI504137B TW099130208A TW99130208A TWI504137B TW I504137 B TWI504137 B TW I504137B TW 099130208 A TW099130208 A TW 099130208A TW 99130208 A TW99130208 A TW 99130208A TW I504137 B TWI504137 B TW I504137B
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    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing

Description

混頻電路
本發明涉及一種射頻(RF)收發器等所使用的混頻電路，特別涉及一種能改善因切換三極管的導通/關斷而發生的雜訊係數(Noise Figure)，從而能使雜訊係數達到最佳化的混頻電路。
一般情況下，射頻(RF)收發器使用混頻電路，混頻電路將輸入信號與基準信號進行混頻後，從而從混頻信號中提取中間頻率信號後進行解調，或承載中間頻率以在進行調變時使用，這時經由混頻電路切換三極管的導通/關斷會發生雜訊係數(Noise Figure)。
圖1為普通的混頻電路的構成圖。
如圖所示，由如下兩個電路構成。第1混頻電路1，使兩個輸入信號(MIX_IP)(MIX_IN)分別經由兩個源極耦合MOS電晶體(M1,M2)(M3,M4)而產生相位角為0度及180度的第1、第2輸出信號(IF_IP)(IF_IN)；及第2混頻電路2，使所述兩個輸入信號(MIX_IP)(MIX_IN)分別經由兩個源極耦合MOS電晶體(M5,M6)(M7,M8)而產生相位角為-90度與-270度的第3、第4輸出信號(IF_QP)(IF_QN)。
所述第1混頻電路1具有如下結構：皆有第1輸入信號(MIX_INP)被輸入於源極端子的第1、第2MOS電晶體M1、M2與皆有第2輸入信號(MIX_INN)共同被輸入於源極端子的第3、第4 MOS電晶體M3、M4為分別成雙連接；所述第2、第3 MOS電晶體M2、M3的汲極交叉地連接於所述第1、第4 MOS電晶體(M1)(M4)的汲極端子後，再分別連接於第1、第2輸出端子(IF_IP)(IF_IN)；所述第1、第4 MOS電晶體M1、M4的閘極共同連接於第1控制脈衝(LO_IP)；所述第2、第3 MOS電晶體M2、M3的閘極共同連接於第2控制脈衝(LO_IN)。其中，第1、第2脈衝(LO_IP)(LO_IN)是由控制信號產生部(未圖示)所產生並進行輸入，是用於控制開關三極管，即第1-第4 MOS電晶體的開關時序的脈衝，並且將第1控制脈衝(LO_IP)設為基準脈衝，即零相位信號時，第2控制脈衝(LO_IN)則為相對於基準脈衝具有相位移180度，即具有反轉相位的控制脈衝。
另外，所述第2混頻電路(2)與第1混頻電路(1)具有相同的構成，但第5、第8 MOS電晶體(M5)、(M8)的閘極施加有相對於所述第1控制脈衝(LO_IP)具有-90度相位差的第3控制脈衝(LO_QP)，而第6、第7 MOS電晶體(M6)(M7)的閘極施加有相對於所述第1控制脈衝(LO_IP)具有-270度相位差的第4控制脈衝(LO_QN)。
具有如上結構的現有的混頻電路，經由第1-第4控制脈衝而對MOS電晶體(M1-M8)的開關進行控制，從而由兩個輸入信號(MIX_INP)(MIX_INN)發生出具有相位差的第1-第4輸出信號(IF_IP)(IF_IN)(IF_QP)(IF_QN)。
然而，混頻電路的開關三極管的導通/關斷會導致發生雜訊係數(NF)。
圖2為普通的混頻電路的增益與雜訊係數之間的關係圖。
混頻電路中，增益(gain)不會因控制脈衝的工作週期(Duty)而發生較大的變化，而是維持穩定的狀態，但可以知道在工作週期(Duty)為20%的區段中雜訊係數(NF)最低。
但是，現有的混頻電路中，作為開關三極管的第1-第8 MOS電晶體(M1-M8)的閘極上所被施加的控制脈衝雖然分別具有相位差，控制脈衝的工作週期是以50%的固定狀態被輸入。
如現有的混頻電路如圖2所示，工作週期在50%的區段時會有雜訊係數(NF)增加的缺點，從而存在當導通/關斷時會發生雜訊的問題。
為了解決上述問題，本發明的目的在於提供一種混頻電路，能解決如上所述的現有的混頻電路的缺點，改善雜訊係數(NF)，從而能防止雜訊的發生。
本發明的又一目的在於提供一種混頻電路，其使開關三極管，即第1-第8 MOS電晶體(M1-M8)的開關工作週期調整成小於50%，從而減少MOS電晶體被導通/關斷的時間，由此改善雜訊係數(NF)。
本發明的另一目的在於提供一種混頻電路，其將開關控制工作週期調整為20%的區段，從而使雜訊係數降低到最小值。
本發明的另一目的在於提供一種混頻電路，不需要額外使用控制脈衝發生方法，經由連接於現有的開關三極管閘極的控制脈衝的組合，從而達到開關控制時間的減少，且以簡單的電路結構來改善雜訊係數。
為了達到上述目的，本發明提供一種經由源極耦合MOS電晶體而將兩個輸入信號進行混頻後輸出的混頻電路，其特徵在於：在源極耦合MOS電晶體的各源極端上串聯連接工作週期控制用MOS電晶體，在所述工作週期控制用MOS電晶體的閘極上施加工作週期控制用控制脈衝，所述工作週期控制用控制脈衝相對於與其工作週期控制用MOS電晶體串聯連接的源極耦合MOS電晶體的閘極上所施加的控制脈衝而言具有-90度相位差，此外，可以將串聯連接的兩個MOS電晶體的閘極上所被施加的控制脈衝的及組合工作週期控制在25%。
為了如上所述的工作週期控制，本發明實施例中的混頻電路由如下結構的第1、第2混頻電路構成：第1、第2輸入信號分別被輸入於源極耦合端子，源極耦合MOS電晶體中的各MOS電晶體的閘極交叉地連接於另一源極耦合MOS電晶體的汲極後分別連接於第1-第4輸出信號端子，且構成每個源極耦合的2個MOS電晶體的閘極分別連接於第1-第4控制脈衝，從而輸出第1、第2輸出信號與第3、第4輸出信號。此電路特徵在於，所述源極耦合MOS電晶體的源極端子與輸入信號端子之間分別串聯連接工作週期控制用MOS電晶體，且每個工作週期控制用MOS電晶體的閘極端子連接有控制脈衝，所述控制脈衝相對於該工作週期控制用MOS電晶體所串聯連接的MOS電晶體的閘極上所連接的控制脈衝分別具有-90度的相位差，再經由串聯連接的兩個MOS電晶體的閘極控制脈衝的及組合來進行開關處理，從而使得工作週期被控制在20%的區段內。
根據本發明的混頻電路，在源極耦合MOS電晶體的各源極端上串聯連接有工作週期控制用MOS電晶體，由此將工作週期控制在25%，因此相比於現有具有50%的開關工作週期的混頻電路，具有增加增益且減少雜訊係數的效果。
以下參照附圖對本發明的實施例進行如下的詳細說明。
圖3為根據本發明的混頻電路的實施例的電路圖。
如圖所示，本發明的混頻電路包括：第1混頻電路(1)與所述第1混頻電路(1)具有相同構成的第2混頻電路(2)。於第1混頻電路(1)中，第1、第2輸入信號(MIX_INP)(MIX_INN)端子分別連接於以源極耦合的方式成雙連接的第1、第2 MOS電晶體(M1,M2)及第3、第4 MOS電晶體(M3,M4)的源極耦合端子，所述第2、第3 MOS電晶體(M2)、(M3)的汲極相互交叉後共同與第1、第4 MOS電晶體(M1)(M4)的汲極分別連接於第1、第2輸出信號(IF_IP)(IF_IN)端子，所述第1、第4 MOS電晶體(M1)(M4)的閘極連接於第1控制脈衝(LO_IP)，所述第2、第3 MOS電晶體(M2)(M3)的閘極連接有相對於所述第1控制脈衝(LO_IP)具有180度相位差的反轉控制脈衝(即第2控制脈衝)(LO_IN)。於第2混頻電路(2)中，第5-第8 MOS電晶體(M5-M8)中的第5、第8 MOS電晶體(M5)(M8)的閘極連接有第3控制脈衝(LO_QP)，且第6、第7 MOS電晶體(M6)(M7)的閘極連接有第4控制脈衝(LO_QN)，並輸出相對於所述第1輸出信號(IF_IP)具有-90度相位差的第3輸出信號(IF_QP)與具有-270度相位差的第4輸出信號(IF_QN)。此電路特徵在於，所述第1-第8 MOS電晶體(M1-M8)的源極端子分別串聯連接第11-第18 MOS電晶體(M11-M18)，第11、第12 MOS電晶體(M11、M12)、第15、第16 MOS電晶體(M15、M16)是以源極耦合的構成連接於第1輸入信號(MIX_INP)端子，第13、第14 MOS電晶體(M13、M14)、第17、第18 MOS電晶體(M17、M18)以源極耦合的構成連接於第2輸入信號(MIX_INN)端子，第11、第14 MOS電晶體(M11)(M14)的閘極連接有相對於所述第1控制脈衝(LO_IP)具有-270度相位差的第4控制脈衝(LO_QN)，第12、第13 MOS電晶體(M12)(M13)的閘極連接有相對於所述第1控制脈衝(LO_IP)具有-90度相位差的第3控制脈衝(LO_QP)，所述第15、第18 MOS電晶體(M15)(M18)的閘極連接於所述第1控制脈衝(LO_IP)，所述第16、第17 MOS電晶體(M16)(M17)的閘極連接於所述第2控制脈衝(LO_IN)。
本發明的實施例的構成中，雖然是由第1混頻電路(1)與第2混頻電路(2)構成，但很顯然根據需要可以是只具備第1混頻電路(1)或第2混頻電路(2)中的其中一個混頻電路，因為是相同的結構故省略詳細說明。另外，控制脈衝為用於控制混頻電路中的閘極開關，通常混頻電路中是經由使用控制脈衝產生機制(未圖示)而產生，從而使其對混頻電路的開關三極管進行控制，因此在本發明的說明中對控制脈衝發生方法的說明予以省略。
圖4為適用于本發明的第1-第4控制脈衝與工作週期控制的脈衝時序圖。
本發明中，由源極耦合MOS電晶體(M1、M2)(M3、M4)(M5、M6)(M7、M8)構成的一般混頻電路中，根據本發明將工作週期控制用MOS電晶體(M11-M18)分別串聯連接於各源極端子，使得經由被串聯連接的兩個MOS電晶體的閘極脈衝的與組合來控制開關，由此調節工作週期。
首先，第2控制脈衝(LO_IN)為相對於第1控制脈衝(LO_IP)具有180度相位差，即，為具有反轉相位的脈衝，第3控制脈衝(LO_QP)為相對於所述第1控制脈衝(LO_IP)具有-90度相位差的控制脈衝，第4控制脈衝(LO_QN)為相對於第1控制脈衝(LO_IP)具有-270度相位差的控制脈衝。以上四種控制脈衝是在具備有第1混頻電路(1)與第2混頻電路(2)的混頻電路中最常用的控制脈衝，因此本發明中不需要額外使用用於生成控制脈衝的方法或者對脈衝進行加工，只要直接對第1、第2混頻電路的閘極施加控制脈衝，並進行調節其連接關係，即可實現。
本發明中的每個源極耦合MOS電晶體的源極端子上分別串聯連接有工作週期控制用MOS電晶體(M11-M18)，並使每個工作週期控制用MOS電晶體(M11-M18)的閘極控制脈衝相對於被串聯連接的MOS電晶體的閘極脈衝分別具有-90度相位差。從而，經由被串聯連接的兩個MOS電晶體的閘極脈衝的與組合，由此控制開關工作週期。
第1 MOS電晶體(M1)與第11 MOS電晶體(M11)分別被輸入第1控制脈衝(LO_IP)與第4控制脈衝(LO_QN)。從而經由如圖4的IP*QN的工作週期，即，相對於第1控制脈衝工作週期為25%的脈衝時序，來使第11 MOS電晶體(M11)及第1 MOS電晶體(M1)導通信號。第14 MOS電晶體(M14)與第4 MOS電晶體(M4)經由如圖4的IP*QN時序，對信號進行開關處理。
另外，第12 MOS電晶體(M12)與第2 MOS電晶體(M2)分別被輸入有第4控制脈衝(LO_QN)與第2控制脈衝(LO_IN)，並經由如圖4的IN*QN工作週期為25%的脈衝時序，對第12、第2 MOS電晶體(M12、M2)進行開關處理，由此導通信號。第13 MOS電晶體(M13)與第3 MOS電晶體(M3)是經由圖4的IN*QN時序來導通信號。
同理，第15、第5 MOS電晶體(M15,M5)與第18、第8 MOS電晶體(M18、M8)是分別經由相當於第1控制脈衝(LO_IP)與第3控制脈衝(LO_QP)的及組合，如圖4所示的IP*QP之25%的工作週期時序進行開關處理，而第16、第6 MOS電晶體(M16、M6)與第17、第7 MOS電晶體(M17、M7)是經由相當於第2控制脈衝(LO_IN)與第4控制脈衝(LO_QN)的及組合，如圖4所示的IN*QN之25%工作週期時序來進行開關處理。
圖5a及圖5b為根據本發明而控制了工作週期的混頻電路的增益與工作週期之間的關係及雜訊係數與工作週期之間的關係的模擬圖。
根據本發明，連接工作週期控制用MOS電晶體，對用於導通每個信號的工作週期進行控制，如圖5a及圖5b所示，可以看出隨著工作週期的變化，增益與雜訊係數也會發生變化。當控制脈衝的工作週期為25%時，相比於50%，增益如圖5a所示般增加，雜訊係數則如圖5b所示般降低。
因此，本發明與現有的混頻電路相比，可以增加增益或維持增益不變，同時能將開關處理工作週期控制在25%，從而可以明顯降低雜訊係數而達到改善效果。
圖6為應用了根據本發明的混頻電路的示例圖，可以看出是將如圖3的本發明的混頻電路(10)與TIA(Trans-impedance Amplifier，跨阻放大器)(20)連接。如上所述，將本發明的混頻電路(10)連接於收發器裝置的TIA(20)的前端，從而與使用工作週期為50%的一般現有控制脈衝的混頻器進行比較時，可以得到更低的雜訊係數，因此可以達到性能的改善。
另一方面，如圖3所示的本發明的實施例所例舉的雖然是手動型混頻電路，但本發明並不限於此，同樣可適用於主動型混頻電路。
圖7為根據本發明的能動型混頻電路的示例圖，如圖所示，將第1輸入信號(MIX_INP)與所述第1輸入信號(MIX_INP)的反轉相位信號(即第2輸入信號)(MIX_INN)分別輸入於能動元件即NMOS電晶體(M21)(M22)的閘極，所述NMOS電晶體(M21)(M22)的源極端則連接於系統接地，汲極端分別連接於第1混頻電路(1)及第2混頻電路(2)的源極耦合端，並經由偏壓元件(R1-R4)而對所述第1、第2混頻電路(1)(2)的各輸出端子(IF_IP)(IF_IN)(IF_QP)(IF_QN)分別施加電源電壓(VDD)，由此構成主動型混頻電路。
如上所示，圖3的手動型混頻電路與第1、第2混頻電路(1)(2)具有相同的構成，只是將混頻器輸入信號輸入至NMOS電晶體(M21)(M22)的閘極後，經由NMOS電晶體(M21)(M22)而輸入至第1、第2混頻電路(1)(2)的源極耦合端子，並對各輸出端子的電源電壓進行偏壓，從而構成主動型混頻電路。
因此，本發明不僅適用於手動型混頻電路，還可以適用於主動型混頻電路。
以上對本發明的優選的實施例進行了說明，但本案並不限於上述的特定實施例，在不超出申請專利範圍中所要求的本發明範疇內，本發明所屬技術領域的普通技術人員都有可能進行多種變換實施，但這樣的變換實施不可以與本發明的技術思想或展望獨立地進行理解。
1．．．第1混頻電路
2．．．第2混頻電路
10．．．混頻電路
20．．．跨阻放大器(TIA)
M1-M18．．．電晶體
圖1為一般混頻電路的構成圖；
圖2為一般混頻電路的增益與雜訊係數之間的關係圖；
圖3為根據本發明的混頻電路的實施例的電路圖。
圖4為適用於本發明的第1-第4控制脈衝與工作週期控制的脈衝時序圖；
圖5a及圖5b為根據本發明控制工作週期的混頻電路其增益與工作週期之間的關係，及雜訊係數與工作週期之間的關係的模擬圖；
圖6為應用根據本發明的混頻電路的示例圖；
圖7為根據本發明的主動型混頻電路的示例圖。
M1-M18．．．電晶體

Claims (2)

  1. 一種混頻電路，包括有：第1混頻電路，於所述第1混頻電路中，第1、第2輸入信號(MIX_INP)(MIX_INN)端子分別連接於以源極耦合的方式成雙形成的第1、第2 MOS電晶體(M1,M2)及第3、第4 MOS電晶體(M3,M4)的源極耦合端子，所述第2、第3 MOS電晶體(M2)、(M3)的汲極相互交叉後共同與第1、第4 MOS電晶體(M1)(M4)的汲極分別連接於第1、第2輸出信號(IF_IP)(IF_IN)端子，所述第1、第4 MOS電晶體(M1)(M4)的閘極被施加有第1控制脈衝(LO_IP)，所述第2、第3 MOS電晶體(M2)(M4)的閘極連接有相對於所述第1控制脈衝(LO_IP)具有180度相位差的反轉控制脈衝，即第2控制脈衝(LO_IN)；及與所述第1混頻電路(1)具有相同構成的第2混頻電路(2)，於所述第2混頻電路具有第5-第8 MOS電晶體(M5-M8)，其中的第4、第8 MOS電晶體(M5)(M8)的閘極被施加有所述第3控制脈衝(LO_QP)，且第6、第7 MOS電晶體(M6)(M7)的閘極被施加有所述第4控制脈衝(LO_QN)，並輸出相對於所述第1輸出信號(IF_IP)具有-90度相位差的第3輸出信號(IF_QP)與具有-270度相位差的第4輸出信號(IF_QN)，其中所述第1-第8 MOS電晶體(M1-M8)的源極端子分別串聯連接第11-第18 MOS電晶體(M11-M18)，所述第11、第12 MOS 電晶體(M11、M12)、第15、第16 MOS電晶體(M15、M16)是以源極耦合的構成連接於第1輸入信號(MIX_INP)端子，所述第13、第14 MOS電晶體(M13、M14)、所述第17、第18 MOS電晶體(M17、M18)以源極耦合的構成連接於第2輸入信號(MIX_INN)端子，所述第11、第14 MOS電晶體(M11)(M14)的閘極被施加有相對於所述第1控制脈衝(LO_IP)具有-270度相位差的第4控制脈衝(LO_QN)，第12、第13MOS電晶體(M12)(M13)的閘極被施加有相對於所述第1控制脈衝(LO_IP)具有-90度相位差的第3控制脈衝(LO_QP)，第15、第18 MOS電晶體(M15)(M18)的閘極被施加有所述第1控制脈衝(LO_IP)，第16、第17 MOS電晶體(M16)(M17)的閘極被施加有所述第2控制脈衝(LO_IN)，且將工作週期控制在25%。
  2. 如申請專利範圍第1項所述的混頻電路，其中將所述第1輸入信號(MIX_INP)與第2輸入信號(MIX_INN)分別輸入至NMOS電晶體(M21)(M22)的閘極，其源極端被接地且其汲極端連接於所述混頻電路的源極耦合端，且經由偏壓元件而對混頻電路的各輸出端子施加電源電壓(VDD)，從而構成主動型混頻電路。
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