TWI501375B - 多功能半導體封裝結構及其製作方法 - Google Patents

Description

多功能半導體封裝結構及其製作方法

本發明係有關於一種封裝結構及其製作方法，尤指一種多功能半導體封裝結構及其製作方法。

未來的電子產品，將朝著具有輕、薄、短、小的功能，以使得電子產品能更趨於迷你化。而被動元件(passive component)在電子產品中所占的面積又是最龐大的，所以能夠有效地整合被動元件，將使得電子產品可以達到輕、薄、短、小的功能。然而，習知被動元件的設計，皆以單一功能為主。因此，當電子產品需要安裝不同功能的被動元件來保護電子產品時，習知僅能設置多數個單一功能之被動元件於電子產品內。因此習知的作法不僅耗費製造的成本，更是佔用電子產品整體的體積。

再者，在保護元件中，關於暫態電壓抑制器(Transient Voltage Suppressor，TVS)，一般應用於保護積體電路，以避免積體電路會因為負擔過大的電壓而造成的損傷。積體電路一般係設計在一正常電壓範圍下運作。然而，在例如靜電放電(ESD)的狀況下，電快速地瞬變並閃電，此時無法預期與無法控制的高電壓可能意外地擊穿電路。在類似積體電路發生負載過大電壓的這類損傷狀況時，就需要使用TVS來提供保護功能。當積體電路中實施的元件數量增加時，將使得積體電路在遇到過大電壓損傷時更容易造成損傷，此時對TVS防護的需求也更增加。TVS的應用範例如USB電源與資料線防護、數位影訊界面、高速乙太網路、筆記型電腦、顯示器與平面顯示器等等。

然而，以保護元件TVS為例，傳統TVS的封裝方式需要經由打線來達成電性連接，因此造成傳統封裝體積過大、製作成本與時間增加、電流傳送速度降低、及金線的等效電感於高頻產生諧振而導致高頻傳輸號不佳等問題。

本發明實施例在於提供一種多功能半導體封裝結構及其製作方法，其可同時用來封裝至少兩種以上不同類型或不同尺寸的電子元件(包括主動元件或被動元件)，以同時提供至少兩種以上的功能給電子產品使用，並且本發明亦可有效解決“傳統保護元件TVS的封裝方式需要經由打線來達成電性連接”的缺失。

本發明其中一實施例所提供的一種多功能半導體封裝結構，其包括：一基板單元、一電路單元、一支撐單元、一半導體單元、一封裝單元及一電極單元。所述基板單元包括一基板本體及一內埋在所述基板本體內部的共模濾波器，其中所述基板本體具有多個第一側端，且所述共模濾波器具有多個從所述基板本體的多個所述第一側端外露的導電接觸部。所述電路單元包括多個設置於所述基板本體的頂端上的第一導電層及多個設置於所述基板本體的頂端上的第二導電層。所述半導體單元包括多個暫態電壓抑制器，其中每一個所述暫態電壓抑制器電性連接於兩個相對應的所述第一導電層之間。所述封裝單元包括一設置於所述基板本體的頂端上以覆蓋多個所述暫態電壓抑制器的封裝體，其中所述封裝體具有多個分別連接於多個所述第一側端的第二側端，且每一個所述第一導電層的第一末端與每一個所述第二導電層的第二末端從所述封 裝體的多個所述第二側端外露。所述電極單元包括多個設置於所述封裝體的頂端上的頂端電極、多個設置於所述基板本體的底端上的底端電極、及多個設置且電性連接於多個所述頂端電極與多個所述底端電極之間的側端電極，其中多個所述頂端電極分別對應於多個所述第一導電層與多個所述第二導電層，多個所述底端電極分別對應於多個所述頂端電極，且每一個所述側端電極設置於所述封裝體的相對應所述第二側端與所述基板本體的相對應所述第一側端上，以分別電性連接於相對應的所述第一導電層的所述第一末端、相對應的所述第二導電層的所述第二末端及相對應的所述導電接觸部。

本發明另外一實施例所提供的一種多功能半導體封裝結構的製作方法，其包括下列步驟：首先，提供一基板單元，其包括一基板本體及一內埋在所述基板本體內部的共模濾波器，其中所述基板本體具有多個第一側端，且所述共模濾波器具有多個從所述基板本體的多個所述第一側端外露的導電接觸部；接著，形成多個第一導電層與多個第二導電層於所述基板本體的頂端上；然後，放置多個暫態電壓抑制器於多個所述第一導電層上，其中每一個所述暫態電壓抑制器電性連接於兩個相對應的所述第一導電層之間；接下來，形成一封裝體於所述基板本體的頂端上，以覆蓋多個所述暫態電壓抑制器，其中所述封裝體具有多個分別連接於多個所述第一側端的第二側端，且每一個所述第一導電層的第一末端與每一個所述第二導電層的第二末端從所述封裝體的多個所述第二側端外露；緊接著，形成多個頂端電極於所述封裝體的頂端上，且形成多 個底端電極於所述基板本體的底端上，其中多個所述頂端電極分別對應於多個所述第一導電層與多個所述第二導電層，且多個所述底端電極分別對應於多個所述頂端電極；最後，形成多個電性連接於多個所述頂端電極與多個所述底端電極之間的側端電極，其中每一個所述側端電極設置於所述封裝體的相對應所述第二側端與所述基板本體的相對應所述第一側端上，以分別電性連接於相對應的所述第一導電層的所述第一末端、相對應的所述第二導電層的所述第二末端及相對應的所述導電接觸部。

本發明的有益效果可以在於，本發明實施例所提供的多功能半導體封裝結構，其可透過“一內埋在所述基板本體內部的共模濾波器”、“每一個所述暫態電壓抑制器通過兩個相對應的支撐件，以電性連接於兩個相對應的所述第一導電層之間”及“每一個所述側端電極設置於所述封裝體的相對應所述第二側端與所述基板本體的相對應所述第一側端上，以分別電性連接於相對應的所述第一導電層的所述第一末端、相對應的所述第二導電層的所述第二末端及相對應的所述導電接觸部”的設計，以使得本發明多功能半導體封裝結構可同時用來封裝至少兩種以上不同類型或不同尺寸的電子元件(包括主動元件或被動元件)，以同時提供至少兩種以上的功能給電子產品使用，並且本發明亦可有效解決“傳統保護元件TVS的封裝方式需要經由打線來達成電性連接”的缺失。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。

請參閱圖1、及圖2A至圖5B所示，其中圖1為流程圖，圖2A、圖3A、圖4A及圖5A為上視示意圖，圖2B、圖3B、圖4B及圖5B為側視示意圖。由上述圖中可知，本發明提供一種多功能半導體封裝結構Z(或稱電子元件封裝結構)的製作方法，其包括下列步驟：首先，配合圖1、圖2A的步驟(a)及圖2B的步驟(a)所示，步驟S100係為：提供一基板單元1，其包括一基板本體10及一內埋在基板本體10內部的共模濾波器11(Common Mode Filter)，其中基板本體10具有多個第一側端100，且共模濾波器11具有多個從基板本體10的多個第一側端100外露的導電接觸部110。更進一步來說，由於具有防EMI功能的共模濾波器11可以預先被封裝在基板本體10內，所以具有共模濾波器11的基板單元1屬於模組化的構件。另外，多個第一側端100可以依序相連以形成基板本體10的外周圍，並且共模濾波器11的多個導電接觸部110可從基板本體10的外周圍裸露而出。舉例來說，本發明以四個導電接觸部110為其中一實施例來做說明，然而本發明不以此實施例為限制。

接著，配合圖1、圖2A的步驟(b)及圖2B的步驟(b)所示，步驟S102係為：形成多個第一導電層21與多個第二導電層22於基板本體10的頂端上。舉例來說，本發明以四個第一導電層21及兩個第二導電層22為其中一實施例來做說明，然而本發明不以此實施例為限制。

然後，配合圖1、圖3A的步驟(c)及圖3B的步驟(c)所示，步驟S104係為：分別形成多個支撐件30於多個第 一導電層21上。舉例來說，每一個支撐件30為外觀呈現四邊形柱體的銅柱，並且本發明以四個支撐件30為其中一實施例來做說明，然而本發明不以此實施例為限制。

接下來，配合圖1、圖3A的步驟(d)及圖3B的步驟(d)所示，步驟S106係為：分別形成多個導電接合層300於多個支撐件30的頂端上。舉例來說，每一個導電接合層300可為鎳/錫(Ni/Sn)，並且本發明以四個導電接合層300為其中一實施例來做說明，然而本發明不以此實施例為限制。

緊接著，配合圖1、圖4A的步驟(e)及圖4B的步驟(e)所示，步驟S108係為：放置多個暫態電壓抑制器40(Transient Voltage Suppressor，TVS，或稱TVS diode)於多個第一導電層21上，其中每一個暫態電壓抑制器40電性連接於兩個相對應的第一導電層21之間。更進一步來說，每一個暫態電壓抑制器40可設置於兩個相對應的第一導電層21的兩個支撐件30上。由於每一個支撐件30的頂端具有一導電接合層300，所以每一個暫態電壓抑制器40可通過回焊(reflow)的方式以設置於兩個相對應的第一導電層21的兩個支撐件30的兩個導電接合層300上。舉例來說，本發明以兩個暫態電壓抑制器40為其中一實施例來做說明，因為每一個暫態電壓抑制器40的底端具有一第一電極401與一第二電極402，所以每一個暫態電壓抑制器40的第一電極401與第二電極402可分別電性接觸兩個相對應的第一導電層21的兩個支撐件30的兩個導電接合層300，然而本發明不以此實施例為限制。

然後，配合圖1、圖4A的步驟(f)及圖4B的步驟(f) 所示，步驟S110係為：形成一封裝體50於基板本體10的頂端上，以覆蓋多個暫態電壓抑制器40，其中封裝體50具有多個分別連接於多個第一側端100的第二側端500，且每一個所述第一導電層21的第一末端210與每一個第二導電層22的第二末端220從封裝體50的多個第二側端500外露。舉例來說，封裝體50可為任何的不透光封裝體膠體，且封裝體50可通過印刷(printing)或封膠(molding)的方式以形成在基板本體10的頂端上，然而本發明不以此實施例為限制。

接著，配合圖1、圖5A的步驟(g)及圖5B的步驟(g)所示，步驟S112係為：形成多個頂端電極61於封裝體50的頂端上，且形成多個底端電極62於基板本體10的底端上，其中多個頂端電極61分別對應於多個第一導電層21與多個第二導電層22，且多個底端電極62分別對應於多個頂端電極61。舉例來說，本發明以六個頂端電極61及六個底端電極62為其中一實施例來做說明，然而本發明不以此實施例為限制。

最後，配合圖1、圖5A的步驟(h)及圖5B的步驟(h)所示，步驟S114係為：形成多個電性連接於多個頂端電極61與多個底端電極62之間的側端電極63，其中每一個側端電極63設置於封裝體50的相對應第二側端500與基板本體10的相對應第一側端100上，以分別電性連接於相對應的第一導電層21的第一末端210、相對應的第二導電層22的第二末端220及相對應的導電接觸部110。

然而，本發明的製作方法不以只製作單個多功能半導體封裝結構Z為限。例如，本發明亦可同時製作出多個排 列成陣列形狀或矩陣形狀的多功能半導體封裝結構Z，以因應不同的使用需求。

因此，通過上述步驟S100至步驟S114的製作過程，如圖5A的步驟(h)及圖5B的步驟(h)所示，本發明可提供一種多功能半導體封裝結構Z，其包括：一基板單元1、一電路單元2、一半導體單元4、一封裝單元5及一電極單元6。

首先，基板單元1包括一基板本體10及一內埋在基板本體10內部的共模濾波器11(亦即第一電子元件)，其中基板本體10具有多個第一側端100，且共模濾波器11具有多個從基板本體10的多個第一側端100外露的導電接觸部110。電路單元2包括多個設置於基板本體10的頂端上的第一導電層21及多個設置於基板本體10的頂端上的第二導電層22。半導體單元4包括多個暫態電壓抑制器40(亦即第二電子元件)，其中每一個暫態電壓抑制器40電性連接於兩個相對應的第一導電層21之間。更進一步來說，每一個暫態電壓抑制器40設置於兩相鄰的第一導電層21上，且每一個暫態電壓抑制器40電性連接於兩相鄰的第一導電層21之間。封裝單元5包括一設置於基板本體10的頂端上以覆蓋多個暫態電壓抑制器40的封裝體50，其中封裝體50具有多個分別連接於多個第一側端100的第二側端500，且每一個所述第一導電層21的第一末端210與每一個第二導電層22的第二末端220從封裝體50的多個第二側端500外露。電極單元6包括多個設置於封裝體50的頂端上的頂端電極61、多個設置於基板本體10的底端上的底端電極62、及多個設置且電性連接於多個頂 端電極61與多個底端電極62之間的側端電極63，其中多個頂端電極61分別對應於多個第一導電層21與多個第二導電層22，多個底端電極62分別對應於多個頂端電極61，且每一個側端電極63設置於封裝體50的相對應第二側端500與基板本體10的相對應第一側端100上，以分別電性連接於相對應的第一導電層21的第一末端210、相對應的第二導電層22的第二末端220及相對應的導電接觸部110。

再者，更進一步來說，本發明多功能半導體封裝結構Z更進一步包括：一支撐單元3，其包括多個分別設置於多個第一導電層21上的支撐件30，且每一個暫態電壓抑制器40設置於兩個相對應的第一導電層21的兩個支撐件30上。舉例來說，每一個支撐件30可為銅柱，每一個支撐件30的頂端具有一導電接合層300，且每一個暫態電壓抑制器40設置於兩個相對應的第一導電層21的兩個支撐件30的兩個導電接合層300上。另外，每一個暫態電壓抑制器40的底端具有一第一電極401與一第二電極402，且每一個暫態電壓抑制器40的第一電極401與第二電極402可分別電性接觸兩個相對應的第一導電層21的兩個支撐件30的兩個導電接合層300。

〔實施例的可能功效〕

本發明實施例所提供的多功能半導體封裝結構Z，其可透過“一內埋在基板本體10內部的共模濾波器11”、“每一個暫態電壓抑制器40通過兩個相對應的支撐件30，以電性連接於兩個相對應的第一導電層21之間”及“每一個側端電極63設置於封裝體50的相對應第二側端 500與基板本體10的相對應第一側端100上，以分別電性連接於相對應的第一導電層21的第一末端210、相對應的第二導電層22的第二末端220及相對應的導電接觸部110”的設計，以使得本發明多功能半導體封裝結構Z可同時用來封裝至少兩種以上不同類型或不同尺寸的電子元件(包括主動元件或被動元件)，以同時提供至少兩種以上的功能給電子產品使用，並且本發明亦可有效解決“傳統保護元件TVS的封裝方式需要經由打線來達成電性連接”的缺失。故本發明具有降低封裝體積、製作成本及製作時間、增加電流傳送速度、無金線的等效電感於高頻產生諧振而使得高頻傳輸號更清晰。

以上所述僅為本發明之較佳可行實施例，非因此侷限本發明之專利範圍，故舉凡運用本發明說明書及圖式內容所為之等效技術變化，均包含於本發明之範圍內。

Z‧‧‧半導體封裝結構

1‧‧‧基板單元

10‧‧‧基板本體

100‧‧‧第一側端

11‧‧‧共模濾波器

110‧‧‧導電接觸部

2‧‧‧電路單元

21‧‧‧第一導電層

210‧‧‧第一末端

22‧‧‧第二導電層

220‧‧‧第二末端

3‧‧‧支撐單元

30‧‧‧支撐件

300‧‧‧導電接合層

4‧‧‧半導體單元

40‧‧‧暫態電壓抑制器

401‧‧‧第一電極

402‧‧‧第二電極

5‧‧‧封裝單元

50‧‧‧封裝體

500‧‧‧第二側端

6‧‧‧電極單元

61‧‧‧頂端電極

62‧‧‧底端電極

63‧‧‧側端電極

圖1為本發明多功能半導體封裝結構的製作方法的流程圖。

圖2A中的步驟(a)與步驟(b)分別為本發明多功能半導體封裝結構的製作方法的步驟S100與步驟S102的上視示意圖。

圖2B中的步驟(a)與步驟(b)分別為本發明多功能半導體封裝結構的製作方法的步驟S100與步驟S102的側視示意圖。

圖3A中的步驟(c)與步驟(d)分別為本發明多功能半導體封裝結構的製作方法的步驟S104與步驟S106的上視示意圖。

圖3B中的步驟(c)與步驟(d)分別為本發明多功能半導體封裝結構的製作方法的步驟S104與步驟S106的側視示意圖。

圖4A中的步驟(e)與步驟(f)分別為本發明多功能半導體封裝結構的製作方法的步驟S108與步驟S110的上視示意圖。

圖4B中的步驟(e)與步驟(f)分別為本發明多功能半導體封裝結構的製作方法的步驟S108與步驟S110的側視示意圖。

圖5A中的步驟(g)與步驟(h)分別為本發明多功能半導體封裝結構的製作方法的步驟S112與步驟S114的上視示意圖，其中圖5A的步驟(h)也是本發明多功能半導體封裝結構的上視示意圖。

圖5B中的步驟(g)與步驟(h)分別為本發明多功能半導體封裝結構的製作方法的步驟S112與步驟S114的側視示意圖，其中圖5B的步驟(h)也是本發明多功能半導體封裝結構的側視示意圖。

Z‧‧‧半導體封裝結構

1‧‧‧基板單元

10‧‧‧基板本體

100‧‧‧第一側端

11‧‧‧共模濾波器

110‧‧‧導電接觸部

2‧‧‧電路單元

21‧‧‧第一導電層

210‧‧‧第一末端

22‧‧‧第二導電層

220‧‧‧第二末端

3‧‧‧支撐單元

30‧‧‧支撐件

300‧‧‧導電接合層

4‧‧‧半導體單元

40‧‧‧暫態電壓抑制器

401‧‧‧第一電極

402‧‧‧第二電極

5‧‧‧封裝單元

50‧‧‧封裝體

500‧‧‧第二側端

6‧‧‧電極單元

61‧‧‧頂端電極

62‧‧‧底端電極

63‧‧‧側端電極

Claims (9)

1. 一種多功能半導體封裝結構，其包括：一基板單元，其包括一基板本體及一內埋在所述基板本體內部的共模濾波器，其中所述基板本體具有多個第一側端，且所述共模濾波器具有多個從所述基板本體的多個所述第一側端外露的導電接觸部；一電路單元，其包括多個設置於所述基板本體的頂端上的第一導電層及多個設置於所述基板本體的頂端上的第二導電層；一半導體單元，其包括多個暫態電壓抑制器，其中每一個所述暫態電壓抑制器電性連接於兩個相對應的所述第一導電層之間；一封裝單元，其包括一設置於所述基板本體的頂端上以覆蓋多個所述暫態電壓抑制器的封裝體，其中所述封裝體具有多個分別連接於多個所述第一側端的第二側端，且每一個所述第一導電層的第一末端與每一個所述第二導電層的第二末端從所述封裝體的多個所述第二側端外露；一電極單元，其包括多個設置於所述封裝體的頂端上的頂端電極、多個設置於所述基板本體的底端上的底端電極、及多個設置且電性連接於多個所述頂端電極與多個所述底端電極之間的側端電極，其中多個所述頂端電極分別對應於多個所述第一導電層與多個所述第二導電層，多個所述底端電極分別對應於多個所述頂端電極，且每一個所述側端電極設置於所述封裝體的相對應所述第二側端與所述基板本體的相對應所述第 一側端上，以分別電性連接於相對應的所述第一導電層的所述第一末端、相對應的所述第二導電層的所述第二末端及相對應的所述導電接觸部；以及一支撐單元，其包括多個分別設置於多個所述第一導電層上的支撐件，且每一個所述暫態電壓抑制器設置於兩個相對應的所述第一導電層的兩個所述支撐件上，其中每一個所述支撐件的頂端具有一導電接合層，且每一個所述暫態電壓抑制器設置於兩個相對應的所述第一導電層的兩個所述支撐件的兩個所述導電接合層上。
2. 如申請專利範圍第1項所述之多功能半導體封裝結構，其中每一個所述暫態電壓抑制器設置於兩相鄰的所述第一導電層上，且每一個所述暫態電壓抑制器電性連接於兩相鄰的所述第一導電層之間。
3. 如申請專利範圍第1項所述之多功能半導體封裝結構，其中每一個所述支撐件為銅柱。
4. 如申請專利範圍第1項所述之多功能半導體封裝結構，其中每一個所述暫態電壓抑制器的底端具有一第一電極與一第二電極，且每一個所述暫態電壓抑制器的所述第一電極與所述第二電極分別電性接觸兩個相對應的所述第一導電層的兩個所述支撐件的兩個所述導電接合層。
5. 一種多功能半導體封裝結構，其包括：一基板單元，其包括一基板本體及一內埋在所述基板本體內部的第一電子元件，其中所述第一電子元件具有多個從所述基板本體外露的導電接觸部；一電路單元，其包括多個設置於所述基板本體的頂端上 的第一導電層；一半導體單元，其包括多個第二電子元件，其中每一個所述第二電子元件電性連接於兩個相對應的所述第一導電層之間；一封裝單元，其包括一設置於所述基板本體的頂端上以覆蓋多個所述第二電子元件的封裝體，其中每一個所述第一導電層的末端從所述封裝體外露；一電極單元，其包括多個設置於所述封裝體的頂端上的頂端電極、多個設置於所述基板本體的底端上的底端電極、及多個設置且電性連接於多個所述頂端電極與多個所述底端電極之間的側端電極，其中每一個所述側端電極電性連接於相對應的所述第一導電層的所述末端與相對應的所述導電接觸部；以及一支撐單元，其包括多個分別設置於多個所述第一導電層上的支撐件，且每一個所述暫態電壓抑制器設置於兩個相對應的所述第一導電層的兩個所述支撐件上，其中每一個所述支撐件的頂端具有一導電接合層，且每一個所述暫態電壓抑制器設置於兩個相對應的所述第一導電層的兩個所述支撐件的兩個所述導電接合層上。
6. 一種多功能半導體封裝結構的製作方法，其包括下列步驟：提供一基板單元，其包括一基板本體及一內埋在所述基板本體內部的共模濾波器，其中所述基板本體具有多個第一側端，且所述共模濾波器具有多個從所述基板本體的多個所述第一側端外露的導電接觸部； 形成多個第一導電層與多個第二導電層於所述基板本體的頂端上；放置多個暫態電壓抑制器於多個所述第一導電層上，其中每一個所述暫態電壓抑制器電性連接於兩個相對應的所述第一導電層之間；形成一封裝體於所述基板本體的頂端上，以覆蓋多個所述暫態電壓抑制器，其中所述封裝體具有多個分別連接於多個所述第一側端的第二側端，且每一個所述第一導電層的末端與每一個所述第二導電層的第二末端從所述封裝體的多個所述第二側端外露；形成多個頂端電極於所述封裝體的頂端上，且形成多個底端電極於所述基板本體的底端上，其中多個所述頂端電極分別對應於多個所述第一導電層與多個所述第二導電層，且多個所述底端電極分別對應於多個所述頂端電極；以及形成多個電性連接於多個所述頂端電極與多個所述底端電極之間的側端電極，其中每一個所述側端電極設置於所述封裝體的相對應所述第二側端與所述基板本體的相對應所述第一側端上，以分別電性連接於相對應的所述第一導電層的所述第一末端、相對應的所述第二導電層的所述第二末端及相對應的所述導電接觸部。
7. 如申請專利範圍第6項所述之多功能半導體封裝結構的製作方法，其中形成多個所述第一導電層與多個所述第二導電層於所述基板本體的頂端上的步驟後，更進一步包括：分別形成多個支撐件於多個所述第一導電層上， 其中每一個所述暫態電壓抑制器設置於兩個相對應的所述第一導電層的兩個所述支撐件上。
8. 如申請專利範圍第7項所述之多功能半導體封裝結構的製作方法，其中每一個所述支撐件為銅柱，每一個所述支撐件的頂端具有一導電接合層，且每一個所述暫態電壓抑制器設置於兩個相對應的所述第一導電層的兩個所述支撐件的兩個所述導電接合層上。
9. 如申請專利範圍第7項所述之多功能半導體封裝結構的製作方法，其中每一個所述暫態電壓抑制器的底端具有一第一電極與一第二電極，且每一個所述暫態電壓抑制器的所述第一電極與所述第二電極分別電性接觸兩個相對應的所述第一導電層的兩個所述支撐件的兩個所述導電接合層。