TWI500162B - 薄膜電晶體及其製造方法 - Google Patents

Description

薄膜電晶體及其製造方法

本發明是有關於一種電晶體，且特別是有關於一種薄膜電晶體。

在半導體元件製造領域當中，數位電路積體化的成功使得電子及資訊業的進展一日千里；近年來，更將此數位技術擴展至一些類比的領域之中。傳統上，半導體積體電路中僅具有單一介電層，然而隨著積體電路的設計日趨複雜，單一介電層已經不符合新一代積體電路的需要。在傳統方法中，製造高壓元件時，需培養較厚之閘極氧化層才能承受高壓之工作環境。

在傳統的薄膜電晶體設計當中，可以使閘極與源/汲極電極部分重疊或是分隔而不重疊。倘若在設計上使這些電極分離而不重疊，在蝕刻的過程當中可能會因對位不良而產生均勻性不佳的問題，影響薄膜電晶體的電性均勻性，也會因為最小解析度限制而影響閘極的線寬。

另一方面，倘若讓薄膜電晶體的源極與閘極、汲極與閘極產生重疊，雖然可以避免光電流問題，然而，相互重疊的電極將會產生雜散電容，影響電晶體的操作速度；加上薄膜電晶體的部分材料層需要連續成膜，倘若需要增加介電層的厚度來降低雜散電容，則會因為介電層厚度增加而使導通電流量減少，影響電晶體的工作效能。

因此，本發明之一態樣提供一種薄膜電晶體，藉由調整電極與電極之間的介電層厚度，或是藉由調整介電層的介電係數來降低雜散電容，同時仍然能夠維持薄膜電晶體的導通電流量，加快薄膜電晶體的操作速度。

依據本發明一實施例，薄膜電晶體含有一基板、一汲極與源極電極層、一半導體層與一第一介電層、一第二介電層、一閘極電極層、一保護鈍化層以及一畫素電極層。汲極與源極電極層位於基板上，其中汲極與源極電極層劃分為一汲極區域以及一源極區域；半導體層與第一介電層位於汲極與源極電極層上，其中此第一介電層之厚度具有上限；第二介電層位於半導體層與第一介電層之上，其中第二介電層之厚度具有下限；閘極電極層位於第二介電層之上；保護鈍化層位於閘極電極層之上，畫素電極層則位於保護鈍化層之上。

本發明之另一態樣提供一種薄膜電晶體之製作方法，此方法係調整電極與電極之間的介電層厚度，或是調整介電層的介電係數來降低雜散電容，與此同時仍然保有薄膜電晶體的原始導通電流量值，同時加快薄膜電晶體的操作速度。

依據本發明另一實施例，薄膜電晶體製造方法首先提供一基板，於基板上形成一汲極與源極電極層，並將汲極與源極電極層劃分為一汲極區域以及一源極區域；然後於汲極與源極電極層上形成一半導體層與一第一介電層，其 中係使第一介電層之厚度小於等於一第一厚度標準值；接著於半導體層與第一介電層上形成一第二介電層，其中係使第二介電層之厚度大於等於一第二厚度標準值；再於該第二介電層上依序形成一閘極電極層、一保護鈍化層以及一畫素電極層。

以上實施例的薄膜電晶體及其製造方法，藉由調整電極與電極之間的介電層厚度或是介電層之介電係數，來減少雜散電容，增加薄膜電晶體的操作速度。

以下實施例的薄膜電晶體及其製造方法，藉由調整電極與電極之間的介電層(Gate insulator)之厚度或是介電係數，來減少雜散電容，增加薄膜電晶體的操作速度。

請同時參照第1圖以及第2A圖至第2F圖，其係繪示本發明一實施方式薄膜電晶體製造方法之流程圖以及薄膜電晶體之製作流程剖面圖。薄膜電晶體製造方法首先提供一基板201(步驟101)，於基板201上形成汲極與源極電極層203，並將汲極與源極電極層203劃分為汲極區域203b以及源極區域203a(步驟103)，使汲極區域203b與源極區域203a位於同一平面上，減少因閘極電極蝕刻製程對位不準確，使材料層偏移所導致的不均勻性。

接著，於汲極與源極電極層203上形成半導體層205與第一介電層207(步驟105)，其中係使第一介電層207之厚度小於等於第一厚度標準值。詳細來說，可以使第一介電層207之厚度小於等於第一厚度標準值3000Å (埃， 10^-10 )，也可以使第一介電層207之厚度範圍介於大於等於500Å 至小於等於3000Å 之間。

在步驟105之後，接著於半導體層205與第一介電層207上形成第二介電層209(步驟107)，其中係使第二介電層209之厚度大於等於第二厚度標準值。舉例來說，可以使第二介電層209之厚度大於等於第二厚度標準值1500Å ，也可以使第二介電層209之厚度介於大於等於1500Å 至小於等於2um之間。在本發明此一實施例當中，通常都會使第一介電層207之厚度小於第二介電層209之厚度，其中，第一介電層207的厚度儘量減少至可施行範圍來增加導通電流，或使用高介電係數材質，例如氮矽化合物SiNx、氧矽化合物SiOx，來增加導通電流，第二介電層209則增加厚度至可施行範圍，或使用更低介電係數材質，例如有機材料以及樹脂，來減少閘極、源極之間，以及閘極、汲極之間的雜散電容。

在形成第二介電層209之後，接著於第二介電層209上依序堆疊形成閘極電極層211、保護鈍化層(Passivation layer)213，以及畫素電極層215，其中可使汲極區域203b、源極區域203a與閘極電極層211所在區域部分重疊(Overlap)，以避免半導體結構受光照射產生電流，引發光電流問題。綜合來說，此一實施例的薄膜電晶體製造方法，利用六道微影蝕刻製程(Mask)，也就是步驟103至步驟113，分別形成薄膜電晶體的各結構層，來製造出此薄膜電晶體。

請再次參照第2F圖，其係繪示本發明一實施方式薄膜 電晶體之剖面圖。薄膜電晶體200主要含有基板201、汲極與源極電極層203、半導體層205、第一介電層207、第二介電層209、閘極電極層211、保護鈍化層213，以及畫素電極層215。

汲極與源極電極層203位於基板201上，其中汲極與源極電極層203劃分為源極區域203a以及汲極區域203b，源極區域203a與汲極區域203b之間存在一接觸窗219但兩者仍然位於同一平面上，來減少電極蝕刻製程錯位所導致均勻性不佳的問題。半導體層205與第一介電層207位於汲極與源極電極層203上，可以選擇多晶矽來製作此半導體層205。半導體層205與第一介電層207會填滿接觸窗219；其中第一介電層207之厚度具有上限，例如，第一介電層之厚度可小於等於3000Å 或是介於大於等於500Å 至小於等於3000Å 之間。

第二介電層209位於半導體層205與第一介電層207之上，其主要為一低介電係數層，例如有機材料與樹脂，使第二介電層209之介電係數低於第一介電層207之介電係數，其中此第二介電層209之厚度具有下限，例如，第二介電層209之厚度可大於等於1500Å ，或是介於大於等於1500Å 至小於等於2um之間，使第一介電層207之厚度小於第二介電層209之厚度。除此之外，第二介電層209之厚度可以隨需要而具有變化，例如，第二介電層209可以具有兩種不同的厚度，也就是第2F圖當中的厚度A與厚度B，來適應薄膜電晶體的結構。

閘極電極層211位於第二介電層209之上，其中源極 區域203a、汲極區域203b與閘極電極層211所在區域部分重疊，保護鈍化層213位於閘極電極層211之上，最後，畫素電極層215位於保護鈍化層213之上。在此一實施例當中，汲極與源極電極層203、半導體層205、第一介電層207、第二介電層209、保護鈍化層213，以及畫素電極層215形成一上閘極結構(Top gate)。

在此一實施例當中，可以選擇單獨對第二介電層209的厚度進行加厚來降低雜散電容的影響，也可以一併選擇低介電係數材料來形成第二介電層209，例如有機材料、樹脂等，來進一步降低雜散電容的影響。

以上實施例的薄膜電晶體及其製造方法，藉由增厚電極與電極之間的第二介電層厚度，或是以低介電係數材料來製作第二介電層，以減少雜散電容，增加薄膜電晶體的操作速度；同時採用較薄的第一介電層，避免降低電晶體的導通電流。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何在本發明所屬技術領域當中具有通常知識者者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

101~113‧‧‧步驟

200‧‧‧薄膜電晶體

201‧‧‧基板

203‧‧‧汲極與源極電極層

203a‧‧‧源極區域

203b‧‧‧汲極區域

205‧‧‧半導體層

207‧‧‧第一介電層

209‧‧‧第二介電層

211‧‧‧閘極電極層

213‧‧‧保護鈍化層

215‧‧‧畫素電極層

219‧‧‧接觸窗

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：

第1圖係繪示本發明一實施方式薄膜電晶體製造方法 之流程圖。

第2A圖至第2F圖係繪示本發明一實施方式薄膜電晶體之製作流程剖面圖。

200‧‧‧薄膜電晶體

201‧‧‧基板

203‧‧‧汲極與源極電極層

203a‧‧‧源極區域

203b‧‧‧汲極區域

205‧‧‧半導體層

207‧‧‧第一介電層

209‧‧‧第二介電層

211‧‧‧閘極電極層

213‧‧‧保護鈍化層

215‧‧‧畫素電極層

219‧‧‧接觸窗

Claims (21)

1. 一種薄膜電晶體，包含：一基板；一汲極與源極電極層，位於該基板上，其中該汲極與源極電極層劃分為一汲極區域以及一源極區域；一半導體層與一第一介電層，位於該汲極與源極電極層上，其中該第一介電層之厚度具有上限；一第二介電層，位於該半導體層與該第一介電層之上，其中該第二介電層之厚度具有下限；一閘極電極層，位於該第二介電層之上，其中該閘極電極層至少部分接觸該第一介電層，且至少部分該第二介電層位於該第一介電層與未接觸該第一介電層的該閘極電極層之間；一保護鈍化層，位於該閘極電極層之上；以及一畫素電極層，位於該保護鈍化層之上。
2. 如請求項1所述之薄膜電晶體，其中該第一介電層之厚度小於等於3000。
3. 如請求項1所述之薄膜電晶體，其中該第一介電層之厚度範圍為大於等於500至小於等於3000。
4. 如請求項1所述之薄膜電晶體，其中該第二介電層之厚度大於等於1500。
5. 如請求項1所述之薄膜電晶體，其中該第二介電層之厚度範圍為大於等於1500至小於等於2um。
6. 如請求項1所述之薄膜電晶體，其中該第一介電層之厚度小於該第二介電層之厚度。
7. 如請求項1所述之薄膜電晶體，其中該汲極與源極電極層、該半導體層、該第一介電層、該第二介電層、該保護鈍化層，以及該畫素電極層形成一上閘極結構。
8. 如請求項1所述之薄膜電晶體，其中該汲極區域與該源極區域位於同一平面上。
9. 如請求項1所述之薄膜電晶體，其中該第二介電層為一低介電係數層。
10. 如請求項1所述之薄膜電晶體，其中該第二介電層之介電係數低於該第一介電層之介電係數。
11. 如請求項1所述之薄膜電晶體，其中該汲極區域、該源極區域與該閘極電極層所在區域部分重疊。
12. 一種薄膜電晶體製造方法，包含： 提供一基板；於該基板上形成一汲極與源極電極層，並將該汲極與源極電極層劃分為一汲極區域以及一源極區域；於該汲極與源極電極層上形成一半導體層與一第一介電層，其中係使該第一介電層之厚度小於等於一第一厚度標準值；於該半導體層與該第一介電層上形成一第二介電層，其中係使該第二介電層之厚度大於等於一第二厚度標準值；於該第二介電層上形成一閘極電極層，其中該閘極電極層至少部分接觸該第一介電層，且至少部分該第二介電層位於該第一介電層與未接觸該第一介電層的該閘極電極層之間；於該閘極電極層上形成一保護鈍化層；以及於該保護鈍化層之上形成一畫素電極層。
13. 如請求項12所述之薄膜電晶體製造方法，其中係使該第一介電層之厚度小於等於3000。
14. 如請求項12所述之薄膜電晶體製造方法，其中係使該第一介電層之厚度範圍介於大於等於500至小於等於3000之間。
15. 如請求項12所述之薄膜電晶體製造方法，其中係 使該第二介電層之厚度大於等於1500。
16. 如請求項12所述之薄膜電晶體製造方法，其中係使該第二介電層之厚度介於大於等於1500至小於等於2um之間。
17. 如請求項12所述之薄膜電晶體製造方法，其中係使該第一介電層之厚度小於該第二介電層之厚度。
18. 如請求項12所述之薄膜電晶體製造方法，其中係使該汲極區域與該源極區域位於同一平面上。
19. 如請求項12所述之薄膜電晶體製造方法，其中係以一低介電係數材料形成該第二介電層。
20. 如請求項12所述之薄膜電晶體製造方法，其中係以一高介電係數材料形成該第一介電層。
21. 如請求項12所述之薄膜電晶體製造方法，其中係使該汲極區域、該源極區域與該閘極電極層所在區域部分重疊。