TWI499974B - Arithmetic processing device and microcomputer - Google Patents
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Description
本發明關於運算處理裝置之技術，特別是關於適用於數位控制電源的微電腦(以下以單純稱為微電腦)所內建的數位信號處理器(DSP：Digital Signal Processor)等之運算處理裝置，及適用於內建有其的微電腦之有效技術。
例如，適用於數位控制電源的微電腦之中，於數位控制電源，於其之回授控制迴路內之相位補償計算用，需要具有數位．濾波器運算機能，於CPU核心使具備一般的DSP具有的乘積和運算(product-sum operation)指令，或者使濾波器運算及系統的處理於同一之核心執行。此種數位控制電源的微電腦例如揭示於非專利文獻1~3等。
[非專利文獻1]著者：Microchip Technology Inc.，表題：dsPIC33F Family Reference Manual Part 1，章：Section2 CPU，頁：Page2-1，文獻No.：DS70204B，媒體：[online]，發行年：2009年，檢索日：[2011年7月7日]，資訊源：網路<http：//wwl.microchip.com/downloads/en/DeviceDoc/70204B.pdf>
[非專利文獻2]著者：Texas Instruments Inc.，表題：TMS320F28030,TMS320F28031,TMS320F28032,TMS320F28033,TMS320F28034,TMS320F28035 Piccolo Microcontrollers，章：3.3 Brief Descriptions，頁：Page27-34，文獻No.：SPRS584E-APRIL 2009-REVISED MARCH 2011，媒體：[online]，發行年：2009年4月，2011年3月改定，檢索日：[2011年7月7日]，資訊源：網路<http：//focus.tij.co.jp/jp/lit/ds/symlink/tms320f28030.pdf>
[非專利文獻3]著者：新日本無線公司，表題：NJU20010數位電源控制用DSC，章：4.Ximo16結構概要，頁：Page16-23，文獻No.：Ver.2010.6.30，媒體：[online]，發行年：2010年6月30日，檢索日：[2011年7月7日]，資訊源：網路<http：//semicon.njr.co.jp/digital-power-control/index.html>
但是，本發明人針對包含前述非專利文獻1~3等的習知之適用於數位控制電源的微電腦檢討結果發現以下問題。
例如，數位控制電源內之系統處理，涵蓋異常檢知、保護處理、和外部之通信、日誌(log)記錄等之多分歧。其中為實施濾波器運算，確保處理性能，需要採取提
高CPU核心之動作頻率等之性能提升對策。此舉會導致本身消費電力之增大，降低低負荷時之電源之電力效率。
另外，CPU性能成為瓶頸之情況下，控制周期變長，導致電源轉換器電路之功率MOS電晶體之驅動用的脈寬調變(PWM：Pulse Width Modulation)波形之周期無法縮短之問題。如此則，外部電源電路上之LC濾波器電路之常數變大，電源單元之容量亦變大而且成本變高之問題存在。
本發明者有鑑於上述問題點，為了數位控制電源之回授控制迴路內之相位補償計算用，而內建持有數位．濾波器運算機能的小規模之DSP，使該DSP可以和CPU獨立並行動作而構成，而發現其之起動方法。
本發明之代表性之目的在於提供，可以減輕系統處理與濾波器處理之雙方之負荷，可實現消費電力之提升或性能之提升的技術。
本發明之上述及其其他目的以及新規特徵，可由本說明書之記述及添付圖面加以理解。
本發明之代表性之概要簡單說明如下。
(1)代表性之運算處理裝置，係另具有：程式記憶體，其係以運算處理序列作為指令列予以儲存；程式計數器，係用於表示上述運算處理序列之執行中的指令之位置；及控制邏輯電路，係包含上述程式計數器，依據執行
中的指令針對上述運算處理序列進行運算處理之控制；具有以下特徵者。
於上述運算處理序列之各指令之位元場(bit．field)內，係保持有：指令停止旗標資訊，其用於表示上述指令之各個是否為停止該指令之執行，及位元場資訊，其用於表示該指令之執行再度開始觸發條件。上述控制邏輯電路，係進行以下控制：針對上述指令停止旗標資訊顯示為被被清除的指令係直接執行該指令，而前進至次一指令處理；針對上述指令停止旗標資訊顯示為被設定的指令，在上述位元場資訊所對應的執行再度開始觸發條件不成立時係停止執行；針對上述指令停止旗標資訊顯示為被設定的指令，在上述位元場資訊所對應的執行再度開始觸發條件成立時則執行該指令，並前進至次一指令處理。
(2)代表性之微處理器單元，係具有：A/D轉換器，用於對來自上述數位控制電源之電壓信號進行A/D轉換；運算處理裝置，用於對來自上述A/D轉換器之資料進行濾波器運算；脈寬調變器，用於求出上述數位控制電源之功率MOS電晶體之驅動用的PWM波形之工作比；直接記憶體存取控制器，用於由上述A/D轉換器對上述運算處理裝置進行資料傳送，由上述運算處理裝置對上述脈寬調變器進行資料傳送；及中央運算處理裝置，用於進行系統處理；具有以下特徵者。
上述運算處理裝置之濾波器運算與上述中央運算處理
裝置的系統處理，可以獨立、並行執行，上述運算處理裝置係具有上述(1)之構成，上述控制邏輯電路，係如上述(1)而進行控制。
本發明之代表性效果簡單說明如下。
亦即，代表性之效果為可以減輕系統處理與濾波器處理雙方之負荷，可達成消費電力之改善或性能之提升。
以下實施形態中方便上或必要時分割為複數個實施形態或段落(section)加以說明，但除特別明示以外，彼等並非無關係，而是一方具有另一方之一部分或全部之變形例、詳細、補充說明等之關係。
又，以下說明之實施形態中，言及要素之數等(包含個數、數值、量、範圍等)時，除特別明示以及原理上明確限定為特定數以外，並非限定於該特定數，而是可為特定數以上或以下。
又，以下說明之實施形態中，其構成要素(包含要素步驟等)時，除特別明示以及原理上明確為必須以外，並非一定必要。同樣，以下說明之實施形態中，言及構成要素等之形狀、位置關係等時，除特別明示以及原理上明確為非如此不可以外，實質上包含和其之形狀近似或類似者。此一情況，關於上述數值及範圍亦同樣。
以下參照圖面說明本發明之實施形態。又，以下說明實施形態之全圖中，同一功能者原則上附加同一符號，並省略重複說明。又，為使圖面容易理解，即使平面圖亦有附加斜線之情況下。
本發明之實施形態之運算處理裝置(作為一例而於()內標記對應的構成要素，符號等)，係具有：以運算處理序列作為指令之列而予以儲存的程式記憶體(PM)，用於表示執行上述運算處理序列中之指令位置的程式計數器(PC)，包含上述程式計數器，依據執行中之指令來控制上述運算處理序列之運算處理的控制邏輯電路(CL)的運算處理裝置(數位信號處理器DSP)。
於以上之構成，於上述運算處理序列之各指令之位元場內保持有：指令停止旗標資訊(TRIG_WAIT)，用於表示是否停止該指令之執行，及位元場資訊(TRIG_WHAT)，用於表示該指令之執行再度開始觸發條件。上述控制邏輯電路之控制如下，針對上述指令停止旗標資訊被被清除的指令直接執行該指令，並前進至次一指令處理，針對上述指令停止旗標資訊被設定的指令，在上述位元場資訊所對應的執行再度開始觸發條件不成立時停止該指令之執行，針對上述指令停止旗標資訊被設定的指令，在上述位元場資訊所對應的執行再度開始觸發條件成立時執行該指令，並前進至次一指令處理。
更好是，上述運算處理裝置係具有用於將上述運算處理序列用的運算資料予以儲存的複數個暫存器(Rn)，上述複數個暫存器，亦被連接於其他運算處理裝置之匯流排，可由外部進行寫入(亦即值之更新)。上述位元場資訊，係意味著以對上述複數個暫存器之其中那一個暫存器之寫入作為觸發條件予以設定。上述控制邏輯電路，係進行以下控制：針對上述指令停止旗標資訊顯示為被被清除的指令係直接執行該指令，進行上述程式計數器之更新而前進至次一指令處理；針對上述指令停止旗標資訊顯示為被設定的指令，在上述位元場資訊所對應的執行再度開始觸發條件不成立時係停止執行；針對上述指令停止旗標資訊顯示為被設定的指令，在上述位元場資訊所對應的執行再度開始觸發條件成立時則執行該指令，進行上述程式計數器之更新而前進至次一指令處理。
更好是，上述運算處理裝置，係具有：和上述複數個暫存器(Rn)之各個暫存器呈對應的旗標資訊(TRGn：SET_Rn)，由上述其他運算處理裝置對上述複數個暫存器之其中一個之第1暫存器(Rn，例如n=0)進行寫入之後係進行對應之第1旗標資訊(TRGn，例如n=0)之設定。上述控制邏輯電路，係進行如下控制：上述指令停止旗標資訊被設定，而且，上述位元場資訊顯示為以對上述第1暫存器之寫入作為再度開始觸發之指令時，若上述第1旗標資訊被清除則停止而不執行，之後，上述第1旗標資訊被設定後執行該指令，清除上述第1旗標資訊，更新
上述程式計數器而前進至次一指令處理，上述指令停止旗標資訊被設定，而且，上述位元場資訊顯示為以對上述第1暫存器之寫入作為再度開始觸發之指令時，若上述第1旗標資訊被設定則予以執行，清除上述第1旗標資訊，更新上述程式計數器而前進至次一指令處理。
再更好是，於上述運算處理序列之各指令之位元場內，具有用於顯示對外部之中斷輸出的事件資訊(EVENT)。上述控制邏輯電路，係於設定有上述事件資訊的指令被執行之後進行上述程式計數器之更新而前進至次一指令處理之同時，將中斷信號或觸發脈衝信號輸出至外部，而予以控制。
又，內建有本發明之實施形態之運算處理裝置的微電腦，係具有：A/D轉換器(ADC)，用於對來自上述數位控制電源之電壓信號進行A/D轉換；運算處理裝置(數位信號處理器DSP)，用於對來自上述A/D轉換器之資料進行濾波器運算；脈寬調變器(PWM)，用於求出上述數位控制電源之功率MOS電晶體之驅動用的PWM波形之工作比；直接記憶體存取控制器(DMAC)，用於由上述A/D轉換器對上述運算處理裝置進行資料傳送，由上述運算處理裝置對上述脈寬調變器進行資料傳送；及中央運算處理裝置(CPU)，用於進行系統處理。上述運算處理裝置之濾波器運算與上述中央運算處理裝置的系統處理，係可以獨立、並行執行，上述運算處理裝置係具有上述之構成，上述控制邏輯電路，係如上述而進行控制。
對應於以上說明之實施形態之概要的實施形態中，係於以下更具體加以說明。以下說明之實施形態為使用本發明之一例，但本發明不限定於以下之實施形態。
本發明之一實施形態依據圖1~圖7予以說明。
圖1係表示本實施形態之微處理器單元(MCU)對於DC-DC轉換器之控制之一例之方塊圖。本實施形態中之微處理器，除了微電腦以外，亦包含微．控制器．單元等，於此使用符號MCU予以表示。
微處理器單元MCU，主要構成係包含：對輸入電壓信號等進行A/D轉換的A/D轉換器ADC，對來自該A/D轉換器ADC之資料進行濾波器運算的數位信號處理器DSP，求出用於驅動DC-DC轉換器之功率MOS電晶體的PWM波形之工作比的脈寬調變器PWM等。該微處理器單元MCU之製品，如圖4之後述。
DC-DC轉換器係由以下構成：串聯連接於由輸入端子IN被輸入的電源電位與接地電位之間的2個功率MOS電晶體(內建有二極體)M1、M2，用於控制各功率MOS電晶體M1、M2的2個前置緩衝器PB1、PB2，連接於2個功率MOS電晶體M1、M2之連接節點與輸出端子OUT之間的平滑用電感器L及電容器C，進行輸出電壓之分圧
的2個電阻R1、R2等。藉由電阻R1、R2分壓的電壓，係作為輸入電壓信號，而成為微處理器單元MCU之A/D轉換器ADC之輸入。於前置緩衝器PB1、PB2，係被輸入來自微處理器單元MCU之脈寬調變器PWM之輸出信號。
於上述構成中，微處理器單元MCU對於DC-DC轉換器之回授控制迴路處理之流程係如以下。作為一例而使用該微處理器單元MCU對DC-DC轉換器之控制之一例之時序圖、亦即圖2來補足說明。圖2係表示週期中(In-Cycle)，2MHz之例。
首先，於A/D轉換器ADC對輸入電壓信號等進行A/D轉換(0.25μs)，針對該資料藉由數位信號處理器DSP進行濾波器運算(0.2μs)，於脈寬調變器PWM求出進行DC-DC轉換器之功率MOS電晶體M1、M2之驅動用的PWM波形之工作比，將該工作比設定於脈寬調變器PWM內之PWM計時器(0.05μs)。
本實施形態中，上記之A/D轉換至PWM計時器設定為止之流程，係不經由微處理器單元MCU內之中央運算處理裝置CPU，而僅藉由A/D轉換器ADC與數位信號處理器DSP與脈寬調變器PWM之硬體即可進行處理。因此，係採用將執行系統處理的CPU與執行濾波器運算的DSP予以獨立而並行動作之構成。如此則，可減輕系統處理與濾波器處理雙方之負荷，可達成消費電力之改善或性能之提升。
作為圖1所示構成要素以外之構成，係採用配置具有直接記憶體存取控制器(DMAC：Direct Memory Access Controller)之機能模組，在A/D轉換器ADC之轉換終了後，DMAC係自動將資料由A/D轉換器ADC之轉換結果暫存器傳送至數位信號處理器DSP之資料暫存器，起動DSP之運算序列起動，在DSP之運算序列終了之後，同様地DMAC將該結果資料傳送至PWM計時器之工作比設定暫存器的方式。
本實施形態中，藉由以上構成及方式之採用，特別是進行以下之控制微其特徵。詳細係使用圖3~圖7等如後述說明。
於數位信號處理器DSP內，事先以濾波器運算用的序列作為指令列予以記述並保持之。亦即，於DSP專用之程式記憶體(PM)將指令序列予以。作為該程式起動之觸發時點，依據上述處理流程可以考慮為A/D轉換器ADC之轉換結果資料由DMAC對於DSP之資料暫存器(Rn)之寫入。但是，DSP之處理序列使用的輸入資料不限定於一個。於電源回授控制，例如有同時計算電壓值與電流值而使用之情況下或，將複數個電壓值予以比較之情況下等。
數位信號處理器DSP內之指令序列可對應於電源方式而為任意，序列中使用的輸入資料之個數、到達順序、時序並不限定。因此，DSP之處理之起動觸發須有對策。
本實施形態中，數位信號處理器DSP之指令序列之
起動，基本上係以對DSP之資料暫存器(Rn)之資料寫入動作設定為觸發，採用以下方式(1)設置DSP之資料暫存器之個數分之旗標(TRGn：SET_Rn)，該旗標係於對應之DSP之資料暫存器被寫入之後被設定，(2)於指令碼內設置用於表示在對DSP之資料暫存器之寫入到來之前等待該指令之執行的資訊，亦即於指令碼內設置：對DSP之資料暫存器之寫入被執行之後由該指令再起動之表示用的觸發位元(TRIG_WAIT)，以及對那一DSP之資料暫存器之寫入作為指令之再起動之表示用的DSP之資料暫存器編號場(TRIG_WHAT)，(3)當等待對DSP之資料暫存器之資料寫入動作的指令被解碼後繼續進行上述旗標之確認，(4)在該上述旗標被設定，指令再起動條件成立之後自動清除該上述旗標，再度開始指令之執行等。
指令序列完了，運算結果準備完成後，對DMAC傳送事件信號，將DSP之資料暫存器讀入DMAC，將運算結果傳送至PWM計時器之工作比設定暫存器。因此，於指令碼內設置事件位元(EVENT)，其用於表示對DMAC輸出事件信號。在該事件位元被設定的指令之執行完了之時點，對DMAC傳送事件信號。
依據上述構成，直接記憶體存取控制器DMAC可以藉由A/D轉換器ADC之轉換終了觸發，對事先決定的數位信號處理器DSP之資料暫存器進行資料寫入，因此於DSP之指令序列內在輸入資料成為必要為止進行指令序列
之執行，在資料被寫入DSP之資料暫存器資料前停止指令之執行，可於DSP之資料暫存器完成資料準備之後再度開始指令之執行。又，即使複數個輸入資料必要之情況下，該情況下只需暫時停止指令序列即可。如此則，可於任意之DSP之序列之中，依據任意個數、任意順序進行必要資料之準備之同時，執行運算處理。
圖3係表示內建於前述微處理器單元MCU的數位信號處理器DSP之一例之方塊圖。
數位信號處理器DSP，於微處理器單元MCU內係和中央運算處理裝置CPU呈獨立的模組存在，由以下之來源構成。該DSP內之運算全部以固定小數點形式進行。又，於內部僅進行整數運算，小數點之位置可由使用者(程式員)自由想定。
DSP具有由16個16位元汎用暫存器Rn(n=0，1，2，…，15)構成之暫存器檔案RF。該暫存器Rn可使用作為DSP運算時之係數值之記憶或作為數位．濾波器之延遲元件之內部記憶體使用。Rn係連接於可由CPU或DMAC進行讀出．寫入的內部匯流排(Data Bus)。Rn，係連接於以下說明之MUL，DIV之輸入埠。又，Rn可由以下說明的ACC經由SFT接收資料。
DSP之資料路徑單元DPU係具有1個36位元長累加器ACC，將加算運算結果予以記憶。ACC係由ALU、MUL、DIV接受計算結果。ACC可由CPU匯流排(Data Bus)進行存取。於ACC上之加算運算中產生溢位之情況下，運算結果設為飽和之正的最大值或負的最小值。
DSP之資料路徑單元DPU係具有1個乗算器MUL，基本上係進行16位元×16位元之乗算。MUL係由Rn受取資料，對ALU或ACC輸出運算結果。
DSP之資料路徑單元DPU係具有1個之運算單元ALU，基本上係進行36位元+36位元→36位元之加算運算。
DSP之資料路徑單元DPU係具有1個之移位器SFT，僅具有右移位之機能。SFT，係由ACC受取36位元寬之資料，輸入值之中之16位元寬之部分予以抽出(clip)，對Rn輸出16位元寬資料。該抽出操作係等同於右移位操作，有可能產生溢位。溢位產生之情況下，SFT所輸出之值係被設為飽和之正的最大值或負的最小
值。又，於該抽出操作(右移位操作)，最下位位元(LSB)係被進行四捨五入而成為最接近之值。
DSP之資料路徑單元DPU係具有1個之除算器D IV，進行「Rn(16位元精度)÷Rm(16位元精度)→16位元精度×(1/16位元精度)→16位元精度×16位元精度→ACC(32位元精度)」之運算。除算法則，首先，係依據牛頓逼近法(Newton-Raphson Method)求出Rm之逆數，乘上Rn獲得最終結果。內部不存在除算專用之硬體，除算操作係使用內部之其他來源(MUL，ALU，ACC等上述說明者)。
為設定DSP內之執行序列，DSP之控制單元CU，係內建有小容量之程式記憶體PM。PM之容量為16位元寬×16字元。各指令之長度為16位元寬固定。該PM最大僅能記憶16步驟之指令。
暫存器存取介面RAI，係由內部資料匯流排(Data Bus)進行DSP之資料暫存器(暫存器Rn)之存取之介面電路。RAI，係對控制邏輯電路CL傳送用於表示進行暫存器寫入之觸發資訊(Trigger)。
控制邏輯電路CL，係控制DSP之動作全體之區塊。於CL係包含對程式計數器PC或DSP之動作進行設定之暫存器或獲得狀態子之暫存器。CL係具有取入程式記憶體PM內之指令，進行解碼之機能。可對應於各指令而對資料路徑單元DPU輸出控制信號(Control Signals)執行運算處理。於該CL之中，具有如後述圖6所示控制/狀態暫存器(DSPxTRG)，儲存著旗標用於表示對DSP之資料暫存器(暫存器Rn)進行寫入等。由該CL輸出中斷事件資訊(Interrupts Events)。
如以上(1)~(9)，本實施形態之數位信號處理器DSP，係由：包含暫存器R0-R15與暫存器存取介面RAI的暫存器檔案RF，包含累加器ACC與乗算器MUL與運算單元ALU與移位器SFT與除算器DIV的資料路徑單元DPU，及包含程式記憶體PM與控制邏輯電路CL的控制單元CU等構成。
圖4係表示所內建有前述數位信號處理器DSP的微處理器單元製品之一例之方塊圖。
微處理器單元製品，係除了前述圖1所示A/D轉換器ADC與數位信號處理器DSP與脈寬調變器PWM與直接記憶體存取控制器DMAC之外，另外包含中央運算處理裝置CPU，調停器ARB，快閃記憶體FLASH，隨機存
取記憶體RAM，中斷控制器INTC，監控計時器WDT，重置控制器RC，電源開起(power-on)重置電路POR，低電壓檢出電路LVD，模式控制器MC，時脈控制器CC，相位同步電路PLL1，環狀振盪器OSC，內部振盪器IRC，除錯器(debugger)OCD，除錯器介面DBGI/F，相位同步電路PLL2，中斷計時器TM，序列匯流排電路I2C，服務提供者介面SPI，非同步送受信電路UART，比較器CMP，調整器RGL，D/A轉換器DAC，基準電源電路VREF，溫度感測器TEMP，類比接地電路AGND，入輸出電路GPIO等而構成。
於該微處理器單元製品，和本實施形態之特徵關連的區塊為，例如直接記憶體存取控制器DMAC受取來自A/D轉換器ADC等之轉換終了觸發，由A/D轉換器ADC對數位信號處理器DSP進行資料傳送，另外，直接記憶體存取控制器DMAC受取來自數位信號處理器DSP之運算終了後之觸發，以及設置由數位信號處理器DSP對脈寬調變器PWM進行資料傳送之路徑。使該微處理器單元之動作，適用於數位控制電源DC-DC轉換器之控制時之構成係如前述圖1，該動作之時序則圖示於前述圖2。
又，構成該微處理器單元製品之其他區塊(CPU，ARB，FLASH，RAM，INTC，WDT，RC，POR，LVD，MC，CC，PLL1，OSC，IRC，OCD，DBGI/F，PLL2，TM，I2C，SPI，UART，CMP，RGL，DAC，VREF，TEMP，AGND，GPIO等)之動作，基本上和習知之微處
理器單元製品之動作同樣，因此省略該說明。
圖5係表示前述數位信號處理器DSP之指令設定之指令碼表之一例之說明圖。
於該指令碼表，係記錄著指令格式(Instruction Format)，指令種別(Instruction)，動作內容(Operation)，執行週期(Exec．Cycle)之資訊。指令形式係由最上位位元MSB(bit15)至最下位位元LSB(bit0)之16位元，具有指令停止旗標(TRIG_WAIT)，位元場(TRIG_WHAT)，事件位元(EVENT)，操作碼(OPCODE)，指令場A(FIELD A)，指令場B(FIELD B)之資訊。
又，TRIG_WAIT，係除了指令停止旗標以外，亦記載著TRIG_WAIT旗標等。TRIG_WHAT，係除了位元場以外，亦記載著TRIG_WHAT場等。EVENT，係除了事件位元以外，亦記載著EVENT位元等。
以下說明各指令之動作。使用者係事先將該指令儲存於程式記憶體PM內。全部指令係具有觸發．等待機能與事件輸出機能。
該NOP指令為非操作指令。僅程式計數器PC被進行昇數計數。
該JMP指令，係對指定的地址(4位元)進行程式計數器PC之變更後跳回(jump)。
該MUL指令，係進行Rn(16位元)與Rm(16位元)之乗算，將結果儲存於累加器ACC之下位32位元。於累加器ACC之上位側4位元分儲存著和乗算結果之符合位元同一之值。
該MAC指令，係進行Rn(16位元)與Rm(16位元)之乗算，針對獲得之結果進行編碼擴展成為36位元長，將該36位元長之值加於累加器ACC上之36位元值。於該加算處理中產生正方向側之溢位之情況下將加算結果設為0x7_FFFF_FFFF之飽和值，另外，產生負方向側之溢位之情況下將加算結果設為0x8_0000_0000之飽和值。
該DIV指令，首先，係計算Rm(16位元)之逆數值，於內部產生16位元寬精度之值。將該結果(16位元寬精度)乘上Rn(16位元)，將32位元精度之值儲存於累加器ACC。上位4位元係被進行編碼擴展。
關於小數點位置係僅依據程式之推定。例如，Rm之小數點位置位於位元0與位元-1之間之情況下(亦即，Rm為純整數值之情況下)，Rm之逆數值(1/Rm)之小數點位置係位於位元15(符號位元)與位元14之間。另外，Rn之小數點位置位於位元0與位元-1之間之情況下(亦即，Rn為純整數值之情況下)，儲存於該DIV指令之累加器ACC的最終結果之小數點位置係位於位元15與位元14之間。
使用者由累加器ACC取出DIV指令之運算結果時，係使用RSF指令抽出累加器ACC上之任意位置之16位元寬而儲存於暫存器檔案RF。
DSP指令之中，僅DIV指令為多重．週期指令(執行週期數為複數週期)。
該LSF指令，係對Rm僅實施n位元之左移位，將該值儲存於累加器ACC。左移位操作係藉由乗算器MUL之乗算運算來實現。累加器ACC之上位側場係藉由編碼擴展而被引埋。累加器ACC之下位側場係被埋入0。
該RSF指令，係使累加器ACC(36位元)僅實施n位元之右移位，將該結果儲存於暫存器檔案RF之Rm。此意味著，RSF指令係由累加器ACC受取36位元寬資
料，抽出其中之16位元寬之場，作為16位元寬資料儲存於Rm。於該抽出操作(右移位操作)雖有可能產生溢位，該情況下係產生飽和之結果。又，同時，最下位位元LSB係被四捨五入為最接近值。
該MVC指令，係於暫存器檔案RF內之複數個暫存器間藉由鏈接結合方式進行資料傳送者，適用於數位．濾波器之延遲元件之安裝。被鏈接結合的對象暫存器係限定於編號連續者。對應於指令場上之m與n之值，Rm係由Rm-1受取資料，Rm-1係由Rm-2受取資料，其他亦同様。同時，Rn+2係由Rn+1受取資料，Rn+1係由Rn受取資料。Rm內之初期值係被破壊，Rn之值係被維持。使用者指定m<=n之後，該指令係成為等同於NOP指令之動作。
具有以上(1)~(8)之各指令之機能，本實施形態之數位信號處理器DSP進行動作。
圖6係表示前述數位信號處理器DSP內之控制邏輯電路CL被內建的控制/狀態暫存器之一例之說明圖。
控制/狀態暫存器，例如有DSPxTRG(DSPx Execution Trigger Status Register，x為DSP之頻道(channel))，係由位元編號(Bit)，位元名稱(Bit
Name)，讀出/寫入區分(R/W)，初期值(Initial)，記述(Description)，注釋(Note)等之資訊構成。於圖6之例，係表示DSP之「0」頻道之DSP0TRG，DSP之「1」頻道之DSP1TRG之例。
於該DSPxTRG，對DSP之暫存器檔案RF之其中一個暫存器Rn進行寫入之後，該暫存器Rn對應的旗標TRGn係被設定(SET_Rn，Rn=R0~R7)。該各暫存器R0~R7對應的旗標TRGn分別為SET_R0~SET_R7。
圖7係表示前述數位信號處理器DSP之指令起動動作時序之一例之說明圖。DSP之指令起動動作如下。包含該指令起動動作的DSP之動作全體，係藉由內建於DSP的控制邏輯電路CL來控制。
圖7係表示依序執行指令A(INSTR A)，指令B(INSTR B)，指令C(INSTR C)，指令D(INSTR D)之例。各指令中，INSTR A係設為(TRIG_WAIT=0，TRIG_WHAT=x)，INSTR B係設為(TRIG_WAIT=0，TRIG_WHAT=x)，INSTR C係設為(TRIG_WAIT=1，TRIG_WHAT=3)，INSTR D係設為(TRIG_WAIT=0，TRIG_WHAT=x)。
(1)使用者係事先如以下將DSP予以設定(configuration)。
．於程式記憶體PM內將指令序列(指令列)予以寫
入。
．於暫存器檔案RF內之複數個暫存器R0-R15內進行初期值設定(係數或延遲元件之初期值)。
．進行程式計數器PC之初期值設定(程式之開始位置之設定)。
(2)設定DSP全體之動作之有效化。例如，詳細雖未明記，於專用暫存器內具有DSP非致能位元(DSPE)，其被由0設為1而使DSP之動作開始。
(3)DSP之指令序列起動，由PC之初期值之位置起依序執行指令。但是，各指令場內之TRIG_WAIT旗標(圖5)被設定時，該指令在其執行之前係被停止，而等待對應之觸發輸入。針對停止中之指令之指令場內之TRIG_WHAT場(3位元)所對應的編號之暫存器Rn(R0-R7之任一)進行寫入操作後，以其作為再度開始觸發而進行被停止之指令之執行，執行指令被移至PC之次一位址。
(4)指令再度開始用的觸發狀況，係表示於圖6之專用暫存器DSPxTRG(x為DSP之頻道，DSP有2個之製品之情況下為x=0及1)。例如，圖7之上側之記述，於執行前係等待停止中之指令由CPU或DMAC對R3進行資料之寫入(updated(更新)(written(寫入)))。此亦即相當於該指令之指令場內，TRIG_WAIT=1，TRIG_WAIT=3之狀況。關於指令之執行控制，假設DSPxTRG暫存器之SET_R3位元為0，則該指令於執行前
係被維持於停止狀態，一旦DSP或DMAC對R3將值予以寫入之後，SET_R3位元自動被設定(auto set)，開始停止中之指令之執行。此時，SET_R3位元會被自動清除(auto clear)。於此應注意之點為，DSP動作中CPU無須對DSPxTRG暫存器進行存取或監視。但是，除錯時或DSP全體處理之再初期化等之際，係進行CPU之讀出(監視)或寫入(初期化)。
又，如圖7之下側之記述，於某一指令被設定有停止&再度開始觸發，在該指令之執行前為止，DSPxTRG暫存器之對應之位元被設定時(事先之觸發條件成立)則該指令部被停止，而繼續執行。DSPxTRG暫存器之對應之位元自動被清除。
(5)於DSP進行指令序列之執行中，假設PC到達最終位址(0xF)之後，PC被重設成為0x0，DSP執行之指令序列被繼續。
(6)在指令場內之EVENT位元被設定為1的指令之執行終了之後，DSP可對該模組外輸出事件信號或中斷信號輸出。
(7)為進行DSP之除錯，可將DSP設為除錯．模式。此乃藉由對前述圖4之除錯器OCD內之專用暫存器之專用位元DSP_DBG進行設定而可以設定。於該除錯．模式，可在對該專用暫存器之專用位元DSP_STEP進行1寫入之每一次，分別執行1個步驟之指令列。於該除錯．模式，即使指令場內之TRIG_WAIT旗標被設定而指令再
度開始觸發條件不成立之情況下(DSPxTRG暫存器之該位元為0)，DSP_STEP被進行1寫入時該指令亦被進行步驟執行。
如以上(1)~(7)，包含指令起動動作的DSP之動作全體，可以藉由該DSP所內建的控制邏輯電路CL進行控制。
依據以上說明之本實施形態，於數位信號處理器DSP，係具有程式記憶體PM，程式計數器PC，控制邏輯電路CL，複數個暫存器Rn等，又，於內建有該DSP的微處理器單元MCU，係具有A/D轉換器ADC，數位信號處理器DSP，脈寬調變器PWM，直接記憶體存取控制器DMAC，中央運算處理裝置CPU等，如此則可獲得以下效果。
(1)各指令之位元場內，藉由持有TRIG_WAIT旗標與TRIG_WHAT場，如此則，控制邏輯電路CL，針對TRIG_WAIT旗標被清除的指令可以繼續其執行，前進至次一指令處理而加以控制。又，控制邏輯電路CL，針對TRIG_WAIT旗標被設定的指令，在TRIG_WHAT場所對應的執行再度開始觸發條件不成立之情況下係停止該執行，另外，TRIG_WHAT場所對應的執行再度開始觸發條件成立之情況下則進行該執行，前進至次一指令處理而加以控制。
(2)除上述(1)以外，另外，以各指令之位元場內之TRIG_WHAT場對複數個暫存器Rn之其中那一個暫存器進行寫入作為觸發條件而賦予其意味，如此則，控制邏輯電路CL，針對TRIG_WAIT旗標被清除的指令可以繼續執行，進行程式計數器PC之更新，前進至次一指令處理而加以控制。又，控制邏輯電路CL，針對TRIG_WAIT旗標被設定的指令，當TRIG_WHAT場所對應的執行再度開始觸發條件不成立時係停止該指令之執行，另外，TRIG_WHAT場所對應的執行再度開始觸發條件成立時係執行該指令，進行程式計數器PC之更新，前進至次一指令處理而加以控制。
(3)除上述(2)以外，另外，持有和複數個暫存器Rn之各個暫存器呈對應的旗標TRGn(SET_Rn)，當其他運算處理裝置對複數個暫存器Rn之其中一個之第1暫存器Rn進行寫入之後，將對應之第1旗標TRGn予以設定，如此則，控制邏輯電路CL，針對TRIG_WAIT旗標被設定、而且，顯示為以TRIG_WHAT場對第1暫存器Rn之寫入作為再度開始觸發條件而設定之指令，若是第1旗標TRGn處於被清除狀態則停止該指令之執行，之後，當第1旗標TRGn被設定之後進行該指令之執行，清除第1旗標TRGn進行程式計數器PC之更新，前進至次一指令處理而加以控制。另外，控制邏輯電路CL，針對TRIG_WAIT旗標被設定，而且，顯示為以TRIG_WHAT場對第1暫存器Rn之寫入作為再度開始觸發而設定之指
令，若是第1旗標TRGn被設定則繼續執行，清除第1旗標TRGn進行程式計數器PC之更新，前進至次一指令處理而加以控制。
(4)除上述(2)以外，另外，藉由在各指令之位元場內持有EVENT位元，則控制邏輯電路CL，針對EVENT位元被設定的指令之執行後，進行程式計數器PC之更新前進至次一指令處理之同時，對外部輸出中斷信號或觸發脈衝信號而加以控制。
(5)藉由上述(1)~(4)，直接記憶體存取控制器DMAC係藉由A/D轉換器ADC之轉換終了觸發，可以對事先決定的數位信號處理器DSP之資料暫存器Rn進行資料寫入，在DSP之指令序列內被輸入必要的資料之前執行指令序列，在DSP之資料暫存器被寫入資料之前停止指令之執行，當DSP之資料暫存器準備好資料之後可以再度開始指令之執行。又，即使複數個輸入資料為必要之情況下，於該情況下，藉由暫時停止指令序列，則於任意之DSP之序列之中可依據任意個數，任意順序收集必要之資料之同時進行運算處理。
(6)藉由上述(5)，於DSP之運算終了時點對DMAC傳送事件，可經由DMAC將運算結果由DSP之資料暫存器傳送至PWM之工作比暫存器。將該一連串之動作之ADC之轉換開始觸發，設為例如PWM之周期事件信號，如此則，無須經由CPU即可於ADC、DSP、PWM、DMAC之間自動進行輸入、運算、輸出之各處理，例如伴
隨DC-DC轉換器之數位電源之數位．濾波器運算的回授處理，可以被自動執行，CPU可以專注於其以外之系統處理。如此則，可減輕系統處理與濾波器處理之雙方之負荷，可達成消費電力之改善或性能之提升。
於上述實施形態中，係以對數位信號處理器DSP之資料暫存器之寫入作為指令再起動條件予以設定，但亦可以來自DSP之資料暫存器之讀出設為指令再起動條件。該情況下，即使對儲存著運算結果的DSP之資料暫存器不進行讀出，亦可防止該結果值被覆蓋寫入而消失。
以上，依據實施形態具體說明本發明者之發明，但本發明不限定於上述實施形態，在不脫離該要旨範圍內可進行各種變更。
本發明之運算處理裝置，針對數位控制電源取向的微處理器單元所內建的數位信號處理器等之運算處理裝置，以及內建有其之微處理器單元之適用特別有效。另外，亦可利用於使用該微處理器單元的數位電源系統，AC馬達控制用換流器(inverter)等。
MCU‧‧‧微處理器單元
ADC‧‧‧A/D轉換器
DSP‧‧‧數位信號處理器
PWM‧‧‧脈寬調變器
DMAC‧‧‧直接記憶體存取控制器
M1、M2‧‧‧功率MOS電晶體
PB1、PB2‧‧‧前置緩衝器
L‧‧‧電感器
C‧‧‧電容器
R1、R2‧‧‧電阻
IN‧‧‧輸入端子
OUT‧‧‧輸出端子
RF‧‧‧暫存器檔案
R0-R15‧‧‧暫存器
RAI‧‧‧暫存器存取介面
DPU‧‧‧資料路徑單元
ACC‧‧‧累加器
MUL‧‧‧乗算器
ALU‧‧‧運算單元
SFT‧‧‧移位器
DIV‧‧‧除算器
CU‧‧‧控制單元
PM‧‧‧程式記憶體
CL‧‧‧控制邏輯電路
PC‧‧‧程式計數器
DSPxTRG‧‧‧控制/狀態暫存器
CPU‧‧‧中央運算處理裝置
ARB‧‧‧調停器
FLASH‧‧‧快閃記憶體
RAM‧‧‧隨機存取記憶體
INTC‧‧‧中斷控制器
WDT‧‧‧監控計時器
RC‧‧‧重置控制器
POR‧‧‧電源開起重置電路
LVD‧‧‧低電壓檢出電路
MC‧‧‧模式控制器
CC‧‧‧時脈控制器
PLL‧‧‧相位同步電路
OSC‧‧‧環狀振盪器
IRC‧‧‧內部振盪器
OCD‧‧‧除錯器
DBGI/F‧‧‧除錯器介面
PLL2‧‧‧相位同步電路
TM‧‧‧中斷計時器
I2C‧‧‧序列匯流排電路
SPI‧‧‧服務提供者介面
UART‧‧‧非同步送受信電路
CMP‧‧‧比較器
RGL‧‧‧調整器
DAC‧‧‧D/A轉換器
VREF‧‧‧基準電源電路
TEMP‧‧‧溫度感測器
AGND‧‧‧類比接地電路
GPIO‧‧‧入輸出電路
[圖1]本發明之一實施形態之微處理器單元對於DC-
DC轉換器之控制之一例之方塊圖。
[圖2]本發明之一實施形態之微處理器單元對於DC-DC轉換器之控制之一例之時序圖。
[圖3]被內建於本發明之一實施形態之微處理器單元的數位信號處理器之一例之方塊圖。
[圖4]內建有本發明之一實施形態之數位信號處理器的微處理器單元製品之一例之方塊圖。
[圖5]本發明之一實施形態之數位信號處理器之指令設定之指令碼表之一例之說明圖。
[圖6]本發明之一實施形態之數位信號處理器內之控制邏輯電路所內建的控制/狀態暫存器之一例之說明圖。
[圖7]本發明之一實施形態之數位信號處理器之指令起動動作時序之一例之說明圖。
DSP‧‧‧數位信號處理器
RF‧‧‧暫存器檔案
R0-R15‧‧‧暫存器
RAI‧‧‧暫存器存取介面
DPU‧‧‧資料路徑單元
ACC‧‧‧累加器
MUL‧‧‧乗算器
ALU‧‧‧運算單元
SFT‧‧‧移位器
DIV‧‧‧除算器
CU‧‧‧控制單元
PM‧‧‧程式記憶體
CL‧‧‧控制邏輯電路
PC‧‧‧程式計數器
DSPxTRG‧‧‧控制/狀態暫存器
Claims (14)
- 一種微電腦，係使用於數位電源系統之系統處理者，其特徵為：上述微電腦具有：A/D轉換器，用於對來自上述數位控制電源之電壓信號進行A/D轉換；運算處理裝置，用於對來自上述A/D轉換器之資料進行濾波器運算；脈寬調變器，用於求出上述數位控制電源之功率MOS電晶體之驅動用的PWM波形之工作比；直接記憶體存取控制器，用於由上述A/D轉換器對上述運算處理裝置進行資料傳送，由上述運算處理裝置對上述脈寬調變器進行資料傳送；及中央運算處理裝置，用於進行系統處理；進行上述濾波器運算的運算處理裝置，係具有：程式記憶體，係儲存作為指令列的運算處理序列；程式計數器，其內設定有資訊，該資訊表示在上述運算處理序列之指令列中應被執行的指令；及控制邏輯電路，進行運算處理之控制；上述控制邏輯電路控制以下之處理：將具有位元場之構成的上述運算處理序列(sequence)儲存於上述程式記憶體的處理，該位元場係保持有：指令停止旗標資訊，用於表示是否停止上述各指令之執行，及位元場資訊，用於表示該指令之執行再度開 始觸發條件；將上述應被執行的指令設定於上述程式計數器的處理；及執行上述運算處理序列的處理，而該運算處理序列的處理如下被進行：直接執行上述指令停止旗標資訊被清除的指令，並前進至次一指令處理；在和上述位元場資訊呈對應的執行再度開始觸發條件不成立時停止執行上述指令停止旗標資訊被設定的指令；在和上述位元場資訊呈對應的執行再度開始觸發條件成立時執行上述指令停止旗標資訊被設定的指令，並前進至次一指令處理；藉由該構成可以控制成為，使上述運算處理裝置之濾波器運算，獨立於上述中央運算處理裝置對上述數位電源系統的系統處理而被並行執行。
- 如申請專利範圍第1項之微電腦，其中上述運算處理裝置另具有：可由其他運算處理裝置寫入運算資料的複數個暫存器；上述位元場資訊中之上述觸發條件，係依據對上述複數個暫存器之其中哪一暫存器寫入而被更新；上述控制邏輯電路，係依據上述被更新的觸發條件，而控制上述運算處理序列之執行。
- 如申請專利範圍第2項之微電腦，其中具有和上述複數個暫存器之各個暫存器對應的旗標資 訊；上述控制邏輯電路如下進行控制，當來自上述其他運算處理裝置之寫入處理存在時，將有寫入處理之各暫存器所對應的旗標資訊予以設定的處理，依據上述被設定的旗標資訊與上述被更新的觸發條件來控制上述運算處理序列之執行。
- 如申請專利範圍第2項之微電腦，其中於上述運算處理序列之各指令之位元場內，具有表示對外部之中斷輸出的事件資訊；上述控制邏輯電路，係如下進行控制：在執行上述事件資訊被設定的指令之後更新上述程式計數器而移至次一指令處理之同時，將中斷信號或觸發脈衝信號輸出至外部。
- 一種微控制器，係連同包含由功率MOS電晶體構成的DC-DC轉換電路之系統而被使用的微控制器，上述微控制器包含：脈寬調變部，其針對脈寬調變波形之工作比進行運算，產生運算後的工作比之脈寬調變波信號並進行上述功率MOS電晶體之驅動；A/D轉換部，用於將上述DC-DC轉換電路中之電壓信號轉換為數位信號；濾波器運算處理部，係依據來自上述A/D轉換部之資料進行濾波器運算，而將該濾波器運算結果供給至上述脈寬調變部；及 中央運算處理部，用於進行上述系統之系統處理；包含上述DC-DC轉換電路、上述A/D轉換部、上述濾波器運算處理部及上述脈寬調變部的迴路，係構成回授控制迴路，以進行包含上述DC-DC轉換電路的系統之相位補償；上述濾波器運算處理部具有：程式記憶體，係以運算處理序列作為指令列予以儲存；程式計數器，其內設定有資訊，該資訊表示在上述運算處理序列之指令列中應被執行的指令；及控制邏輯電路，進行運算處理之控制；上述控制邏輯電路控制以下之處理：將具有位元場之構成的上述運算處理序列(sequence)儲存於上述程式記憶體的處理，該位元場係保持有：指令停止旗標資訊，用於表示是否停止上述各指令之執行，及位元場資訊，用於表示該指令之執行再度開始觸發條件；將上述應被執行的指令設定於上述程式計數器的處理；及執行上述運算處理序列的處理，而該運算處理序列的處理如下被進行：直接執行上述指令停止旗標資訊被清除的指令，並前進至次一指令處理；在和上述位元場資訊呈對應的執行再度開始觸發條件 不成立時暫時停止執行上述指令停止旗標資訊被設定的指令；在和上述位元場資訊呈對應的執行再度開始觸發條件成立時再度開始執行上述指令停止旗標資訊被設定的指令，執行該處理，並前進至次一指令處理；上述濾波器運算處理部，係依據被設定於上述各指令之位元場的資訊，來控制上述運算處理序列之起動、暫時停止、及再度開始，如此而使上述回授控制迴路之處理和上述中央運算處理部之上述系統處理並行執行。
- 一種微控制器，係連同包含由功率MOS電晶體構成的轉換電路之裝置而被使用的微控制器，上述微控制器包含：脈寬調變部，針對脈寬調變波形之工作比進行運算，產生運算後的工作比之脈寬調變波信號並進行上述功率MOS電晶體之驅動；A/D轉換部，用於將上述轉換電路中之電壓信號轉換為數位信號；濾波器運算處理部，係依據來自上述A/D轉換部之資料進行濾波器運算，而將該濾波器運算結果供給至上述脈寬調變部；及中央運算處理部，用於進行包含上述轉換電路的裝置之系統處理；包含上述轉換電路、上述A/D轉換部、上述濾波器運算處理部及上述脈寬調變部的迴路，係構成回授控制迴 路，以對上述轉換電路進行相位補償；上述濾波器運算處理部具有：程式記憶體，係以運算處理序列作為指令列予以儲存；程式計數器，其內設定有資訊，該資訊表示在上述運算處理序列之指令列中應被執行的指令；及控制邏輯電路，進行運算處理之控制；上述控制邏輯電路控制以下之處理：將具有位元場之構成的上述運算處理序列(sequence)儲存於上述程式記憶體的處理，該位元場係保持有：指令停止旗標資訊，用於表示是否停止上述各指令之執行，及位元場資訊，用於表示該指令之執行再度開始觸發條件；將上述應被執行的指令設定於上述程式計數器的處理；及執行上述運算處理序列的處理，而該運算處理序列的處理如下被進行：直接執行上述指令停止旗標資訊被清除的指令，並前進至次一指令處理；在和上述位元場資訊呈對應的執行再度開始觸發條件不成立時暫時停止執行上述指令停止旗標資訊被設定的指令；在和上述位元場資訊呈對應的執行再度開始觸發條件成立時再度開始執行上述指令停止旗標資訊被設定的指 令，執行該處理，並前進至次一指令處理；上述濾波器運算處理部，係依據被設定於上述各指令之位元場的資訊，來控制上述運算處理序列之起動、暫時停止、及再度開始，如此而使上述回授控制迴路之處理和上述中央運算處理部之上述系統處理被並行執行。
- 如申請專利範圍第5或6項之微控制器，其中上述微控制器另外具有直接記憶體存取控制器部，上述直接記憶體存取控制器部，係控制由上述A/D轉換部至上述濾波器運算處理部之資料傳送及由上述濾波器運算處理部至上述脈寬調變部之資料傳送。
- 一種運算處理裝置，係連同微控制器而被使用的運算處理裝置，上述運算處理裝置具有：程式記憶體，係以運算處理序列作為指令列予以儲存；程式計數器，其內設定有資訊，該資訊表示在上述運算處理序列之指令列中應被執行的指令；及控制邏輯電路，進行運算處理之控制；上述控制邏輯電路控制以下之處理：將具有位元場之構成的上述運算處理序列(sequence)儲存於上述程式記憶體的處理，該位元場係保持有：指令停止旗標資訊，用於表示是否停止上述各指令之執行，及位元場資訊，用於表示該指令之執行再度開始觸發條件；及 執行上述運算處理序列的處理，而該運算處理序列的處理如下被進行：直接執行上述指令停止旗標資訊被清除的指令，並前進至次一指令處理；在和上述位元場資訊呈對應的執行再度開始觸發條件不成立時停止執行上述指令停止旗標資訊被設定的指令；在和上述位元場資訊呈對應的執行再度開始觸發條件成立時執行上述指令停止旗標資訊被設定的指令，而前進至次一指令處理；藉由該構成，可使上述運算處理裝置對上述運算處理序列之執行控制，獨立於上述微控制器具備的中央運算處理部之系統處理而被並行執行。
- 如申請專利範圍第8項之運算處理裝置，其中上述運算處理裝置另具有：可由其他運算處理裝置進行運算資料之寫入的複數個暫存器；上述位元場資訊中之上述觸發條件，係依據對上述複數個暫存器之其中哪一暫存器進行寫入而被更新；上述控制邏輯電路，係依據上述被更新的觸發條件來控制上述運算處理序列之執行。
- 如申請專利範圍第8項之運算處理裝置，其中具有和上述複數個暫存器之各個暫存器呈對應的旗標資訊；上述控制邏輯電路，當來自上述其他運算處理裝置之寫入處理存在時，係進行將存在有寫入處理之各暫存器所 對應的旗標資訊予以設定的處理，依據上述被設定的旗標資訊與上述被更新的觸發條件來控制上述運算處理序列之執行。
- 如申請專利範圍第8項之運算處理裝置，其中於上述運算處理序列之各指令之位元場內，具有表示對外部之中斷輸出的事件資訊；上述控制邏輯電路如下進行控制：在執行上述事件資訊被設定的指令之後將上述程式計數器更新而移至次一指令處理之同時，將中斷信號或觸發脈衝信號輸出至外部。
- 一種濾波器運算處理單元，係連同包含由功率MOS電晶體構成的DC-DC轉換電路之系統用微控制器而被使用的濾波器運算處理單元，上述微控制器包含：脈寬調變部，產生脈寬調變波信號用於驅動上述功率MOS電晶體；A/D轉換部，用於將上述DC-DC轉換電路中之電壓信號轉換為數位信號；及中央運算處理部，用於進行上述系統之系統處理；上述濾波器運算處理單元，係依據來自上述A/D轉換部之資料進行濾波器運算，而將該濾波器運算結果供給至上述脈寬調變部；包含上述DC-DC轉換電路、上述A/D轉換部、上述濾波器運算處理單元及上述脈寬調變部的迴路，係構成回授控制迴路，以進行包含上述DC-DC轉換電路的系統之相位補償； 上述濾波器運算處理單元具備：程式記憶體，係以運算處理序列作為指令列予以儲存；程式計數器，其內設定有資訊，該資訊表示在上述運算處理序列之指令列中應被執行的指令；及控制邏輯電路，進行運算處理之控制；上述控制邏輯電路控制以下之處理：將具有位元場之構成的上述運算處理序列(sequence)儲存於上述程式記憶體的處理，該位元場係保持有：指令停止旗標資訊，用於表示是否停止上述各指令之執行，及位元場資訊，用於表示該指令之執行再度開始觸發條件；將上述應被執行的指令設定於上述程式計數器的處理；及執行上述運算處理序列的處理，而該運算處理序列的處理如下被進行：直接執行上述指令停止旗標資訊被清除的指令，而前進至次一指令處理；在和上述位元場資訊呈對應的執行再度開始觸發條件不成立時暫時停止執行上述指令停止旗標資訊被設定的指令；在和上述位元場資訊呈對應的執行再度開始觸發條件成立時再度開始執行上述指令停止旗標資訊被設定的指令，執行該處理，並前進至次一指令處理；上述濾波器運算處理單元，係依據被設定於上述各指令之位元場的資訊，來控制上述運算處理序列之起動、暫 時停止、及再度開始，如此而使上述回授控制迴路之處理和上述中央運算處理部之上述系統處理被並行執行。
- 一種濾波器運算處理單元，係連同包含由功率MOS電晶體構成的轉換電路之裝置用微控制器而被使用的濾波器運算處理單元，上述微控制器包含：脈寬調變部，產生脈寬調變波信號用於驅動上述功率MOS電晶體；A/D轉換部，用於將上述轉換電路中之電壓信號轉換為數位信號；及中央運算處理部，進行包含由上述功率MOS電晶體構成的轉換電路之裝置的系統處理；上述濾波器運算處理單元，係依據來自上述A/D轉換部之資料進行濾波器運算，而將該濾波器運算結果供給至上述脈寬調變部；包含上述轉換電路、上述A/D轉換部、上述濾波器運算處理單元及上述脈寬調變部的迴路，係構成回授控制迴路，以對上述轉換電路進行相位補償；上述濾波器運算處理單元具備：程式記憶體，係以運算處理序列作為指令列予以儲存；程式計數器，其內設定有資訊，該資訊表示在上述運算處理序列之指令列中應被執行的指令；及控制邏輯電路，進行運算處理之控制；上述控制邏輯電路控制以下之處理：將具有位元場之構成的上述運算處理序列儲存於上述程式記憶體的處理，該位元場係保持有：指令停止旗標資訊，用於表示是否停止上述各指令之執行，及位元場資 訊，用於表示該指令之執行再度開始觸發條件；將上述應被執行的指令設定於上述程式計數器的處理；及執行上述運算處理序列的處理，而該運算處理序列的處理如下被進行：直接執行上述指令停止旗標資訊被清除的指令，而前進至次一指令處理；在和上述位元場資訊呈對應的執行再度開始觸發條件不成立時暫時停止執行上述指令停止旗標資訊被設定的指令；在和上述位元場資訊呈對應的執行再度開始觸發條件成立時再度開始執行上述指令停止旗標資訊被設定的指令，執行該處理，並前進至次一指令處理；上述濾波器運算處理單元，係依據被設定於上述各指令之位元場的資訊，來控制上述運算處理序列之起動、暫時停止、及再度開始，如此而使上述回授控制迴路之處理和上述中央運算處理部之上述系統處理被並行執行。
- 如申請專利範圍第12或13項之濾波器運算處理單元，其中上述微控制器另具有直接記憶體存取控制器部，藉由上述直接記憶體存取控制器部，針對由上述A/D轉換部至上述濾波器運算處理單元之資料傳送以及由上述濾波器運算處理單元至上述脈寬調變部之資料傳送進行控制。
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