TWI488298B - 用於超高電壓半導體裝置製造及程序監控的圖形 - Google Patents

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Description

用於超高電壓半導體裝置製造及程序監控的圖形
本發明之實施例係一般關於一種半導體裝置的製造，而且特別地，本發明是關於一種新的圖形，該圖形使程序監控成為可能，且可用於半導體的製造。
目前對於超高電壓(UHV)半導體裝置有逐漸增加的需求。用來製造超高電壓(UHV)裝置的流程可能帶入一些遍及現有低壓(LV)製造技術的複雜或是困難。例如，對於超高電壓製造程序中程序監控的實施，可能比低壓製造程序更困難。
在低壓製造程序中，監控裝置可以置於晶粒間的劃線上。然而，用於超高電壓製造程序的該監控裝置原本為太大而無法容身於劃線上；此外，將該監控裝置置於其他位置，會降低晶片良率。
因此，本發明指出一些用於超高電壓半導體裝置製造的一種新圖形的範例實施例。該圖形可提供一第二場區，其包括一主晶粒區陣列；以及一第一場區，其包括一監控裝置區及包括一輔助晶粒陣列之一輔助晶粒區。該第二場區高度可由該監控區之高度所分割，如此當圖形的各種具體實施例應用遍及一晶片表面時，可容許用於有效的配置。該圖形，例如，可以置入用於一微影的半導體製造流程中所使用之一光罩中。
因此，依照本發明之一範例實施例，係提供一種半導體裝置(此處所謂“範例”係指“提出作為一舉例、例示或是圖解說明”)，該半半導體裝置包含至少一第二場區，其包括一主晶粒陣列，每一晶粒具有一高度Y1 以及一寬度X1 ，且該主陣列具有一高度Y3 。依照一範例實施例，更包含至少一第一場區，包括具有一高度Y2 及一寬度X2 之一監視區；以及具有一高度Y2 且包括一輔助晶粒陣列之一輔助晶粒區。該等不同區的尺寸可由以下公式相關聯：X2 =n1 ×X1 +adjustment1 、Y2 =n3 ×Y1 +adjustment3 以及Y3 =n4 ×Y2 +adjustment4 ，其中n1 、n3 、與n4 為整數。
根據本發明的又一實施例，係提供一種被配置成在一微影半導體裝置製程之期間使用的光罩，該光罩更被配置成引起至少一第二場區，包括一主晶粒陣列，每一晶粒具有一高度Y1 以及一寬度X1 ，且該主陣列具有一高度Y3 之投影。根據該範例實施例之光罩，更配置成引起包括具有一高度Y2 及一寬度X2 一監視區，以及具有一高度Y2 ，並包括一輔助晶粒陣列之一輔助晶粒區之至少一第一場區之投影。該等不同區的尺寸可由以下公式相關聯；X2 =n1 ×X1 +adjustment1 、Y2 =n3 ×Y1 +adjustment3 以及Y3 =n4 ×Y2 +adjustment4 ，其中n1 、n3 、與n4 為整數。
本發明之另一實施例，係提供一種製造一半導體裝置的方法，其中該方法包含將一特定圖形中的光罩應用於一基板之至少一部分，根據該範例實施例之該特定圖形包括至少一第二場區，包括一主晶粒陣列，每一晶粒具有一高度Y1 以及一寬度X1 ，且該主陣列具有一高度Y3 。該特定圖形又包含至少一第一場區，其包括具有一高度Y2 及一寬度X2 之一監視區，以及具有一高度Y2 並包括一輔助晶粒陣列之一輔助晶粒區。該等不同區的尺寸可由以下公式相關聯；X2 =n1 ×X1 +adjustment1 、Y2 =n3 ×Y1 +adjustment3 以及Y3 =n4 ×Y2 +adjustment4 ，其中n1 、n3 、與n4 為整數。
100．．．第二場區
101．．．晶粒(die)
110．．．第一場區
111．．．監控區
112．．．測試區
120．．．劃線
130．．．緩衝區
150、550、950、1350．．．圖形
200．．．晶圓(wafer)
220．．．對位記號
400、800、1000．．．延伸第一場區
410．．．未使用部分
510、910、1310、1311．．．輔助晶粒區
820．．．延伸監控裝置區
1270、1290．．．配置
X1 、X2 、X3 、s．．．寬度
Y1 、Y2 、Y3 ．．．高度
本發明已以一般名詞作如此說明，現在將以所附圖式作為參考，但非須依比例尺繪製。其中：
第1圖係說明可用於超高電壓半導體裝置之製造期間之一習知圖形；
第2圖係說明第1圖之習知圖形，應用到一晶圓(wafer)表面時；
第3圖係說明第1圖之習知圖形，應用到具有延伸之該等第一場區之一晶圓表面時；
第4圖係依據本發明之一範例實施例，其可用於超高電壓半導體裝置之製造期間；
第5圖係說明第4圖之圖形，依照一範例實施例，應用到一晶圓表面時；
第6圖係說明第4圖之圖形，依照一範例實施例，應用到具有延伸之該等第一場區之一晶圓表面時；
第7圖係依據本發明之一範例實施例，其可用於超高電壓半導體裝置之製造期間；
第8圖係說明第7圖之圖形，依照一範例實施例，應用到具有延伸之該等第一場區之一晶圓表面時；
第9圖係說明第7圖之圖形，依照一範例實施例，應用到具有延伸之該等第一場區之一晶圓表面時；
第10圖係說明第7圖之圖形之二種範例，依照範例實施例，應用到具有延伸之該等第一場區之二晶圓表面時；以及
第11圖係依據本發明之一範例實施例之圖形，其可用於超高電壓半導體裝置之製造中。
某些本發明之實施例，現將參考所附圖式，於此處作更完整描述；其中，某些，但非全部之本發明實施例將被表示。的確，本發明之各種可以各種不同形式予以具體化，且不應被侷限於此處陳述之實施例；然而，這些實施例之提出，係為了使揭露內容滿足於適當的法律規定。
因此，某些範例實施例指向用於半導體裝置製造的新圖形。依照各種範例實施例的圖形，可提供一第二場區，其包含一主晶粒陣列及一第一場區，該第一場區包括一監視區及一輔助晶粒區，該輔助晶粒區包含一輔助晶粒陣列。該第二場區高度可由該監控區之高度所分割，如此當圖形的各種具體實施例應用遍及一晶片表面時，可容許用於有效的配置。依照某些範例具體說明，該圖形，例如，可以置入用於一微影的半導體製造流程中所使用之一光罩中。因此，舉例而言，依照範例具體說明之光罩，可以配置成引起所描述的圖形被投影到一半導體晶圓上，成為一微影半導體製造程序的一部分。依照本發明範例具體所提供之光罩可被利用於，例如，超高電壓(UHV)半導體裝置的製造。然而，本發明之實施例亦可被利用於其他種類之半導體裝置之製造中，以及，例如，於前後文中所述因一監控裝置太大而無法置於劃線之間時，可以被有利地利用。
可以瞭解到，如說明書中所使用，在一參考物體之一平面中之一第一方向所製成的量度所提到之“高度”，係以例如於一光罩、半導體基板、晶圓表面等等為基準。同樣地，在一參考物體之一平面中之一第二方向所製成的量度所提到之“寬度”，該第二方向係正交於該第一方向。
第1圖係說明一用於一超高電壓(UHV)半導體裝置製造程序中之一傳統圖形150。如所示，該圖形(亦可參考稱之為“場(field)”、“光關閉（photo shut）”或簡稱“關閉(shut)”)150可包含一第二場區100，其包括一晶粒陣列101，例如，晶片(chips)。每一晶粒101可以，例如，代表一分開的半導體裝置，例如一積體電路、處理器、晶片或是類似物。如所示，晶粒101之每一個係由劃線120所分開，沿其線可施作切割及裂片以使晶粒101分開。亦如所示，該圖形150可包含一第一場區110。該等第一場區110可被提供於圖形內，例如所繪的測試區112，以允留空間用來作為實驗晶片，例如測試晶片，原型設計或是類似物，使得它們可以在被大量製造前進行測試，例如，在它們被包含在該主晶粒區100中之前。如所示，該第一場區110可亦包含一監控裝置區111。如上所描述，用於超高電壓(UHV)製造中之該程序監控裝置可能太大而無法容身於劃線120上，而且，因此，一或多個該等程序監控裝置可能被納進該監控裝置區111。該程序監控裝置可能包含配置成量度一或多個晶粒101之各種電子特性的裝置，當在製造程序中變異時，會引起該等電子特性之變異。該傳統圖形150可能亦包含一介置於該第一場區110與該第二場區100之間的一緩衝區130。
第2圖說明當應用至一晶圓(wafer)200之該表面時之第1圖中所描述之圖形150。如所示，於某些例子中，一圖形可以於遍及該晶圓之該表面以一排磚方式重製，需保留空間予對位記號(alignment key)220。如從第2圖中所見，該傳統圖形150會由於該第一場區110及該等緩衝區130導致一實質數量之主晶粒101良率損失。第3圖說明該圖形150應用於該晶圓200之該表面上之另一種變化。此案例中，非為全部圖形遍及該晶圓之該表面被重製，而是該第二場區100遍及幾乎大部分該晶圓200之該表面被重製，除了一或多個(於所描述之範例為5個)分佈遍及於該晶圓之表面200之該等延伸第一場區400。如所示，為了能完整地覆蓋該晶圓200之該表面，藉由包含該第一場區110之上方及/或下方之未使用部分410，將該等延伸第一場區400製成與該等第二場區100高度相等。然而，於第3圖中所描述之配置，亦包含未使用部分410，但不僅對良率損失無所助益，更對於程序監控無所助益。
目前翻到第4圖，依照本發明之一範例實施例所描述之一圖形550，如所可見，依照一範例實施例，該圖形550可包含一第一場區110及第二場區100。該第二場區100可包含一主晶粒陣列101，每一晶粒101具有一高度Y1 及一寬度X1 ，以及該主陣列100本身具有一高度Y3 。該第一場區110可包含具有一高度Y2 及一寬度X2 之一監控裝置111。該第一場區110可亦包含具有一高度Y2 及一寬度之一測試區112。除了該監控區111及測試區112之外，該範例實施例之該第一場區110可亦包含一輔助晶粒區510，其包括一輔助晶粒陣列101。如所示，該第一場區110可包括依X方向、Y方向或兩者方向延伸的複數個晶粒。又如所示，範例實施例可亦包含區隔每一不同區域及/或元件之劃線120，例如介置於該主陣列及輔助陣列之每一列或欄之間、圍繞該第二場區100、圍繞該第一場區110、以及介置於該監控裝置111、該測試裝置112以及該輔助晶粒區510之間。該圖形550，依照某些範例實施例，可亦包含介置於該第一場區110及該第二場區100之間之一緩衝區130。
該圖形550之該等不同區及/或元件之尺寸，依照一範例實施例，當該圖形550應用遍及於一晶圓之該表面時，可與每一其它各種方式相關聯以至於增加效率，例如良率。例如，如上所述，假設每一晶粒101具有一高度Y1 及一寬度X1 ，該主陣列100具有一高度Y3 ，該監控裝置區111具有一高度Y2 及一寬度X2 ，以及該測試區112具有一高度Y2 及一寬度X3 ，該各種尺寸可以敘述如下：
X2 = n1 ×X1 + adjustment1 ；
X3 = n2 ×X1 + adjustment2 ；
Y2 = n3 ×Y1 + adjustment3 ；以及
Y3 = n4 ×Q + adjustment4 ，其中n1 、n2 、n3 及n4 為整數且Q為Y2 之一因數。例如，於第4圖中所描述的範例圖形550中，n1 =1，n2 =2，n3 =2及n4 =3且Q=Y2 。依照一更多的範例實施例，Q可以是Y2 的一適當因數。依照又另一的範例實施例，Y2 及Y3 可以是相對互質。也就是說，除了1之外，Y2 與Y3 可以不享有共同的正因數。
因此，該監控區111、測試區112、主晶粒區100以及該輔助晶粒區510之每一該高度及寬度，與該晶粒101之該高度及該寬度成一比例。此外，該第一場區110之高度與該第二場區100之高度成一比例。依照一範例實施例，該調整因子adjustment1 、adjustment2 、adjustment3 及adjustment4 中的每一個可包含劃線調整因子。因此，假設每一劃線120具有一寬度s，該調整因子可以定義如下：
adjustment1 = (n1 –1)×s，
adjustment2 = (n2 –1)×s，
adjustment3 = (n3 –1) ×s，以及
adjustment4 = (n4 –1)×s。
依照另一範例實施例，該調整因子可因其它選項及/或額外空間考量而調整。
第5圖依照一範例實施例當應用到一晶圓200之該表面時，說明第4圖中所描述之該範例圖形550。如所示，依照一範例實施例，該圖形550可以於遍及該晶圓200之該表面以一排磚方式重製，需保留空間予對位記號(alignment key)220。如從第5圖中所可見，該範例圖形可由於該第一場區110及該等緩衝區130而實質減少主晶粒101良率損失之數量，如比較於第2圖中所描述之傳統配置。
依照一額外範例實施例，第6圖說明該圖形550如何可以應用於該晶圓200之該表面之另一範例。此案例中，非為全部圖形550遍及該晶圓之該表面被重製，而是該第二場區100由沿著一或多個(於所描述之範例為5個，然而任一數字均可使用)分佈遍及該晶圓200表面之該等延伸第一場區800遍及幾乎大部分該晶圓200之該表面之一部分被重製，。為了能完整地覆蓋該晶圓200之該表面，藉由將該等延伸第一場區800與該等第二場區100製成相同高度。當該第二場區100之該高度為Y3 = n4 ×Y2 + adjustment4 ，以及該第一場區之該高度為Y2 時，包含一具有與第二場區相同高度之延伸監控裝置區820之一延伸第一場區800，可以藉由沿著與個別高度對應之一軸線排列的n4 個第一場區110。因為該第一場區110之高度與該第二場區100之高度係成比例，並無如第3圖中所描述之傳統配置會有之未使用部分。
目前翻到第7圖，依照本發明之另一範例實施例所描述之一圖形950，如所可見，依照一範例實施例，該圖形950可包含一第一場區110及一第二場區100。該第二場區100可包含一第二場陣列101，每一101具有一高度Y1 及一寬度X1 ，以及該主陣列100本身具有一高度Y3 。該第一場區110可包含具有一高度Y2 及一寬度X2 之一監控裝置111。依照此範例具體內容，該第一場區110排除了先前範例實施例中所描述之一測試區112。該測試區112，例如，可為了一較大之輔助晶粒區910而排除。如所示，該第一場區110可包括依X方向、Y方向或兩者方向延伸的複數個晶粒。又如所示，範例實施例可亦包含區隔每一不同區域及/或元件之劃線120，例如介置於該主陣列及輔助陣列之每一列或欄之間、圍繞該第二場區100、圍繞該第一場區110、以及介置於該監控裝置111、該測試裝置112以及該輔助晶粒區910之間。該圖形950，依照某些範例實施例，可亦包含介置於該第一場區110及該第二場區100之間之一緩衝區130。
如第7圖所描述之該範例圖形950，依照一範例實施例，該圖形950之該等不同區及/或元件之尺寸可有如下相關關係：
X2 + n1 ×X1 + adjustment1 ；
Y2 + n3 ×Y1 + adjustment3 ；以及
Y3 + n4 ×Q + adjustment4 ，其中n1 、n2 、n3 及n4 為整數，且Q可以是Y2 的一因數。例如，於第7圖中所描述的範例圖形950中，n1 =1，n3 =2，n4 =3以及Q=Y2 。依照一更多的範例實施例，Q可以是Y2 的一適當因數。依照又另一的範例實施例，Y2 及Y3 可以是相對互質。
因此，如第4圖所描述之該範例圖形550，第7圖中所描述之圖形950之該監控區111、測試區112、主晶粒區100以及該輔助晶粒區910之每一該高度及寬度，與該晶粒101之該高度及該寬度成一比例。此外，該第一場區110之高度與該第二場區100之高度成一比例。依照一範例實施例，該調整因子adjustment1 、adjustment2 、adjustment3 及adjustment4 可每一包含劃線調整因子。因此，假設每一劃線120具有一寬度s，該調整因子可以定義如下：
adjustment1 =(n1 –1)×s，
adjustment3 =(n3 –1)×s，以及
adjustment4 =(n4 –1)×s。
依照另一範例實施例，該調整因子可因其它選項及/或額外空間考量而調整。
如先前範例圖形，第7圖中所描述之圖形950，例如，可如第5圖所描述，以一排磚方式重製該圖形950以應用於一晶圓之表面。如第8及9圖所示，依照一範例實施例，該圖形950可亦藉由沿著一或多個延伸第一場區1000遍及該表面之一部分重製該第二場區100，來應用於一晶圓200之表面，每一延伸第一場區1000包含沿著與個別高度對應之一軸線排列的n4 個第一場區110。延伸第一場區之任意數量可以被提出，例如如第8圖中所描述之數量5，或是如第9圖中所描述之數量2。於第8圖中所描述之該配置，可以展示約有1%的一良率損失，與第3圖中所描述之傳統配置相比較，其將痛苦承受約有8%的一良率損失。
第10圖描述了當第7圖之範例圖形950應用於遍及一晶圓200之表面時的額外兩種範例配置。如所示，一數量的延伸第一場區1000可以遍及該晶圓200之該表面而提供，每一延伸第一場區1000包括n4 =3個沿著與其高度對應之一軸線排列之第一場區110。如所示，於左側之該範例配置1270含有9個延伸第一場區1000，而於右側之該範例配置1290含有2個。範例配置1270展示大約1.8%之一良率損失，而範例配置1290展示大約0.2%之一良率損失。
可以瞭解到，一寬廣各種的可能配置可以依照各種不同的範例實施例而存在。例如，任何整數數量可以選為n1 、n2 、n3 及/或n4 。如另一範例，在該第一場區中該監控裝置區111之安置位置可以改變。
第10圖描述了如此的一其他範例圖形1350，其具有不同選項之尺寸比率以及一重新安置之監控裝置區111。如所示，該範例圖形1350之該監控裝置區具有一高度Y2 = n3 ×Y1 + adjustment3 ，其中n3 =3，且該第二場區100具有一高度Y2 = n4 ×Y2 + adjustment4 ，其中n4 =2。此外，該監控裝置區111之位置係指向該第一場區110之中心，如背向一邊，因此建立一第一輔助晶粒區1310以及一第二輔助晶粒區1311。如果一測試區112亦包含在內，亦可能將第一場區更加細分，以建立額外的輔助晶粒區。
範例實施例可因此提供各種不同的圖形，以供容許彈性的配置及減少良率損失的半導體裝置製造中所使用。依照範例實施例之圖形，在製造環節中，因一或多個監控裝置無法置於劃線時，可以被有利地利用。因此，依照範例實施例之圖形，例如，在超高電壓半導體裝置之製造中，會有特別的利益。
此處所陳述的許多本發明改良及其他實施例，將使與本發明有關之技藝中具有通常知識者，得知呈現於前述說明及相關圖式之教導存有的益處。因此可了解，本發明非限於該所揭露之特定實施例，亦非限於那些由後附所請求之申請專利範圍中所欲獲知可得改良者及其他實施例。此外，雖然前述說明及相關圖式於元件及/或功能之特定範例組合之前後文中，說明範例實施例；惟仍能了解到，元件及/或功能之不同組合可由各種替代實施例所提出，而無脫離後述所請求申請專利之範圍。關於此點，例如，異於前述明確說明之元件及/或功能的不同組合，亦得由後附所陳述某些申請專利範圍所熟思而得。即使特定名詞於此使用，其係僅為一般性及描述性含意而使用，非為限制之目的。
100．．．第二場區
101．．．晶粒
110．．．第一場區
111．．．監控區
112．．．測試區
120．．．劃線
510．．．輔助晶粒區
550．．．圖形
X1 、X2 、X3 、s．．．寬度
Y1 、Y2 、Y3 ．．．高度

Claims (32)

  1. 一種半導體裝置，包括：至少一第二場區，包括: 一主晶粒陣列，每一晶粒具有一高度Y1 以及一寬度X1 ，且該主陣列具有一高度Y3 ，以及至少一第一場區，包括：一監視區，具有一高度Y2 及一寬度X2 ，以及一輔助晶粒區，包括一輔助晶粒陣列；其中：X2 =n1 ×X1 +adjustment1 ；Y2 =n3 ×Y1 +adjustment3 ；Y3 =n4 ×Q+adjustment4 ；n1 、n3 與n4 為整數；以及Q為Y2 之一因數；以及而且其中該等高度包括於該半導體裝置的一平面中一第一方向所製成的個別量度，以及該等寬度包括於該半導體裝置的該平面中一第二方向所製成的個別量度，該第二方向係與該第一方向正交。
  2. 如申請專利範圍第1項所述之半導體裝置，其中Q為Y2 之一適當因數。
  3. 如申請專利範圍第1項所述之半導體裝置，其中Q = Y2 。
  4. 如申請專利範圍第1項所述之半導體裝置，其中Y2 與Y3 為相對質數。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第一場區包括複數晶粒，該複數晶粒係依該第一及第二方向之至少其一延伸。
  6. 如申請專利範圍第1項所述之半導體裝置，更包括介於至少該主晶粒陣列及該輔助晶粒陣列之每一列及每一欄之間的複數個劃線，每一劃線具有一寬度s，其中：adjustment1 =(n1 -1)×s；adjustment3 =(n3 -1)×s；以及adjustment4 =(n4 -1)×s。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該第一場區更包括具有一高度Y2 及一寬度X3 之一測試晶片區，其中：X3 =n2 ×X1 +adjustment2 且n2 為一整數。
  8. 如申請專利範圍第1項所述之半導體裝置，更包括n4 -1個額外的第一場區，該等第一場區係沿著與其個別高度對應之一軸線而互相相鄰地排列，以形成一延伸第一場區，該延伸第一場區包括具有一高度Y3 之一延伸監視區及具有一高度Y3 之一延伸輔助晶粒區。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該延伸第一場區包括一第一延伸第一場區，該半導體裝置更包括至少一第二延伸第一場區，該第一及該第二延伸第一場區係沿著與其高度對應之一軸線排列。
  10. 如申請專利範圍第9項所述之半導體裝置，更包括第三、第四、及第五延伸第一場區，該第三延伸第一場區係沿著與該第一及該第二延伸第一場區之高度對應之該軸線排列，以及該第四及該第五延伸第一場區係排列在該第二延伸第一場區之任一側，且係沿著與該第二、該第四及該第五延伸第一場區之個別寬度對應之一軸線排列。
  11. 一種被配置成在一微影半導體裝置製程之期間使用的光罩，該光罩更被配置成引起至少以下之投影：至少一第二場區，包括一第二場陣列，每一晶粒具有一高度Y1 以及一寬度X1 ，且該主陣列具有一高度Y3 ，以及至少一第一場區，包括：一監視區，具有一高度Y2 及一寬度X2 ，以及一輔助晶粒區，具有一高度Y2 ，並包括一輔助晶粒陣列；其中：X2 =n1 ×X1 +adjustment1 ；Y2 =n3 ×Y1 +adjustment3 ；Y3 =n4 ×Q+adjustment4 ；n1 、n3 與n4 為整數；以及Q為Y2 之一因數；以及而且其中該等高度包括於該光罩的一平面中一第一方向所製成的個別量度，以及該等寬度包括於該光罩的該平面中一第二方向所製成的個別量度，該第二方向係與該第一方向正交。
  12. 如申請專利範圍第11項所述之光罩，其中Q為Y2 之一適當因數。
  13. 如申請專利範圍第11項所述之光罩，其中Q = Y2 。
  14. 如申請專利範圍第11項所述之光罩，其中Y2 與Y3 為相對質數。
  15. 如申請專利範圍第11項所述之光罩，其中該光罩更被配置成引起介於至少該主晶粒陣列及該輔助晶粒陣列之每一列及每一欄之間的複數劃線之投影，每一劃線具有一寬度s，其中：adjustment1 =(n1 -1)×s；adjustment3 =(n3 -1)×s；以及adjustment4 =(n4 -1)×s。
  16. 如申請專利範圍第11項所述之光罩，其中該第一場區更包括具有一高度Y2 及一寬度X3 之一測試晶片區，其中X3 =n2 ×X1 +adjustment2 且n2 為一整數。
  17. 如申請專利範圍第11項所述之光罩，其中該光罩更被配置成引起n4 -1個額外的第一場區的投影，該等第一場區係沿著與其個別高度對應之一軸線而互相相鄰地排列，以形成一延伸第一場區，該延伸第一場區包括具有一高度Y3 之一延伸監視區及具有一高度Y3 之一延伸輔助晶粒區。
  18. 如申請專利範圍第17項所述之光罩，其中該延伸第一場區包括一第一延伸第一場區，該光罩更被配置成引起至少一第二延伸第一場區的投影，該第一及第二延伸第一場區係沿著與其高度對應之一軸線排列。
  19. 如申請專利範圍第18項所述之光罩，該光罩更被配置成引起至少第三、第四、及第五延伸第一場區的投影，該第三延伸第一場區係沿著與該第一及該第二延伸第一場區之高度對應之該軸線排列，以及該第四及該第五延伸第一場區係排列在該第二延伸第一場區之任一側，且係沿著與該第二、該第四及該第五延伸第一場區之個別寬度對應之一軸線排列。
  20. 一種製造一半導體裝置的方法，該方法包括將一特定圖形中的光應用於一基板之至少一部分，該特定圖形包括：至少一第二場區，包括:一主晶粒陣列，每一晶粒具有一高度Y1 以及一寬度X1 ，且該主陣列具有一高度Y3 ，以及至少一第一場區，包括：一監視區，具有一高度Y2 及一寬度X2 ，以及一輔助晶粒區，包括一輔助晶粒陣列；其中：X2 =n1 ×X1 +adjustment1 ；Y2 =n3 ×Y1 +adjustment3 ；Y3 =n4 ×Q+adjustment4 ；n1 、n3 與n4 為整數；以及Q為Y2 之一因數；以及另外其中該等高度包括於該基板的一平面中一第一方向所製成的個別量度，以及該等寬度包括於該基板的該平面中一第二方向所製成的個別量度，該第二方向係與該第一方向正交。
  21. 如申請專利範圍第20項所述之方法，其中Q為Y2 之一適當因數。
  22. 如申請專利範圍第20項所述之方法，其中Q= Y2 。
  23. 如申請專利範圍第20項所述之方法，其中Y2 與Y3 為相對質數。
  24. 如申請專利範圍第20項所述之方法，其中該特定圖形更包括介於至少該主晶粒陣列及該輔助晶粒陣列之每一列及每一欄之間的複數劃線，每一劃線具有一寬度s，其中：adjustment1 =(n1 -1)×s；adjustment3 =(n3 -1)×s；以及adjustment4 =(n4 -1)×s。
  25. 如申請專利範圍第20項所述之方法，其中該第一場區更包括具有一高度Y2 及一寬度X3 之一測試晶片區，其中X3 =n2 ×X1 +adjustment2 且n2 為一整數。
  26. 如申請專利範圍第20項所述之方法，其中該特定圖形更包括n4 -1個額外的第一場區，該等第一場區係沿著與其個別高度對應之一軸線而互相相鄰地排列，以形成一延伸第一場區，該延伸第一場區包括具有一高度Y3 之一延伸監視區及具有一高度Y3 之一延伸輔助晶粒區。
  27. 如申請專利範圍第20項所述之方法，其中該延伸第一場區包括一第一延伸第一場區，該特定圖形更包括至少一第二延伸第一場區，該第一及該第二延伸第一場區係沿著與其高度對應之一軸線排列。
  28. 如申請專利範圍第27項所述之方法，其中該特定圖案更包括至少第三、第四、及第五延伸第一場區，該第三延伸第一場區係沿著與該第一及該第二延伸第一場區之高度對應之該軸線排列，以及該第四及該第五延伸第一場區係排列在該第二延伸第一場區之任一側，且係沿著與該第二、該第四及該第五延伸第一場區之個別寬度對應之一軸線排列。
  29. 一種半導體裝置，包括：一第二場區，包括：複數晶粒；以及一第一場區，包括：一監視區；以及一輔助晶粒區，包括至少一晶粒。
  30. 一種半導體裝置，包括：一第二場區，包括：複數晶粒；以及一第一場區，包括：一監視區；以及一輔助晶粒區，包括至少一晶粒，該晶粒之一面積大於該第一場區之一空白面積。
  31. 一種半導體裝置，包括：一第二場區，包括：複數晶粒；以及一第一場區，包括：一監視區；以及一輔助晶粒區，包括至少一晶粒，該輔助晶粒區具有一區，該區與該第一場區之任一空白區的形狀相異。
  32. 一種製造一裝置之方法，其步驟包括：形成一第二場區，該第二場區包括：複數晶粒；以及形成一第一場區，該第一場區包括：一監視區；以及一輔助晶粒區，包括至少一晶粒。
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