TWI479606B - 形成pcram自對準位元線方法及自對準深蝕刻方法 - Google Patents

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Shih Hung Chen
Eric A Joseph
Chung Hon Lam
Michael F Lofaro
Hsiang Lan Lung
Alejandro G Schrott
Min Yang
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Description

形成PCRAM自對準位元線方法及自對準深蝕刻方法
本揭露係相關於包括相變材料之半導體裝置。
相變隨機存取記憶體(PRAM)裝置使用相變材料，諸如，例如，硫屬化物合金，儲存資料，其於熱處理後的冷卻期間轉變為結晶狀態或非晶狀態。相變材料的每個狀態具有不同的電阻特性。具體地，於結晶狀態的相變材料具有低電阻以及於非晶狀態的相變材料具有高電阻。結晶狀態典型地指具有邏輯位準(logic level)「0」的「設定狀態(set state)」，以及非晶狀態典型地指具有邏輯位準(logic level)「1」的「重置狀態(reset state)」。為了形成重置狀態，將高電流密度脈衝透過電極施加於相變材料。
在一方面，本揭露係提供形成包括相變材料的裝置之方法。在一具體實施例中，提供生產用於相變材料隨機存取記憶體(PCRAM)裝置之自對準位線的方法，其中該位線係對準於相變材料隨機存取記憶體(PCRAM)裝置之相變材料。在一具體實施例中，該方法包括於下電極的一部分上形成犧牲材料基座，形成相鄰於犧牲材料的至少一介電材料，該至少一介電材料具有實質地與犧牲材料之基座的上表面共面之上表面，對該至少一介電材料以及下電極選擇性地移除犧牲材料之基 座，以對下電極的露出表面提供開口，於下電極的露出表面上沉積相變材料，然後以導電填充材料填充開口，該導電填充材料可提供對準於該相變材料之位線。
在另一方面，採用自對準回蝕程序以提供包括相變材料之半導體裝置，如相變材料隨機存取記憶體(PCRAM)裝置。在一具體實施例中，該方法包括提供穿過材料堆疊(material stack)至下電極的開口，並且將相變材料沉積於下電極之露出表面。於出現於開口之相變材料上形成上電極(upper electrode)，其中提供上電極之導電材料亦形成以覆蓋於材料堆疊的上表面。以蝕刻停止材料(etch stop material)填充開口。在蝕刻停止材料的形成之後，蝕刻覆蓋於材料堆疊之上表面上的上電極之部分。於蝕刻期間，將出現於開口內的上電極之部分由蝕刻停止材料所保護。再將蝕刻停止材料經由選擇性地對上電極和材料堆疊蝕刻而移除。可形成與上電極電性溝通的通孔。
5‧‧‧基座
10、100‧‧‧下電極
15‧‧‧共形層
20、200‧‧‧層間介電層
25、250‧‧‧開口
30a、30b、300a、300b‧‧‧相變材料
35‧‧‧犧牲填充材料
36‧‧‧阻障金屬層
40‧‧‧導電填充材料
45‧‧‧橋接介電層
50‧‧‧氣隙
150‧‧‧基板
210、215‧‧‧平坦化終止層
225‧‧‧材料堆疊
400a‧‧‧上電極
400b‧‧‧導電材料
450‧‧‧蝕刻終止材料
475‧‧‧介電材料
485‧‧‧內連接
以下的詳細描述係以範例方式提供，並且非意圖限制本發明，將結合伴隨的圖式以最佳地領會，其中相似的引用編號表示相似的元素及部分，其中：第1圖為用於形成位線的方法之一具體實施例的起始結構剖面圖，該位線自對準於依據本揭露之相變材料，其中犧牲材料基座形成於下電極的一部分。
第2圖為依據本揭露之一具體實施例，描述於犧牲材料基座上形成共形層(conformal layer)之剖面圖。
第3圖為依據本揭露之一具體實施例，描述於共形層上形成層間介電層，並描述平坦化以移除層間介電層之部分與覆蓋在犧牲材料之基座上之共形層之剖面圖。
第4圖為依據本揭露之一具體實施例，描述選擇性地對共形層與下電極移除犧牲材料之基座以對下電極之露出表面提供開口之剖面圖。
第5圖為依據本揭露之一具體實施例，描述沉積在下電極之露出表面以及層間介電層之上表面上的相變材料之剖面圖。
第6A-6B圖為依據本揭露，描述沉積填充開口之旋塗玻璃或光阻材料的若干具體實施例。
第7圖為依據本揭露之一具體實施例，描述將在第6A圖中描述之結構平坦化，以移除出現於層間介電層之上表面的相變材料的一具體實施例。
第8圖為依據本揭露之一具體實施例，描述移除填充開口之旋塗玻璃或光阻材料，以露出出現於其中的相變材料之剖面圖。
第9圖為依據本揭露之一具體實施例，描述將金屬阻障層(barrier layer)沉積於開口內、將導電填充材料沉積於開口內，以及將導電填充材料平坦化以提供一位線之剖面圖。
第10圖描述本揭露之一具體實施例的剖面圖，其中出現氣隙以分離相鄰位線。
第11圖係依據本揭露的一方面，為一種用於自對準回蝕程序之一具體實施例中之起始構造的剖面圖，該程序包括透過材料堆疊於出現於開口內的相變材料形成上電極。
第12圖為依據本揭露之一具體實施例，描述以蝕刻停止材料填充開口之剖面圖。
第13圖為依據本揭露之一具體實施例，描述將描述於第12圖之結構平坦化，直到出現於開口外的上電極之部分具有與蝕刻停止材料之上表面共面的上表面之剖面圖。
第14圖為依據本揭露之一具體實施例，描述蝕刻出現於材料堆疊的上表面上之上電極之部分，其中出現於開口內的上電極由蝕刻停止材料所保護之剖面圖。
第15圖為依據本揭露之一具體實施例，描述平坦化以移除出現於材料堆疊之上表面的相變材料之部分而停止於平坦化停止層之剖面圖。
第16圖為依據本揭露之一具體實施例，描述以對上電極以及材料堆疊具選擇性的蝕刻而移除蝕刻停止材料之剖面圖。
第17圖為形成與上電極電性溝通之通孔的剖面圖。
本揭露的詳細具體實施例揭露於本文；然而，可了解這些揭露的具體實施例僅為本發明之例證，本發明可以各種形式實施。此外，本揭露之各種具體實施例所提供的每個相關範例意圖為說明性的而非限制性的。再者，圖式不必定為按比例繪製，若干特徵可被擴大以顯示特定元件的細節。因此，本文所揭露的具體結構與功能細節不應解讀為限制，僅可為代表性的基礎，其用於教示熟習本領域之人員多樣地採用本發明。說明書中的引用「一具體實施例(one embodiment)」、「一具體實施例(an embodiment)」、「一範例具體實施例(an example embodiment)」等，指所描述之具體實施例可包括具體的特徵、結構或特性，但每個具體實施例可不一定包括具體的特徵、結構或特性。此外，此類措辭不一定指相同的具體實施例。進一步地，當描述與一具體實施例相關之具體特徵、結構或特性時，認為此乃於本領域具技藝人員的知識範疇內，以使與無論是否明確描述的其他具體實施例相關的此類特徵、結構或特性發生作用。為以下描述之目的，該用語「上方的」、「下方的」、「右邊的」、「左邊的」、「垂直的」、「水平的」、「頂部的」、「底部的」以及其衍生詞應相關於本發明而如同其在圖式中所定之方向。
本揭露的具體實施例係相關於新穎的記憶元件以及形成記憶元件的方法。第1至10圖係描述用於形成自對準於相變材料之位線的本方法之具體實施例以及與其相關的結構。在描述於第1至10圖之具體實施例中，相變材料為記憶元件的元件。如同本文中所使用的，該用語「記憶元件」(memory device)指一結構，其中其電性狀態可被改變然 後維持在改變的狀態，以此方式可儲存一位元(bit)之資訊。記憶元件可為揮發性記憶元件或非揮發性記憶元件。「揮發性記憶體」指當到記憶體單元的電源關閉時喪失所儲存資訊的記憶體。「非揮發性記憶體」指在到記憶體單元的電源關閉後仍維持所儲存資訊。在一具體實施例中，記憶元件可為相變記憶元件，例如相變隨機存取記憶元件(PCRAM)。如同本文中所使用的，「相變記憶體單元」指一結構，其包括插入兩觸點間的至少一相變材料，其相變材料的至少一部分可經由能源的應用，由非晶狀態轉變為結晶狀態，反之亦然。相變材料之結晶狀態具有比相變材料之非晶狀態較低的電阻。不同的電阻狀態可提供形成一位元資訊之電性效能。
第1圖係描述形成於下電極10的部分之犧牲材料基座5。如同本文中所使用的，「電極」為由應用外部能源至相變材料之導電材料所組成的結構。在若干具體實施例中，經由「導電」係指該材料被描述或導電具有大於10-8(W-m)-1之室溫導電度。該用語「電性接觸(electrical contact)」表示兩材料間的直接接觸，其中兩材料間的界面為導電的。
下電極10可形成於基板(未顯示)的上表面或可形成於基板(未顯示)內。在一具體實施例中，與下電極10接觸之基板可包括任何數目的主動及/或被動元件(或區域)。例如，基板可包含任何半導體材料，其包括但不僅限於，Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP以及其他III/V化合物半導體。
在一具體實施例中，下電極10係使用沉積、蝕刻以及平坦化於基板頂部形成。更具體地，以及於本揭露的一具體實施例中，下電極10經由沉積程序包括，例如，化學氣相沉積(CVD)或物理氣相沉積(PVD)，而形成於基板頂部的下介電質(未顯示)內。作為下電極10之合適材料的說明性範例包括，但不限於Cu、W、Ti、Al、Ni、Ta、Au、Ag、金屬半導體合金或其組合物。在一範例中，下電極10係由氮化矽組成。下電極10亦可指為加熱器。任何材料，只要該材料對於供應足 夠能量以用於在隨後形成的相變材料記憶元件之相變材料中完成相變是適合的，是適用於下電極10的。
第1圖描述將形成犧牲材料之基座5於下介電質/電極10之部分的一具體實施例。犧牲材料之基座5為一結構，其定義較晚形成的開口之幾何圖案，該開口係朝向相變材料隨後形成在其上之下電極10的部分。在一具體實施例中，如同第1圖中所例示的，犧牲材料之基座5可由單層的犧牲材料所構成。在另一具體實施例中，形成犧牲材料之基座5包括於下電極10形成材料堆疊(未描述)，其中該犧牲材料堆疊可由複數層之犧牲材料所構成。
在一具體實施例中，提供基座5之犧牲材料可由含半導體的材料構成，例如含矽材料。適合作為犧牲材料之基座5的含矽材料，其包括但不限於，矽(Si)、單晶矽、多晶矽、非晶矽、SiO2、Si3N4、SiOxNy、SiC、SiCO、SiCOH以及SiCH化合物，以及帶有若干或全部的矽(Si)被鍺(Ge)取代之上述含矽材料。在一範例中，提供基座5之犧牲材料為非晶矽。注意在若干具體實施例中，只要所選材料可選擇性地對下電極10被移除，可採用其他材料例如介電質與金屬作為提供基座5之犧牲材料。
提供犧牲材料基座5之材料層可使用沉積程序以形成，例如化學氣相沉積(CVD)。化學氣相沉積(CVD)係為一沉積程序，其中一沉積物種係經由在氣體反應物(gaseous reactants)間於高溫下(典型地高於200℃)之化學反應的結果而形成，其中該反應之固態產物係於將被形成之固態產物的薄膜(film)、塗層(coating)或層(layer)上沉積。化學氣相沉積(CVD)的變化形式，其包括但不限於氣壓CVD(APCVD)、低壓CVD(LPCVD)以及電漿增強CVD(PECVD)、金屬有機CVD(MOCVD)以及亦可採用其組合。亦可使用蒸鍍(evaporation)、化學溶液沉積(chemical solution deposition)、旋塗沉積(spin on deposition)以及物理氣相沉積(PVD)之方法以沉積犧牲材料。
犧牲材料層可由圖樣以及蝕刻而提供基座5。具體地，以及在一範例中，圖樣係經由施加光阻至將被蝕刻的表面，將光阻曝光於輻射之圖樣，然後利用光阻顯像機將圖樣顯影至光阻而產生。一旦完成光阻之微影，經由光阻覆蓋的切片受到保護，而使用移除未受保護區域之選擇性蝕刻程序以移除曝光區域。如同本文中所使用的，參照材料移除程序之該用語「選擇性的(selective)」表示對於應用材料移除程序的結構之第一材料的材料移除率大於至少另一材料之材料移除率。
在一具體實施例中，蝕刻程序係以對下電極10具選擇性的蝕刻化學以移除犧牲材料層的露出部分。在一具體實施例中，形成犧牲材料基座5的蝕刻程序為「非等向蝕刻程序」(anisotropic etch process)。非等向蝕刻程序係一材料移除程序，其對要蝕刻的表面垂直方向之蝕刻速率相較於對要蝕刻表面之方向為水平者要大。非等向蝕刻程序可包括反應性離子蝕刻(RIE,reactive-ion etching)。其他可用於本揭露此處之非等向蝕刻程序包括離子束蝕刻(ion beam etching)、電漿蝕刻(plasma etching)或雷射消融(laser ablation)。
犧牲材料基座5的寬度W1範圍可由約20nm至約250nm。在另一具體實施例中，犧牲材料基座5的寬度W1範圍可由約50nm至約150nm。在又一具體實施例中，犧牲材料基座5的寬度W1範圍可由約80nm至約100nm。犧牲材料基座5的厚度T1範圍可由約50nm至約500nm。在另一具體實施例中，犧牲材料基座5的厚度T1範圍可由約100nm至約200nm。在又一具體實施例中，犧牲材料基座5的厚度T1範圍可由約125nm至約175nm。
第2圖係描述形成共形層15之一具體實施例，例如，共形介電層，位於犧牲材料基座5上，以及相鄰於犧牲材料基座5之下電極10的露出部分。在一具體實施例中，共形層15係出現於犧牲材料基座5之上表面以及犧牲材料基座5之側壁。
在一具體實施例中，共形層15為一沉積材料，其具有無論該層 所沉積之下方特徵之幾何結構為何皆保持相同的厚度，其中該層之厚度不偏離多於或少於該層厚度平均值之20%。共形層15可由介電材料構成，例如氮化物、氧化物或氮氧化物材料。在一具體實施例中，共形層15可由氮化物構成，例如氮化矽(Si3N4)。注意的是只要可選擇性地對共形層15移除犧牲材料基座5，其他材料亦適合用於共形層15。
在一具體實施例中，共形層15可經由化學氣相沉積(CVD)或原子層沉積(ALD,atomic layer deposition)而沉積。化學氣相沉積(CVD)程序的變化形式，其包括但不限於，氣壓CVD(APCVD)、低壓CVD(LPCVD)以及電漿增強CVD(PECVD)、金屬有機CVD(MOCVD)以及亦可採用其組合。在一具體實施例中，共形層15之厚度範圍可由約5nm至約100nm。在另一具體實施例中，共形層15之厚度範圍可由約20nm至約75nm。在又一具體實施例中，共形層15之厚度範圍可由約30nm至約50nm。
第3圖描述於共形層15上形成層間介電層20，以及平坦化以移除層間介電層20以及覆蓋在犧牲材料基座5上的共形層15之部分。層間介電層20可選自由含矽材料例如SiO2、Si3N4、SiOxNy、SiC、SiCO、SiCOH以及SiCH化合物；帶有若干或全部之矽被鍺取代的上述含矽材料；碳摻雜氧化物；無機氧化物；無機聚合物；混成聚合物；例如聚醯胺或SiLKTM之有機聚合物；其他含碳材料；例如旋塗玻璃以及矽倍半氧烷基底材料之有機-無機材料；以及類鑽碳(diamond-like carbon,DLC，亦稱作非晶氫化碳，α-C：H)所組成之群組。用於層間介電層20之額外選擇包括任何上述材料之多孔形式，或以於處理期間改變為或者由多孔及/或可滲透的變為非多孔及/或不可滲透的形式。
層間介電層20可經由各種沉積方法而形成，其包括但不僅限於，從溶液中旋轉沉積、從溶液中噴灑沉積、化學氣相沉積(CVD)、電漿增強CVD(PECVD)、反應性濺鍍沉積(reactive sputter deposition)、離子束沉積以及蒸鍍。在一具體實施例中，層間介電層20係由經高密 度電漿化學氣相沉積(HDPCVD)以沉積的氧化矽(SiO2)組成。高密度電漿化學氣相沉積(HDPCVD)為利用低壓(2mTorr至10mTorr之範圍)以達成高電子密度(1010cm3-1012cm3)以及高分率電離率(10-4至10-1)沉積的一化學氣相沉積程序。高密度電漿化學氣相沉積(HDPCVD)典型地為一非共形(non-conformal)沉積程序。
平坦化程序可用以提供一平面結構，其中經平坦化的層間介電層20之上表面係與犧牲材料基座5之上表面共面。如同本文中所使用的，平坦化為一材料移除程序，其採用至少機械力例如磨擦媒介以產生平坦的表面。平坦化程序的一範例為化學機械平坦化。「化學機械平坦化」為一材料移除程序，其使用化學反應以及機械力兩者以移除材料並且使表面平坦化。平坦化程序典型地移除出現於犧牲材料基座5之上表面上的共形層15之部分。
第4圖描述選擇性地對共形層15以及下電極10移除犧牲材料基座5，以提供朝向下電極10之露出表面的開口25。移除犧牲材料基座5之蝕刻亦可選擇性地針對層間介電質20。在一具體實施例中，移除犧牲材料基座5之蝕刻程序可以是非等向蝕刻或等向蝕刻。移除犧牲材料基座5之蝕刻程序可為乾或溼蝕刻。在一具體實施例中，其中基座5的犧牲材料為非晶矽(Si)，層間介電層20係由氧化矽(SiO2)構成，以及共形層15以及下電極10係由氮化矽(Si3N4)構成，移除犧牲材料基座5之蝕刻可為由氫氧化鉀(KOH)組成之溼蝕刻。
第5圖描述將相變材料30a、30b於下電極10之露出表面以及層間介電層20之上表面沉積的一具體實施例。相變材料30a、30b可於帶有下電極10的露出上表面之電性接觸(electrical contact)而形成。在一具體實施例中，形成相變材料30a、30b的步驟包括將在開口25內的下電極10露出部分之頂部，由Ge、Sb、Te或其組合所構成之相變材料30a的第一部分，以及將在層間介電層20之上表面以及共形層15之上表面頂部，由Ge、Sb、Te所構成之相變材料30b的第二部分沉積。在 一具體實施例中，形成相變材料30a、30b係包括化學氣相沉積(CVD)或物理氣相沉積(PVD)。
在一具體實施例中，可將相變材料30a、30b由非晶相轉變為結晶相。當處於非晶狀態時，相變材料30a、30b為電氣絕緣並且功能相似於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)之閘極介電質(gate dielectric)。該用語「硫屬化物(chalcogenide)」係用於本文中以表示一合金或化合物材料，其包含來自元素週期表之群組VI的至少一元素。可被本文採用的硫屬化物合金之例示性範例，其包括但不僅限於，伴隨Ge、Sb、As、Si之元素中之至少一者的Te或Se合金。在其他具體實施例中，相變材料係由任何合適的材料所製造，包括Te、Ga、In、Se以及S元素之一或更多者。在一具體實施例中，相變材料30a、30b具有Ge2Sb2Te5(GST)之組成分。雖然硫屬化物為普遍用以作為相變材料之材料群組，若干相變材料，例如GeSb(GS)不使用硫屬化物。因此，只要它們可保持不同電阻之獨立的非晶以及結晶狀態，可將各種材料用於相變材料30a、30b。
在一具體實施例中，由GST組成的相變材料30a、30b當於溫度約25℃時為處於非晶相(amorphous phase)。當GST相變材料30a、30b的溫度增加至約125℃時，相變材料30a、30b的電阻降低，代表由結晶相至面心立方相(FCC,Face Center Cubic)的相變之轉化溫度(transition temperature)。進一步增加GST相變材料30a、30b的溫度至高於約180°C時，造成電阻的進一步降低，其起因於由面心立方相至GST之六方晶系相(Hex,Hexagonal)之相變。當增加GST相變材料30a、30b的溫度至高於熔點(620℃)時，GST相變材料30a、30b熔化並經冷卻，即淬熄(quench)後，返回至非晶固相。
在一具體實施例中，相變材料30a、30b的厚度範圍可由約80nm至約500nm。在另一具體實施例中，相變材料30a、30b的厚度範圍可由約20nm至約400nm。在又一具體實施例中，相變材料30a、30b的 厚度範圍可由約80nm至約200nm。相變材料30a、30b的厚度應比犧牲填充材料35之基座5的原始高度薄。在若干具體實施例中，相變材料30a、30b的厚度應為犧牲填充材料35之基座5的原始高度之一半厚度。
第6A-6B圖描述將在開口25內的犧牲填充材料35沉積。在若干具體實施例中，犧牲填充材料35可為旋塗玻璃或光阻材料。在具體實施例中，其中開口25係填充以光阻材料，該光阻組成分可包括至少一樹脂結合成分以及一光活化劑(photoactive agent)。各式各樣的聚合或樹脂結合劑可用於光阻。作為聚合成分，此類聚合結合劑可包括一或更多酸功能性單體，例如丙烯酸或甲基丙烯酸。在一具體實施例中，光阻障層可由DQN光阻構成。DQN光阻為包括重氮(diazoquinone,DQ)(光敏成分)以及酚醛(N-樹脂)之二成分光阻。在一具體實施例中，將光阻障層使用旋塗技術沉積於開口內。用以提供犧牲填充材料35的旋塗玻璃(SOG)為SiO2以及懸浮在溶劑溶液中之摻雜物(無論是硼或磷)的混合物。將旋塗玻璃(SOG)經由類似光阻材料提供犧牲填充材料35的具體實施例之旋塗(spin-coating)以塗佈(SOG)。
第6B圖描述一具體實施例，其中在犧牲填充材料35的沉積之前，於相變材料30a處形成阻障金屬層36(barrier metal layer)。「阻障金屬」為一材料，其用以從金屬及/或半導體材料中化學地分離相變材料30a，例如，下電極10以及上電極，其提供與相變材料30a的電性接觸。阻障金屬層36可為一共形層，其出現於位於開口25內、於開口25之側壁之相變材料30a的部分之上表面，以及出現於位於層間介電層20之上表面的相變材料30b的部分之上表面。在一具體實施例中，阻障金屬層36可由TiN、TaN、TaSiN、TiTaN、TaRuN或其組合而構成。在一具體實施例中，經由物理沉積程序(PVD)例如濺鍍(sputtering)以毯式沉積阻障金屬層36。在另一具體實施例中，可將阻障金屬層36經由化學氣相沉積(CVD)而沉積。在一具體實施例中，阻障金屬層36之 層可具有範圍從約20nm至約100nm的厚度。
參考第6A以及6B圖，可對犧牲填充材料35採用平坦化步驟，以產生一上表面，與相變材料30b之部分的上表面共面，該相變材料30b係出現於層間介電層20之上表面。參考第6B圖，在一具體實施例中，其中阻障金屬層36係於犧牲填充材料35之前形成，平坦化步驟移除出現覆蓋於相變材料30b之部分的上表面上的阻障金屬層36之部分，該相變材料30b係出現於層間介電層20之上表面。在若干具體實施例中，平坦化步驟可經由化學機械平坦化(CMP)而提供。
第7圖描述一具體實施例，其移除出現於層間介電層20之上表面上的相變材料30b之部分。在一具體實施例中，經由平坦化程序例如化學機械平坦化(CMP)以移除出現覆蓋於層間介電層20之上表面上的相變材料30b之部分。平坦化程序典型地終止於層間介電層20之上表面。平坦化程序亦移除出現於開口25內之犧牲填充材料35的部分。第7圖描述於第6A圖中所描述的結構之平坦化。描述於第6B圖中的結構之平坦化，除了加入具有與層間介電層20之上表面共面的上表面之金屬阻障層36以及犧牲填充材料35之外，將提供類似第7圖中所描述的結構。
第8圖描述將剩餘的犧牲填充材料35移除之一具體實施例，例如，填充開口25之旋塗玻璃或光阻材料，以露出出現其中的相變材料30a。在一具體實施例中，剩餘的犧牲填充材料35係經由選擇性的蝕刻程序而移除。移除剩餘的犧牲填充材料35之蝕刻可對出現於開口25內之相變材料30a為具選擇性的。蝕刻35亦可對共形層15以及層間介電層20為具選擇性的。在一具體實施例中，移除剩餘的犧牲填充材料35之蝕刻程序可為非等向蝕刻或等向蝕刻。該蝕刻程序可為乾或溼蝕刻。在一具體實施例中，其中剩餘的犧牲填充材料35係由光阻或旋塗玻璃(SOG)構成，層間介電層20係由氧化矽(SiO2)構成，共形層15係由氮化矽(Si3N4)構成，以及相變材料30a係由Ge2Sb2Te5(GST)所 構成，蝕刻35可為由稀釋氫氟酸(dilute hydrofluoric acid,DHF)所組成之溼蝕刻。
第9圖例示將在開口25內的導電填充材料40沉積以及將導電填充材料40平坦化之一具體實施例。導電填充材料40可提供與相變材料30a間之電性溝通的位線。在一具體實施例中，位線用來對讀取與寫入運算而轉移資料至相變隨機存取記憶體(PCRAM)裝置的相變材料30a。在一具體實施例中，所提供位線以及相變材料30a之導電填充物40兩者皆包含於開口25內，因此提供相變材料30a以及位線自對準之處。在一具體實施例中，使用沉積將導電填充物40於基板頂部形成。更具體地，在本揭露的一具體實施例中，將導電填充材料40經由沉積的程序形成，舉例來說，包括化學氣相沉積(CVD)或物理氣相沉積(PVD)。適合用於形成導電填充材料40之物理氣相沉積(PVD)方法的範例包括電鍍(plating)與濺鍍(sputtering)。適合用於導電填充材料的材料之例示性範例包括但不僅限於銅(Cu)、鎢(W)、鈦(Ti)、鋁(Al)、鎳(Ni)、鉭(Ta)、金(Au)、銀(Ag)、金屬半導體合金或其組合。在一範例中，導電填充材料40係由電鍍之銅(Cu)所構成。在另一範例中，導電填充材料40係由以化學氣相沉積所沉積之鎢(W)所構成。
在具體實施例中，其中阻障金屬層36不是在以填充材料35填充開口25之前形成，阻障金屬層36可在移除填充材料35後以及用導電填充材料40填充開口25前於相變材料30a形成。
仍參考第9圖，在導電填充材料40的沉積之後，可採用平坦化程序至導電填充材料40，以使導電填充材料40的上表面與共形層15以及層間介電層20的上表面共面。平坦化程序可為化學機械平坦化(CMP)。
第10圖描述本揭露的一具體實施例，其中在形成導電填充材料40之後將層間介電層20移除。可沉積橋接介電層45，以提供封閉的氣 隙50以分離相鄰的位線，即，導電填充材料40之部分。層間介電層20可經由對共形層15、下電極10以及導電填充材料40具選擇性的溼蝕刻以移除。在一具體實施例中，其中下電極10以及共形層15係由氮化矽(Si3N4)所構成，導電填充材料40係由鎢(W)或銅(Cu)所構成，以及層間介電層20係由氧化矽(SiO2)所構成，層間介電層20可經由稀釋氫氟酸(DHF)所組成之蝕刻以移除。氣隙50可由來自環境的空氣之氣體所組成。橋接介電層45可由一位線的上表面延伸之任何介電材料所構成，即，導電填充材料40，至相鄰位線之上表面，即，導電填充材料40。在一具體實施例中，橋接介電層45包括但不僅限於，一氧化物、氮化物、氮氧化物及/或矽酸鹽、鋁酸鹽、鈦酸鹽以及氮化物。在一範例中，當橋接介電層45由氧化物所構成時，該氧化物可選自包括但不僅限於SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3以及其混合物之群組。在另一具體實施例中，橋接介電層45由氮化物構成，例如氮化矽。橋接介電層45之物理厚度可變化，但典型地，橋接介電層45具有範圍自5nm至60nm之厚度。
橋接介電層45可經由沉積程序而形成，舉例來說，化學氣相沉積(CVD)、電漿輔助CVD(plasma-assisted CVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、蒸鍍、反應性濺鍍、化學溶液沉積以及其他類似的沉積程序。在一範例中，橋接介電層45係使用包括SiH4、NH3以及N2之成長氣體(precursor gasses)，於範圍自2Tor至5Tor之氣壓，於範圍自400℃至480℃的溫度下，由經電漿增強化學氣相沉積而沉積的氮化矽(Si3N4)所構成。注意上述的沉積程序僅提供為例示性的目的，並且非意圖限制本揭露，例如橋接介電層45可使用不填滿氣隙50的任何沉積方法以形成。
第11-17圖描述用於移除過量上電極材料而不損害在與相變記憶元件，例如相變隨機存取記憶體(PCRAM)裝置的相變材料之電性接觸中出現的上電極材料之自對準回蝕程序之一具體實施例。
第11圖描述根據至少一個本揭露之其他方面，可採用於形成記憶元件的方法之起始結構的一具體實施例。起始結構典型地包括置於基板150上或其內之下電極100。基板150可包含任何半導體材料，其包括但不僅限於Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP以及其他III/V化合物半導體。下電極100可由導電材料而形成。在一具體實施例中，下電極100係使用光微影、蝕刻以及沉積方法經由基板150以形成。描述於第11圖中之下電極100為類似於上述參考第1圖之下電極10。下電極10的上面描述係可應用於參考第11圖而描述之下電極100。
在一具體實施例中，起始結構係由包括提供穿過材料堆疊225至下電極100之開口250，以及將相變材料300a於下電極100之露出表面沉積的方法以形成。材料堆疊225典型地包括類似於參考第3圖而描述於上之層間介電層20的層間介電層200。層間介電層20的上面描述係可應用於參考第11圖而描述之層間介電層200。在一範例中，層間介電層20係由氧化矽(SiO2)所構成。
在一具體實施例中，材料堆疊225亦可包括平坦化終止層210。平坦化終止層210可為一介電物質，例如氧化物、氮化物或氮氧化物材料，其沉積於層間介電層200之頂部。平坦化終止層210可具有範圍自10nm至50nm之厚度。平坦化終止層210可使用化學氣相沉積、蒸鍍、化學溶液沉積、旋塗沉積或其組合而沉積。在一範例中，平坦化終止層210可由氮化矽構成。第二平坦化終止層215可出現以使層間介電層200自底層基板150分離。
仍參考第11圖，使用光微影以及選擇性蝕刻方法以形成穿過材料堆疊22至下電極100之開口250。再將相變材料300a、300b沉積，其中相變材料300a的第一部分形成於開口250內以及於下電極100的露出部分，以及相變材料300b的第二部分係形成於材料堆疊225之上表面。描述於第11圖之相變材料300a、300b為類似於上述參考第5圖之相變材料30a、30b。上述之相變材料30a、30b可應用到參考第11圖而 描述之相變材料300a、300b。在一範例中，相變材料300a、300b具有Ge2Sb2Te5(GST)之組成分。
上電極400a可於出現於開口250內之相變材料300a形成。提供上電極400a之導電材料400b之部分亦於在材料堆疊225之上表面的相變材料300b之部分形成。更具體地以及在本揭露的一具體實施例中，將上電極400a以及導電材料400b經由化學氣相沉積(CVD)或物理氣相沉積(PVD)以沉積。適合用於形成上電極400a之物理氣相沉積(PVD)方法的範例包括電鍍與濺鍍。適合用於上電極400a以及導電材料400b的材料之例示性範例包括但不僅限於銅(Cu)、鎢(W)、鈦(Ti)、鋁(Al)、鎳(Ni)、鉭(Ta)、金(Au)、銀(Ag)、金屬半導體合金或其組合。在一範例中，上電極400a以及導電材料400b係由電鍍之銅(Cu)所構成。在另一範例中，上電極400a以及導電材料400b係由以化學氣相沉積所沉積之鎢(W)所構成。
第12圖描述以蝕刻終止材料450填充開口250之一具體實施例。因為蝕刻終止材料450係於包含上電極400a以及相變材料300a的相同開口250處形成，蝕刻終止材料450係與上電極400a以及相變材料300a對齊。因為蝕刻終止材料450係與上電極400a以及相變材料300a對齊，蝕刻終止材料450提供了自對準回蝕程序，並且當導電材料400b以及相變材料300b的第二部分被移除時，保護上電極400a以及相變材料300a。
在若干具體實施例中，蝕刻終止材料450可為旋塗玻璃或光阻材料。描述於第12圖之蝕刻終止材料450為相似於上述參考第6A以及6B圖之犧牲填充材料35。上面描述之犧牲填充材料35可應用於參考第11圖而描述之蝕刻終止材料450。注意只要所選材料可在移除導電材料400b以及相變材料300b的第二部分之平坦化以及蝕刻程序期間，保護出現於開口250內之上電極400a，其他材料為適用於蝕刻終止材料。在一具體實施例中，如同在第13圖中所描述的，可將蝕刻終止材料450 平坦化，使得蝕刻終止材料450之上表面與出現於材料堆疊225上的導電材料400b之上表面共面。
第14圖描述移除出現於材料堆疊225之導電材料400b，而出現於開口250之上電極400a係經由蝕刻終止材料450保護的一具體實施例。在一具體實施例中，導電材料400b可經由對蝕刻終止材料450具選擇性的蝕刻程序以移除。移除導電材料400b之蝕刻亦可對出現於材料堆疊225上之相變材料300b的第二部分為具選擇性的。在一範例中，其中蝕刻終止材料450係由光阻構成，導電材料400b係由鎢(W)或銅(Cu)所構成，以及相變材料300b的第二部分係由Ge2Sb2Te5(GST)所構成，移除導電材料400b之蝕刻可為反應性離子蝕刻或化學機械研磨程序。在一具體實施例中，其中導電材料400b係由銅(Cu)所構成，導電材料400b可經由選擇性的化學機械平坦化(CMP)以移除。在另一具體實施例中，其中導電材料400b係由鎢(W)所構成，導電材料400b可經由選擇性蝕刻以移除，其中該蝕刻化學係由Ar/Cl2組成。在另一具體實施例中，移除導電材料400b之蝕刻亦移除出現於材料堆疊225上之相變材料300b的第二部分。
在具體實施例中，其中相變材料300b的第二部分未經由移除導電材料400b之蝕刻程序移除，如同第15圖中所描述的，平坦化程序，例如化學機械平坦化(CMP)，移除相變材料300b的第二部分。在一具體實施例中，平坦化程序於平坦化終止層210終止。
第16圖描述以對上電極400a以及材料堆疊225具選擇性的蝕刻以移除蝕刻停止材料450的一具體實施例。在一具體實施例中，蝕刻停止材料450係經由選擇性的蝕刻程序而移除。移除蝕刻終止材料450的蝕刻可對出現於開口250內之上電極400a為具選擇性的。移除犧牲填充材料35的蝕刻亦可對材料堆疊225是具選擇性的，例如，平坦化終止層210。在一具體實施例中，移除蝕刻終止材料450的蝕刻程序可為非等向蝕刻或等向蝕刻。移除蝕刻終止材料450的蝕刻程序可為乾或溼 蝕刻。在一具體實施例中，其中蝕刻終止材料450係由光阻或旋塗玻璃(SOG)構成，平坦化終止層210係由氧化矽(SiO2)構成，以及上電極400a係由銅(Cu)構成，移除蝕刻終止材料450的蝕刻可為由過硫酸銨所組成之溼蝕刻。
參考第17圖以及在本方法的一具體實施例中，於移除蝕刻停止材料450之後，將介電材料475之層(其後指為毯覆介電質475)以毯式沉積在於第16圖中所描述之結構頂部。毯覆介電質475可選自由含矽材料例如SiO2、Si3N4、SiOxNy、SiC、SiCO、SiCOH以及SiCH化合物；帶有若干或全部之矽被鍺取代的上述含矽材料；碳摻雜氧化物；無機氧化物；無機聚合物；混成聚合物；例如聚醯胺或SiLKTM之有機聚合物；其他含碳材料；例如旋塗玻璃以及矽倍半氧烷基底材料之有機-無機材料；以及類鑽碳(DLC，亦稱作非晶氫化碳)所組成之群組。用於毯覆介電質475之額外選擇包括：任何上述材料之多孔形式，或以於處理期間改變為或者由多孔及/或可滲透的變為非多孔及/或不可滲透的形式。
毯覆介電質475可經由各種方法形成，其包括但不限僅於，從溶液中旋轉、從溶液中噴灑、化學氣相沉積(CVD)、電漿增強CVD(PECVD)、濺鍍沉積、反應性濺鍍沉積、離子束沉積以及蒸鍍。在沉積之後，可將毯覆介電質475平坦化，以提供平坦的上表面，其中平坦化程序可包括化學機械平坦化(CMP)。
再將經沉積的毯覆介電質475圖案化並且蝕刻，以形成到上電極400a之通孔。在通孔形成之後，經由使用例如CVD或電鍍之傳統處理，將導電金屬沉積進通孔而形成內連接485。導電金屬可包括但不僅限於：鎢、銅、鋁、銀、金以及其合金。
雖然本揭露已經以其較佳的具體實施例具體地顯示以及描述，具本領域相關技藝的人員將了解在不脫離本揭露的精神與範圍下，可進行上述以及其他細節形式的改變。因此指本揭露非限制於所描述與說明 的確實形式與細節，而以所附加之申請專利範圍為其範圍。
100‧‧‧下電極
200‧‧‧層間介電層
250‧‧‧開口
300a‧‧‧相變材料
150‧‧‧基板
210、215‧‧‧平坦化終止層
400a‧‧‧上電極
475‧‧‧介電材料
485‧‧‧內連接

Claims (20)

  1. 一種形成一裝置的方法，包含：於一下電極的一部分上形成一犧牲材料的一基座；形成相鄰於該犧牲材料之至少一介電材料，其中相鄰於該犧牲材料的該基座之該至少一介電材料的形成係包含：於該犧牲材料的該基座上形成一共形層；於該共形層上形成一層間介電層；以及平坦化以移除該層間介電層以及覆蓋該犧牲材料的該基座之共形介電層的一部分，該至少一介電材料具有實質地與該犧牲材料的該基座的上表面共面之一上表面；對該至少一介電材料以及該下電極具選擇性地移除該犧牲材料的該基座以對該下電極的露出一露出表面提供一開口；於該下電極的該露出表面上沉積一相變材料；以一導電填充材料填充該開口，以於該相變材料上形成一上電極；以及形成與該上電極電性溝通的一通孔。
  2. 如申請專利範圍第1項所述之方法，其中該下電極係由氮化矽組成。
  3. 如申請專利範圍第1項所述之方法，其中該犧牲材料的該基座的形成係包含在該下電極上沉積由非晶矽組成之該犧牲材料，以及蝕刻該犧牲材料的一部分，其中該犧牲材料的剩餘部分係出現於該下電極之上表面。
  4. 如申請專利範圍第14項所述之方法，其中於該犧牲材料的該基座上的共形層之形成係包含沉積由一氮化物組成之該共形層於該基座的該上表面、該基座的側壁以及相鄰於該基座之該下電極的露出部分。
  5. 如申請專利範圍第14項所述之方法，其中在該共形層上之該層間介電層的形成係包含沉積一氧化物。
  6. 如申請專利範圍第1項所述之方法，其中該犧牲材料的該基座的移除係包含一選擇性蝕刻，其對該下電極以及該至少一介電材料具選擇性地移除該犧牲材料的該基座。
  7. 如申請專利範圍第1項所述之方法，其中於該下電極之該露出表面上之該相變材料的沉積係包含經由物理氣相沉積而沉積的一含鉭材料，其中該相變材料亦形成於該至少一介電材料之上表面。
  8. 如申請專利範圍第1 項所述之方法進一步包含在以該導電填充材料填充該開口之後對該共形介電層具選擇性地移除該層間介電層以提供氣隙，以及沉積密封介於相鄰導電填充材料部分的該氣隙的一橋接介電材料。
  9. 如申請專利範圍第1項所述之方法，其中該裝置為一相變記憶元件。
  10. 如申請專利範圍第1項所述之方法，其中該導電填充材料係提供對準該相變材料的一位線。
  11. 一種形成一裝置的方法，其包含：提供穿過一材料堆疊至一下電極的一開口；將一相變材料沉積於該下電極之一露出表面上；於出現於該開口內的該相變材料上形成一上電極，其中提供該上電極之導電材料亦形成以覆蓋於該材料堆疊的一上表面；以一蝕刻停止材料填充該開口；蝕刻出現於該材料堆疊之上表面上的該導電材料，其中出現於該開口內的上電極由該蝕刻停止材料所保護；以對該上電極以及該材料堆疊具選擇性地的一蝕刻移除該蝕刻停止材料；以及形成與該上電極電性溝通的一通孔。
  12. 如申請專利範圍第12項所述之方法，其中該材料堆疊係包含覆蓋一層間介電層的一平坦化停止層。
  13. 如申請專利範圍第13項所述之方法，其中該相變材料的至少部分係沉積於該平坦化停止層。
  14. 如申請專利範圍第14項所述之方法係進一步包含平坦化以移除出現於該材料堆疊的該上表面之該相變材料的部分而停止於該平坦化停止層。
  15. 如申請專利範圍第12項所述之方法，其中與該上電極電性溝通之該通孔的形成包含沉積填充至少該開口的一介電填充物；蝕刻該介電填充物以露出該上電極，以及形成直接與該上電極接觸的一導電材料。
  16. 如申請專利範圍第16項所述之方法，其中該裝置為一相變記憶元件。
  17. 一種形成一裝置的方法，包含：於一下電極的一部分上形成一犧牲材料的一基座；形成相鄰於該犧牲材料之至少一介電材料，該至少一介電材料具有實質地與該犧牲材料的該基座的上表面共面之一上表面；對該至少一介電材料以及該下電極具選擇性地移除該犧牲材料的該基座以對該下電極的露出一露出表面提供一開口，其中於該下電極之該露出表面上之該相變材料的沉積係包含經由物理氣相沉積而沉積的一含鉭材料，其中該相變材料亦形成於該至少一介電材料之上表面；於該下電極的該露出表面上沉積一相變材料；以及以一導電填充材料填充該開口，其中以該導電填充材料填充該開口包含：沉積填充該開口的一旋塗玻璃或一光阻材料以；平坦化以移除出現出現於該至少一介電材料之該上表面的該相變材料；移除填充該開口的該犧牲填充材料；將一阻障層沉積於該開口內；將該導電填充材料沉積於至少該開口內；以及將該導電填充材料平坦化，其中該導電填充材料之該上表面係實質地與該至少一介電材料之該上表面共面。
  18. 如申請專利範圍第17項所述之方法，其中該犧牲材料的該基座的形成係包含在該下電極上沉積由非晶矽組成之該犧牲材料，以及蝕刻該犧牲材料的一部分，其中該犧牲材料的剩餘部分係出現於該下電極之上表面。
  19. 如申請專利範圍17項所述之方法，其中該犧牲材料的該基座的移除係包含一選擇性蝕刻，其對該下電極以及該至少一介電材料具選擇性地移除該犧牲材料的該基座。
  20. 如申請專利範圍第17項所述之方法，其中相鄰於該犧牲材料的該基座之該至少一介電材料的形成係包含：於該犧牲材料的該基座上形成一共形層；於該共形層上形成一層間介電層；以及平坦化以移除該層間介電層以及覆蓋該犧牲材料的該基座之共形介電層的一部分。
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* Cited by examiner, † Cited by third party
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US8273598B2 (en) * 2011-02-03 2012-09-25 International Business Machines Corporation Method for forming a self-aligned bit line for PCRAM and self-aligned etch back process
KR20120121727A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 셀 및 그 형성 방법, 셀 어레이, 반도체 소자, 반도체 모듈, 반도체 시스템, 전자 유닛 및 전자 시스템
US9064808B2 (en) * 2011-07-25 2015-06-23 Synopsys, Inc. Integrated circuit devices having features with reduced edge curvature and methods for manufacturing the same
US8609550B2 (en) 2011-09-08 2013-12-17 Synopsys, Inc. Methods for manufacturing integrated circuit devices having features with reduced edge curvature
US8945403B2 (en) * 2012-04-27 2015-02-03 Micron Technology, Inc. Material test structure
US9653682B1 (en) * 2016-02-05 2017-05-16 Taiwan Semiconductor Manufacturing Company Ltd. Resistive random access memory structure
US10535558B2 (en) * 2016-02-09 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
TWI702744B (zh) * 2018-04-30 2020-08-21 華邦電子股份有限公司 電阻式隨機存取記憶體結構及其製造方法
US11139402B2 (en) 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US10833267B2 (en) * 2018-10-26 2020-11-10 International Business Machines Corporation Structure and method to form phase change memory cell with self- align top electrode contact
US10862031B2 (en) * 2019-03-01 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method to effectively suppress heat dissipation in PCRAM devices
US11264458B2 (en) 2019-05-20 2022-03-01 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US11211556B1 (en) * 2020-07-20 2021-12-28 International Business Machines Corporation Resistive element for PCM RPU by trench depth patterning
KR20220049295A (ko) 2020-10-14 2022-04-21 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7314776B2 (en) * 2002-12-13 2008-01-01 Ovonyx, Inc. Method to manufacture a phase change memory
US20090148981A1 (en) * 2005-12-27 2009-06-11 Macronix International Co., Ltd. Method for forming self-aligned thermal isolation cell for a variable resistance memory array

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563156B2 (en) 2001-03-15 2003-05-13 Micron Technology, Inc. Memory elements and methods for making same
US6586761B2 (en) * 2001-09-07 2003-07-01 Intel Corporation Phase change material memory device
US6566700B2 (en) * 2001-10-11 2003-05-20 Ovonyx, Inc. Carbon-containing interfacial layer for phase-change memory
KR100481866B1 (ko) * 2002-11-01 2005-04-11 삼성전자주식회사 상변환 기억소자 및 그 제조방법
KR100641506B1 (ko) 2004-09-17 2006-11-01 동부일렉트로닉스 주식회사 반도체 소자 세정 방법
US7488967B2 (en) * 2005-04-06 2009-02-10 International Business Machines Corporation Structure for confining the switching current in phase memory (PCM) cells
US8273598B2 (en) * 2011-02-03 2012-09-25 International Business Machines Corporation Method for forming a self-aligned bit line for PCRAM and self-aligned etch back process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7314776B2 (en) * 2002-12-13 2008-01-01 Ovonyx, Inc. Method to manufacture a phase change memory
US20090148981A1 (en) * 2005-12-27 2009-06-11 Macronix International Co., Ltd. Method for forming self-aligned thermal isolation cell for a variable resistance memory array

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