TWI478169B - 具有單元總體分布輔助之讀取容限的記憶體 - Google Patents

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Description

具有單元總體分布輔助之讀取容限的記憶體
本發明大體上係關於讀取非揮發性記憶體裝置及其他記憶體裝置的資料內容，且更具體而言，係關於使用關於記憶體單元總體之程式位準之分布的資訊較準確地讀取經降級分布的內容。
隨著快閃記憶體裝置及其他記憶體裝置轉移至較小幾何形狀，消極地影響資料儲存之穩固性的許多現象的影響增加。此等因素包括過度程式化、讀取及程式化干擾及資料保存能力問題。隨著每單元之狀態的數目增加且隨著所儲存臨限電壓的操作窗收縮，此等問題通常進一步加劇。經由可在設計內進行之各種取捨而通常在記憶體裝置的設計階段中解決此等因素。此等取捨可增加或減小此等因素中之一個因素或其他因素的影響，及/或相對於其他因素取捨此等因素中的一些，諸如，效能、耐久性、可靠性等。除記憶體設計內之取捨外，存在許多系統級機制，其在需要之處可被併入以補償此等現象從而達成產品級規格。此等系統機制包括諸如在美國專利第7,012,835號、第6,151,246號且尤其在第5,657,332號中論述的ECC、平均磨損、資料刷新(或"清洗(Scrub)")及讀取容限(或"英雄恢復(Heroic Recovery)")。
以上現象在程式化期間、在後續記憶體操作期間或隨著時間過去而通常具有影響單元電壓臨限值之分布的影響，且相對於二元記憶體儲存，其在多狀態記憶體儲存中通常具有較大影響。影響通常將擴展單元總體內之給定記憶體狀態的電壓臨限值位準，且在一些狀況下將移位單元臨限值位準，使得其在正常讀取條件下讀入錯誤狀態，在此狀況下，彼等單元之資料位元變為錯誤的。隨著具有較小幾何形狀之記憶體逐漸整合於儲存產品中，預期克服預料到的記憶體現象所需要的記憶體級取捨將使得難以達成所需要的產品級規格。因此，將需要對此等裝置的改良。
本發明呈現一種記憶體裝置及判定記憶體裝置之資料內容的方法。在第一參考條件及複數個次要參考條件處評估裝置之記憶體單元。基於比較在第一參考條件下評估之記憶體單元的數目與第二參考條件下評估之記憶體單元的數目，記憶體裝置基於在複數個參考條件下評估之記憶體單元數目的改變速率而建立資料狀態的讀取條件。
在一些實施例中，回應於判定使用標準讀取條件之評估具有不可接受的錯誤位準而執行使用複數個次要讀取條件之記憶體單元的評估。基於使用標準讀取條件及複數個次要讀取條件之評估的結果來擷取關於記憶體單元之經程式化的狀態總體之分布的資訊。判定不同於標準讀取條件之經修改的讀取條件，在該等經修改的讀取條件下評估記憶體單元從而基於關於經程式化之狀態總體之分布的資訊來判定記憶體單元的資料內容。
本發明之額外態樣、優點及特徵包括於本發明之例示性實例的以下描述中。為了所有目的，本文中參考之所有專利、專利申請案、論文、書籍、說明書、其他公開案、文獻及項目以其全文引用方式併入本文中。就在所併入的公開案、文獻或物品的任一者與本文獻的本文之間的術語定義或使用中的任何不一致性或衝突方面來說，本文獻中的術語之定義或使用應佔優勢。
本發明係關於讀取記憶體系統之資料內容。在以每記憶體單元二元或每記憶體單元多狀態形式儲存的資料被程式化至記憶體中時，程式化至給定狀態之個別單元的總體將形成圍繞對應於各別儲存狀態之參數之所要值的分布。舉例而言，在快閃記憶體狀況下，其臨限電壓特徵化特定資料狀態。若資料狀態對應於表達為2伏特的臨限電壓，則程式化至此狀態的單元將並非全部在恰好2.0伏特處結束，而是將在大部分在彼狀態的相應程式化驗證位準上方的分布上展開。雖然在程式化時可良好地定義並清楚地分開對應於資料狀態的分布，但隨著時間及操作歷史過去，分布可擴展。由於用以區分一狀態與另一狀態的讀取條件可能不再正確地讀取其臨限值已被過多移位之單元的狀態，故此降級可導致資料的誤讀取。
如在背景部分中所論述，隨著記憶體裝置的大小不斷變小、使用較低操作電壓且每記憶體單元儲存較多狀態，消極地影響資料儲存之穩固性的各種現象的影響增加。此等因素包括與給定記憶體技術相關聯的過度程式化、讀取及程式化干擾、資料樣式/歷史影響及資料保存能力問題。藉由在設計內進行的許多取捨(其可增加或減小一個因素或其他因素的影響，及/或相對於其他因素取捨此等因素中的一些，諸如，效能、耐久性、可靠性等)，通常在快閃記憶體裝置及其他記憶體裝置的設計階段中解決此等因素。除給定記憶體設計中固有的取捨外，存在許多系統級機制，其在需要之處可經設計於系統中以補償此等現象從而達成產品級規格。此等系統機制包括錯誤校正碼(ECC)、平均磨損、資料刷新(或"清洗")及讀取容限(或"英雄恢復")。
在完全被併入本文中且在許多位置被參考的美國專利第5,657,332號中描述的此等先前方法連同適當結構可被考慮為電路及其他記憶體裝置元件的基礎實施例，在其上可併入本發明之各種態樣。在需要參考特定記憶體陣列實施例時，可將記憶體之例示性實施例視為諸如在美國專利第5,570,315號、第5,903,495號及第6,046,935號中描述的NAND類型快閃記憶體。
影響分布的各種現象在程式化期間、在後續記憶體操作期間或隨著時間過去而通常具有影響單元之分布的影響，且相對於二元記憶體儲存，其在多狀態記憶體儲存中通常具有較大影響。影響通常將擴展給定狀態內之單元總體中的臨限電壓(或其他可用狀態參數)，且在一些狀況下將移位單元的臨限電壓，使得其在正常讀取條件下讀入錯誤狀態，在此狀況下，彼等單元的資料位元為錯誤的。
典型情境示意性地說明於圖1中。圖1展示記憶體儲存單元對參數Vth 的分布，其分別定義兩個相應資料狀態A及B的不同記憶體狀態臨限電壓分布DA 及DB 。為了使實例具體，此等資料狀態可被視為快閃記憶體之單元的資料狀態，其中參數為臨限電壓。展示兩個狀態A及B的分布。此等狀態可為在二元記憶體狀態下的唯一狀態或多狀態記憶體的兩個相鄰狀態。在最初程式化此等狀態時，其相關聯臨限電壓位準係基於一組驗證位準，其中給定資料狀態的所有單元被程式化，直到其臨限電壓位準位於相應驗證位準上方為止。A及B狀態之此等初始程式化後的分布展示為DA 及DB 且使用相應驗證點VAver 及VBver 。在此記憶體實例中給定單元之程式化自較低電壓臨限位準行進至較高位準，且一旦其驗證成功就被正常終止，使得給定狀態之經成功程式化的單元通常將位於驗證位準上方，其最大值通常由一給定程式化脈衝引起的移動量來指示。因為一些單元與主流單元總體相比相對快速地程式化，且通常對經過快程式化的單元未做出規定，所以此可在臨限電壓分布的較高末端上導致些許尾部。已知各種程式化技術以改良分布的緊密度，各種程式化技術中之一些描述於美國專利第6,738,289號、第6,621,742號及第6,522,580號中。
為讀取此記憶體之資料內容，接著驗證點可被用作讀取比較點，即使通常讀取點在較低程式化(較低電壓)方向被移位些許以提供一些安全容限。舉例而言，在圖1中，點VBr0 可被用作正常讀取點以區分A狀態與B狀態。(在多狀態記憶體狀況下，其實際上將區分狀態A及任何較低狀態與狀態B及任何較高狀態，其中用於解開各種多狀態的技術在此項技術中為熟悉的。)歸因於以上提及的各種機制，分布DA 及DB 傾向於如由分布D'A 及D'B 示意性所示而降級。藉由低於VBver 些許而置放VBr0 ，獲得降級之某裕度；然而，若過多單元已漂移於VBr0 下方，則ECC之能力變為被壓倒的，且系統不可成功擷取相應資料內容。當然，可進一步向左移動VBr0 至又一較低電壓位準("英雄恢復")，但最後此等經移位的讀取將導致完全屬於A狀態之過多單元被誤讀取為B狀態。此外，在資料寫入之後，由於A分布經由以上列出的機制降級，所以A狀態中的一些可可能向上移位，藉此進一步加重該情境。(如以下進一步論述，雖然此處呈現關於變化比較點的論述，但保持比較點相同而改變正在讀取的單元上之偏壓位準可另外達成相同目的。)
隨著較高密度記憶體整合於儲存產品中，吾人預料到，克服預料到的記憶體現象所需要的記憶體級取捨將仍使得較難以達成所需要的產品級規格。預料到以向此等產品提供益處的系統級機制中的一者為被稱為"英雄恢復"之讀取重試期間之以下類型的讀取容限，在正常讀取條件下偵測到無法校正的ECC錯誤之後即使用該類型讀取容限。英雄恢復由以下組成：在使在正常條件下讀入錯誤狀態的單元恢復至其正確狀態的嘗試中，在經移位讀取偏壓條件或經移位比較點下在重試期間重新讀取資料，從而本質上改變狀態之間的辨別點。英雄恢復具有需要克服以向產品提供最佳益處的少許缺點。因為儲存系統依賴於ECC來偵測錯誤位元，且因為不存在單元可能已移位之方向的獨立指示(諸如，每一狀態中預期的單元計數)，所以對於系統而言，無法知曉處於錯誤狀態中之單元已實際移位的實際方向。偏壓條件通常遵循基於移位現象的預期影響而設計的預定序列，其可朝向較多程式化或較多經擦除狀態。歸因於存在許多獨立影響的事實，單元所經歷之移位的實際方向可能與預期相反。在缺乏安全保護時，讀取條件的偏壓可使足夠大數目個單元被讀入錯誤狀態以壓倒ECC能力是可能的。一旦被壓倒，ECC演算法則可不能偵測ECC錯誤(誤偵測)，或錯誤地"校正"資料位元集合(誤校正)，在任一狀況下均導致錯誤資料作為良好資料而傳遞。
各種方法可用以改良英雄恢復機制的穩固性。此等方法中的一者為諸如在美國專利第5,172,338號、第6,222,762號及第6,538,922號中描述的使用參考或追蹤單元。在此配置下，許多單元被程式化為已知(亦即，參考)狀態。在讀取重試期間，此等單元可被讀取至精細粒度，且其分布用以估計主要單元總體。以此方式，偵測到自標稱的過多移位，接著來自其之資訊用以導向英雄恢復偏壓條件。此方法具有需要額外單元的缺點，其對每一快閃記憶體晶粒添加成本。另外，因為實踐中追蹤單元總體遠小於主要總體，所以其統計量不可以足夠精確度反映總體移位。儘管如此，請注意，對於追蹤單元提供的優點，可結合本發明而利用追蹤單元。
另一方法為最小化故障的可能性。舉例而言，在讀取重試的每一迭代期間利用的偏壓條件序列及ECC校正能力可經設計，以使得其將最小化ECC誤偵測或誤校正的可能性。然而，此方法可導致長的重試序列，此係因為系統通常首先嘗試最安全的組合，且僅在耗盡較早、較安全的重試之後嘗試載運最大風險的較強大組合。此通常並非為穩固的解決方案，且最佳結合安全保護來使用。
根據本發明之一態樣，儲存系統使用主要單元總體自身的知識為安全保護以避免英雄恢復重試在錯誤方向偏壓讀取。在基本實施例中，實施依賴於待克服的預期干擾機制朝向較多經擦除狀態將較頻繁地移位單元之事實，且因此英雄恢復偏壓將一直處於較多經擦除狀態的方向。在正常讀取期間偵測到無法校正的ECC錯誤之後，系統將在經擦除狀態的方向以小偏壓增量在經偏壓條件下執行許多讀取，且在每一步驟處對處於每一狀態的單元數目進行計數。系統將接著比較改變狀態的單元之數目且隨著每一步驟判定改變梯度或速率。若判定自一總體移位至下一總體的單元速率隨著每一步驟而增加，則辨別點將被理解為穿透一單元總體(例如，當VBr 負向移位過遠時，穿透圖1中的總體A)，在此狀況下，系統將不調用英雄恢復。
作為一額外安全保護，系統可在經程式化之狀態的方向在經偏壓條件下執行許多次讀取，且若判定自一總體移位至下一總體之單元的速率減小，則系統將不調用英雄恢復。僅當基於所有單元計數的條件指示其為適當的時，將調用英雄恢復。此想法的一延伸為使用單元總體的改變速率來在英雄恢復期間導向或限制偏壓量。
可藉由返回圖1來說明此等概念。狀態A及狀態B的經降級分布示意性展示為虛線分布D'A 及D'B ，且展示顯著擴展，特定而言朝向較小程式化(較低臨限電壓)條件的擴展。目標為判定在惡化現有錯誤的最小風險情況下最佳讀取B狀態的偏壓條件或比較點。為了說明簡單性，給定關於變化比較點的電壓之主要論述，在此狀況下，問題歸結為決定何電壓為用以擷取資料的最佳比較電壓。
如圖1中所示，相當量的D'B 已移位至VBr0 (標稱讀取偏壓條件)以下。若錯誤數目並非如此大的以壓倒ECC，則可基於此標準讀取擷取資料。若正常讀取為不成功的，則可採取英雄措施。展示與英雄讀取相關聯之處於逐漸降低之電壓的若干次要讀取點(在此實例中為三個位準VBr1 、VBr2 、VBr3 )。此等次要讀取點中的每一者將逐漸校正地偵測已被移位至較低電壓之多數B狀態單元。然而，除某一點外，此等偏移讀取將開始獲得A狀態分布之頂端處的離群值。如圖中所示，在VBr2 處，較低的讀取點仍被較大地侷限於D'B 的底部部分，而在VBr3 附近，讀取點已開始穿透D'A 。(如詳圖中所示，所計數之狀態的數目將為(D'A ＋D'B )，其在VBr3 與VBr2 之間開始具有不可忽略的貢獻)。因此，在此實例中，最佳讀取點或許稍微低於VBr2 ，但與VBr3 相比較接近VBr2 。本發明使用此等不同讀取點以判定分布的特性，且根據各種實施例又判定此等次要讀取點中的哪一個為擷取資料或建立讀取資料內容之新的讀取點的最佳選擇。在圖1中，次要讀取點之最佳選擇將為VBr2 ，而在外插或內插最佳(至所要精度)讀取點的實施例中，此將位於VBr2 的左側少許。
使N0 為位於Vbr0 上方之狀態的數目，N1 為位於VBr1 上方之狀態的數目，N2 為位於VBr2 上方之狀態的數目，且N3 為位於VBr3 上方之狀態的數目。(此外，次要讀取點之數目可根據實施例而變化)。注意，實際上不需要在此等讀取中擷取資料內容(且，若存在過多錯誤，則此甚至不可為可能的)，而是僅需要判定位於讀取點上方之狀態的數目。如圖1中所例示，此等數目中之每一者逐漸變大；但隨著其進一步移動至分布之尾部中，此等數目中之每一者增加的量值(相對於讀取參數的改變)變小－至少直到其開始穿透下一較低狀態分布的上端為止。(注意，若讀取點被不均勻地隔開，則較佳對此進行補償)。因此，重要量為N個值之間的差。
命名N個值之間的差為△，此給定(N1 －N0 )＝△1,0 ，其中類似地定義△2,1 及△3,2 。雖然各種N將不僅獲得B分布中之單元而且獲得任何較高狀態，但此等較高狀態對△1,0 將無貢獻，此係因為其貢獻在N個值中的每一者內保持相同，且因此將取消。又，不需要資料內容的實際讀取或ECC的評估，此係因為在此點上過程僅試圖找到執行此資料擷取的最佳(或足夠良好的)讀取點。在圖1之實例中，△1,0 將大於△2,1 ，使得VBr2 與VBr1 之間的讀取點將比VBr1 與VBr0 之間的讀取點好。然而，在△3,2 稍大於△2,1 的情況下，VBr3 可能已開始侵佔A分布。因此，VBr2 可被用作資料擷取之讀取點，或△3,2 及△2,1 的值可經分析以判定又一較佳值。在一變體中，可執行VBr2 與VBr3 之間的區域之額外讀取以改進過程。然而，不必要找到最佳點，而是僅找到對於其可正確擷取資料內容的一點。因此，選定讀取點不需要為最佳點，而是簡單地為提供△的最佳(最低)值之如上所述的此等同一組讀取點中的一者。舉例而言，點VBr2 或許為圖1中的最佳選擇且可用以擷取資料內容。或者，即使△1,0 大於△2,1 ，且因此VBr2 好於VBr1 (在正確讀取較多單元的含義上)，但若△1,0 足夠小(諸如，小於可(例如)為可設定參數之限度)，則VBr1 可經選定以用於擷取資料。
雖然此處之論述係在找到擷取資料內容的讀取點之情形中，但其亦可用以改良諸如在美國專利第5,657,332號中發現之彼等方法的各種資料刷新或清洗方法，其功能並非主要為向某外部(例如，終端使用者/使用)應用提供資料，而是提供內部內務功能、限定於自身記憶體裝置內。
迄今已關於變化比較或參考電壓而主要描述過程的論述，比較記憶體單元的狀態與比較或參考電壓，此係因為此或許為其中相對於圖1描述本發明的最容易情形。然而，如此項技術中熟知，保持讀取參考值相同且改變正在讀取之單元上的偏壓亦可實現此目的，從而獨立於變化參考點或結合變化參考點而使用。在EEPROM及其他基於電荷儲存電晶體之記憶體技術中，此改變單元偏壓通常藉由變化記憶體單元之控制閘極電壓而完成，即使同樣可變化源極、汲極或基板(或甚至(例如)單元之NAND串內的其他電晶體)上的位準。以實例說明之，相對於與美國專利第5,657,332號之圖6a相對的圖6b而論述與變化偏壓條件相對的變化參考位準，其中參考參數(或參數)為電流。類似地，雖然圖1之論述係基於電壓比較，但如本文中引用的各種參考案中明確論述，可使用指示單元之程式化位準的其他參數(電壓、電流、時間或頻率)。此外，可由各種已知技術(參考單元、基於能帶隙的產生器等)產生偏壓位準、參考位準或兩者所需要的所要電壓、電流等。
另外，本技術並不限於僅快閃記憶體。許多記憶體顯現相對於圖1描述的特性，諸如，在美國專利公開案US－2005－0251617－A1中描述的各種非揮發性記憶體裝置；因此，本發明之各種態樣具有用於彼等技術中的任一者之大的效用，對於彼等技術而言，經程式化狀態之分布具有降級的傾向。其亦可應用至揮發性記憶體，該等揮發性記憶體遭受類似於相對於圖1描述的降級之歸因於洩漏或其他資料汲出(諸如，在其中可存在電容器洩漏的DRAM中)的此類別降級。又，如上所述，雖然圖1展示僅兩個狀態，但本發明不僅可用於二元記憶體(其中A及B為唯一狀態)而且可用於多狀態記憶體(其中A及B表示多狀態記憶體之兩個相鄰狀態)。
在具有一控制器部分及一記憶體部分之記憶體裝置之典型實施例中，在多數狀況下將經由處於韌體實施的控制器管理此過程。在其他實施例中，可對記憶體自身執行過程，記憶體單元應具有足夠能力，或過程可被分散於控制器與記憶體部分之間。在又一實施例中，諸如，在缺少完整控制器之記憶卡(例如，xD卡或記憶棒)內，可由主機來管理過程的一些或所有部分。對於此等變化中的任一者而言，過程的不同部分可實施於硬體、軟體、韌體或此等物的組合中。
圖2為說明本發明之各種態樣中的一些的流程圖。在執行使用普通偏壓條件及參考值的標準讀取過程時，過程開始於步驟201處。在步驟203處，判定是否自記憶體單元成功擷取資料內容。若讀取為成功的(來自步驟203的是)，則發送儲存於單元中之資料(205)。舉例而言，記憶體可具有某量的錯誤但在相應錯誤校正碼的限值內，在此狀況下仍可擷取資料內容。(若存在某量的錯誤，但仍擷取內容，則視需要可執行清洗操作。)
若讀取為不成功的，例如，返回ECC無法校正錯誤信號而非資料，則過程進入以步驟207開始之本發明的主要態樣。在一些實施例中，過程可直接自步驟207跳躍(排除測試條件203)，其中作為標準感測操作的部分而判定較佳讀取條件，或開始於207處之過程的調用可係歸因於不同於步驟203處之判定的原因，諸如，若自上一讀取已經過某時間量或預先已執行大量可能干擾操作。在步驟207處，建立次要讀取條件中的第一者。此等可在許多方面可不同於正常讀取，可個別或組合地對其加以使用。此等中之一者為移位讀取比較參數的值，諸如，指示狀態的電壓、電流、時間或其他參數值。(此類似於基於電流的比較之美國專利第5,657,332號之圖6b中所展示)。另一者為改變正在讀取之單元上的偏壓條件。對於例示性快閃記憶體實施例及其他電荷儲存電晶體實施例而言，此通常藉由改變施加至單元之控制閘極電壓而完成(如美國專利第5,657,332號的圖6a中)，即使此亦可使用對NAND串中的源極/汲極電壓位準、其他閘極位準的改變或其他偏壓移位替代改變控制閘極位準(或除改變控制閘位準外)而完成。
在步驟209處執行次要讀取。在英雄恢復之較多基本實施中，若次要讀取為成功的，則在此點處可輸出資料。如上所註釋，此評估不需要為擷取資料之完整含義中的讀取，而是僅需要對暫存於比較點上方之單元的數目進行計數。
在步驟211、213及215中找到本發明之主要態樣中的一些。在步驟211處，在211處判定所讀取之狀態數目的改變。此將比較(例如)在正常讀取參數上方的單元數目與在第一次要讀取參數上方的單元數目之間的差與在第一次要讀取參數上方的單元數目與在第二次要讀取參數上方的單元數目之間的差。如上所述，此被完成以判定分布的特性。舉例而言，若在自正常讀取轉至第一次要讀取中僅獲得少許額外單元，但在自第一次要讀取轉至第二次要讀取中獲得較多額外單元，則第二次要讀取的讀取點或偏壓移位已可能過遠且正在穿透下一資料狀態之分布。
在步驟213處，判定是否將執行更多次要讀取。次要讀取的數目可為固定值(例如，為一可設定參數)或可基於較早讀取的結果而判定。在固定值實例中，在每一迭代處將使明瞭補充讀取的參數遞增，且步驟213將決定其是否已達到其限值。在使用較早評估之實施例中，213可(例如)判定△是否已開始增加。甚至在基於較早讀取而決定步驟213之實施例中，其可用以明瞭迭代的數目且設定此等中的最大值。若將執行較多讀取，則流程迴路返回步驟207；若否，則其進入步驟215。
在步驟215中，判定將擷取資料之讀取條件。此可為在步驟209處執行之讀取或額外讀取中的一者，在此狀況下，在步驟217處執行額外讀取。在任一狀況下，發送儲存於單元中的資料(205)。
因此，本實例被考慮為說明性且非限制性的，且本發明並不受限制於本文中給定的細節，而是可在隨附申請專利範圍的範疇內進行修改。
DA ．．．記憶體狀態臨限電壓分布
DA' ．．．分布
DB ．．．記憶體狀態臨限電壓分布
DB' ．．．分布
VAver ．．．驗證點
VBr0 ．．．位準
VBr1 ．．．位準
VBr2 ．．．位準
VBr3 ．．．位準
VBver ．．．驗證點
圖1展示經程式化記憶體狀態之降級分布的實例。
圖2為說明本發明之態樣的流程圖。
(無元件符號說明)

Claims (31)

  1. 一種在一記憶體裝置中讀取記憶體單元(cells)之方法，該記憶體裝置具有複數個記憶體單元，每一記憶體單元具有至少二個可能資料狀態(states)之一者，該方法用以判定該等記憶體單元中之哪些含有對應於該等資料狀態中的一選定一者之資料，該方法包含：在一第一參考條件(condition)下評估(evaluating)(203)該等記憶體單元，以根據該第一參考條件判定具有一預定資料狀態之一數量的記憶體單元；在複數個次要(secondary)參考條件下評估(209,211)該等記憶體單元，以根據各別的該等次要參考條件之每一者判定具有該預定資料狀態的複數個各別數量的記憶體單元；根據該等評估，當該數量的記憶體單元以不同參考條件評估時，判定在具有該預定資料狀態的該數量的記憶體單元之不同參考條件之間的一或多個改變速率(change of rates)；及判定(215)一讀取條件，在該讀取條件下基於經判定的該等改變速率而判定含有對應於該等資料狀態中之該選定一者的該等記憶體單元。
  2. 如請求項1之方法，其進一步包含：判定(203)該第一參考條件下之評估結果是否具有不可校正(uncorrectable)的錯誤，其中該在該複數個次要參考條件下評估該等記憶體單元係回應於具有不可校正的錯 誤之在第一參考點下的該評估結果。
  3. 如請求項2之方法，其中判定步驟係基於一錯誤校正碼(error correction code)結果。
  4. 如請求項1至3中任一項之方法，其中該所判定的讀取條件為該等次要參考條件中之一者。
  5. 如請求項1至3中任一項之方法，其中該所判定的讀取條件為一不同於該第一參考條件及該等次要參考條件中之一者之參考條件。
  6. 如請求項1至3中任一項之方法，其中該複數個評估條件使用相同的偏壓條件但使用不同的參考點。
  7. 如請求項6之方法，其中該等參考點為電流位準、電壓位準或時間值。
  8. 如請求項1至3項中任一項之方法，其中該第一參考條件為偏壓條件之一第一集合，且該複數個次要參考條件為偏壓條件之複數個次要集合。
  9. 如請求項8之方法，其中偏壓條件之該第一集合及偏壓條件之該等次要集合藉由一不同控制閘極電壓而區分彼此。
  10. 如請求項1之方法，其中該等記憶體單元為非揮發性記憶體單元。
  11. 如請求項10之方法，其中該等記憶體單元為電荷儲存裝置。
  12. 如請求項11之方法，其中該記憶體裝置為一快閃記憶體。
  13. 如請求項1之方法，其中該記憶體裝置包括一含有該等記憶體單元之記憶體及一控制器，其中該判定一讀取條件係在該記憶體內執行。
  14. 如請求項1之方法，其中該記憶體裝置包括一含有該等記憶體單元之記憶體及一控制器，其中該判定一讀取條件係由該控制器來執行。
  15. 如請求項1之方法，其中該第一參考條件係由一或多個參考單元建立。
  16. 一種記憶體裝置，其包含：一記憶體單元之陣列，該等記憶體單元各自儲存至少兩個資料狀態中之一者；讀取電路，其可連接至該陣列以在一第一參考條件下及在複數個次要參考條件下評估該等記憶體單元；及邏輯及控制電路，其可連接至該讀取電路，並經組態以：當在該第一參考條件及該等次要條件下評估該等記憶體單元時，針對每一參考條件，判定具有一預定資料狀態的單元之數量；當以不同參考條件評估該數量的記憶體單元時，判定具有該預定資料狀態的該數量之記憶體單元之一或多個改變速率；及建立(215)一讀取條件，在該讀取條件下基於經判定的該等改變速率而建立含有對應於該等資料狀態中選定一者之資料的該等記憶體單元。
  17. 如請求項16之記憶體裝置，其中該邏輯及控制電路進一步可連接至該讀取電路，以判定在該第一參考條件下之該評估結果是否具有不可校正的錯誤，其中該讀取電路回應於具有不可校正的錯誤之在該第一參考點下之該評估結果而在該複數個次要參考條件下評估該等記憶體單元。
  18. 如請求項17之記憶體裝置，其包含錯誤校正碼電路，其中該判定在該第一參考條件下之該評估結果是否具有不可校正的錯誤係基於一錯誤校正碼結果。
  19. 如請求項16之記憶體裝置，其中該建立的讀取條件為該等次要參考條件中之一者。
  20. 如請求項16之記憶體裝置，其中該建立的讀取條件為一不同於該第一參考條件及該等次要參考條件中之一者之參考條件。
  21. 如請求項16之記憶體裝置，其中該複數個評估條件使用相同的偏壓條件但使用不同的參考點。
  22. 如請求項21之記憶體裝置，其中該等參考點為電流位準。
  23. 如請求項21之記憶體裝置，其中該等參考點為電壓位準。
  24. 如請求項21之記憶體裝置，其中該等參考點為時間值。
  25. 如請求項16之記憶體裝置，其中該第一參考條件為偏壓條件之一第一集合，且該複數個次要參考條件為偏壓條件之複數個次要集合。
  26. 如請求項25之記憶體裝置，其中偏壓條件之該第一集合及偏壓條件之該等次要集合藉由一不同的控制閘極電壓區分彼此。
  27. 如請求項16之記憶體裝置，其中該等記憶體單元為非揮發性記憶體單元。
  28. 如請求項27之記憶體裝置，其中該等記憶體單元為電荷儲存裝置。
  29. 如請求項28之記憶體裝置，其中該記憶體裝置為一快閃記憶體。
  30. 如請求項16之記憶體裝置，其中該記憶體裝置包括一含有該等記憶體單元之記憶體及一控制器，其中該邏輯及控制電路係在該記憶體內。
  31. 如請求項16之記憶體裝置，其中該記憶體裝置包括一含有該等記憶體單元之記憶體及一控制器，其中該邏輯及控制電路之一實質部分係在該控制器上。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101406279B1 (ko) * 2007-12-20 2014-06-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법
JP2011238346A (ja) * 2011-06-16 2011-11-24 Sandisk Il Ltd フラッシュメモリ内のエラーから復旧するための方法
JP2013122804A (ja) * 2011-12-12 2013-06-20 Toshiba Corp 半導体記憶装置
US9645177B2 (en) 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
US8879324B2 (en) * 2013-02-01 2014-11-04 Lsi Corporation Compensation loop for read voltage adaptation
KR101540795B1 (ko) * 2013-02-28 2015-07-30 실리콘 모션 인코포레이티드 임계 전압 분포에 따라 플래시 메모리에 저장된 데이터를 판독하는 방법과, 이를 위한 메모리 컨트롤러 및 시스템
TWI492234B (zh) 2014-04-21 2015-07-11 Silicon Motion Inc 讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與記憶體系統
US10062441B1 (en) * 2017-08-31 2018-08-28 Micron Technology, Inc. Determining data states of memory cells

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030086293A1 (en) * 2001-11-02 2003-05-08 Sandisk Corporation Error management for writable tracking storage units
WO2005041107A2 (en) * 2003-10-29 2005-05-06 Saifun Semiconductors Ltd. A method circuit and system for determining a reference voltage
US6912160B2 (en) * 2003-03-11 2005-06-28 Fujitsu Limited Nonvolatile semiconductor memory device
US20060002175A1 (en) * 2004-07-02 2006-01-05 Sharp Kabushiki Kaisha Semiconductor memory device
US20060039196A1 (en) * 2003-10-03 2006-02-23 Gorobets Sergey A Corrected data storage and handling methods
US20060062048A1 (en) * 2003-10-03 2006-03-23 Gonzalez Carlos J Flash memory data correction and scrub techniques
US20060126382A1 (en) * 2004-12-09 2006-06-15 Eduardo Maayan Method for reading non-volatile memory cells
US20060126383A1 (en) * 2004-12-09 2006-06-15 Saifun Semiconductors, Ltd. Method for reading non-volatile memory cells

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10228784A (ja) * 1997-02-12 1998-08-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH11134884A (ja) * 1997-10-31 1999-05-21 Sony Corp 半導体装置
JP3800466B2 (ja) * 1998-06-29 2006-07-26 株式会社ルネサステクノロジ 半導体記憶装置
US6992932B2 (en) * 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
KR100496866B1 (ko) * 2002-12-05 2005-06-22 삼성전자주식회사 미프로그램된 셀들 및 과프로그램된 셀들 없이 균일한문턱 전압 분포를 갖는 플레쉬 메모리 장치 및 그프로그램 검증 방법
EP1839311A1 (en) * 2005-01-12 2007-10-03 Nxp B.V. Circuit with a memory array and a reference level generator circuit

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030086293A1 (en) * 2001-11-02 2003-05-08 Sandisk Corporation Error management for writable tracking storage units
US6963505B2 (en) * 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US6912160B2 (en) * 2003-03-11 2005-06-28 Fujitsu Limited Nonvolatile semiconductor memory device
US20060039196A1 (en) * 2003-10-03 2006-02-23 Gorobets Sergey A Corrected data storage and handling methods
US20060062048A1 (en) * 2003-10-03 2006-03-23 Gonzalez Carlos J Flash memory data correction and scrub techniques
WO2005041107A2 (en) * 2003-10-29 2005-05-06 Saifun Semiconductors Ltd. A method circuit and system for determining a reference voltage
US20060002175A1 (en) * 2004-07-02 2006-01-05 Sharp Kabushiki Kaisha Semiconductor memory device
US20060126382A1 (en) * 2004-12-09 2006-06-15 Eduardo Maayan Method for reading non-volatile memory cells
US20060126383A1 (en) * 2004-12-09 2006-06-15 Saifun Semiconductors, Ltd. Method for reading non-volatile memory cells

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