TWI468001B - 晶片界面 - Google Patents

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TWI468001B
TWI468001B TW100120157A TW100120157A TWI468001B TW I468001 B TWI468001 B TW I468001B TW 100120157 A TW100120157 A TW 100120157A TW 100120157 A TW100120157 A TW 100120157A TW I468001 B TWI468001 B TW I468001B
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Stephen R Reid
David J Katz
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Raytheon Co
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Description

晶片界面
本發明係關於晶片界面。
若電晶體使用適當材料製造，積體電路(IC)(亦已知為晶片)可配置具有1 GHz或更多操作頻率之電晶體。通常，例如矽材料相較於磷化銦(InP)無法產生高頻電晶體。然而，其他材料相較於矽電晶體產生較少數量之電晶體。
在一方面，一種積體電路(IC)系統包括接收器IC，經組配以接收第一時脈信號，並包含回饋電路以提供回饋信號至驅動器IC。IC系統亦包括驅動器IC經組配以接收第二時脈信號，並包括相位選擇電路經組配以依據回饋信號而提供相位選擇信號至接收器IC。相位選擇信號藉由調整第一時脈信號而控制藉由接收器IC接收之資料。
在另一方面，驅動器積體電路(IC)包括相位選擇電路經組配以依據從接收器IC接收之回饋信號而提供相位選擇信號至接收器IC。
在進一步方面，接收器積體電路(IC)包括回饋電路經組配以提供回饋信號至驅動器IC。接收器IC經組配以依據回饋信號而從驅動器電路接收相位選擇信號。
以上一或更多方面可包括一或更多下列特徵。驅動器IC進一步包含串聯器/解串聯器(SERDES)，經組配以提供資料至接收器IC。接收器IC包含磷化銦(InP)基板。驅動器IC包含矽基板。驅動器IC進一步經組配以提供資料信號至接收器IC。第一時脈信號為第二時脈信號之倍數。接收器IC進一步包含除法器電路，經組配以劃分第一時脈信號而形成第二時脈信號。回饋電路包括：AND閘；第一D正反器，經組配以於第一正反器之D埠接收AND閘之輸出；以及第二D正反器，經組配以於時脈埠接收第一正反器之Q埠的輸出，以及經組配以於第二正反器之埠提供回饋信號。接收器IC進一步包含校準及擷取電路，該校準及擷取電路包含：緩衝器，經組配以接收資料及差動資料；多工器，經組配以接收第一時脈信號及反向第一時脈信號，該多工器係藉由相位選擇信號控制；以及D正反器，經組配以：於D正反器之D埠接收緩衝器之輸出；於D正反器之時脈埠接收多工器之輸出；以及從D正反器之Q埠產生部分信號。
以高於或遠超過10 GHz操作之電晶體在許多應用中是有用的，例如雷達。然而，產生較高速電晶體之一些材料產生少量之電晶體。對付此限制之一方式為使用多積體電路(IC)解決方案。即使文中將說明者為二IC系統(有時稱為二晶片系統)，多IC解決方案不侷限於此數量之IC。在一範例中，第一IC係以產生大量電晶體之材料製造，例如矽。諸如以InP或GaN製造之第二IC用於製造較高頻率之電晶體(例如，具有各高於250 GHz之電流增益截止頻率ft 及最大振盪頻率fMAX )。因而，大部分電晶體可於具有高產量之電晶體之材料的一IC上製造，同時較高頻率電晶體可於第二IC上製造。
文中使用之電流增益截止頻率ft 為主動裝置之電流增益下降至1之頻率，且最大振盪頻率fMAX 為使其可從特定裝置製造振盪器之最大頻率，並通常等同於裝置之功率增益一致之頻率。
然而，於2 IC之間轉移資料存在挑戰。例如，並列資料可以直至~3.5-4.0 GHz之速度於晶片之間可靠地傳送，但無法更高。對較高頻率資料轉移而言，可以相對低頻率(即，4 GHz以下)於二晶片之間傳送K組並聯線，接著於接收器晶片中多工傳輸K組資料，但此方法於接收器晶片中需要更多電晶體。例如，低電壓差動信號(LVDS)緩衝器以直至約1.4 GHz操作，將於目的地IC中需要8：1多工器以達成11.2 G樣本/秒。在目的地IC中每一資料鏈路上之8：1多工器可負面影響合理的產量。而且，針對16位元資料字之每一差動資料鏈路之8：1多工傳輸需要(16*8*2)=256接合點，其中接合點數量增加通常為產量減少之另一因素。較LVDS更快之界面為串聯器/解串聯器(SERDES)多千兆位元收發器(MGT)型，其係於FPGA及其他CMOS IC中提供。MGT支援許多協定及標準界面，然而在具有低資源可用性之接收IC中使用大量資源。具MGT界面之IC正常使用協定、編碼(諸如8/10b)、時脈恢復、(多資料鏈路之)通道同步、記憶體儲存緩衝器同步、及可抑制安裝於具低資源可用性之接收器IC中之其他邏輯。如文中將進一步說明，當二介接晶片之每一者之時脈一致時，從驅動器IC至較先前技藝方法使用更少接收器電晶體及接腳之接收器IC的資料轉移完成。
參照圖1，二IC系統10包括驅動器IC 12及接收器IC 16。驅動器IC 12有時稱為驅動器晶片，因為源於驅動器IC 12之資料轉移至別處，例如至接收器IC 16。在一範例中，驅動器IC係指一般來說相較於接收器IC 16資源豐富之IC。在一範例中，驅動器IC 12為例如使用矽製造之場編程閘極陣列(FPGA)。在另一範例中，驅動器IC 12為例如使用矽製造之專用積體電路(ASIC)。在進一步範例中，驅動器電路12包括CMOS裝置。如文中使用，接收器IC 16係指一般來說包括以高於1 GHz頻率操作之電晶體之IC。
在一範例中，接收器IC 16係使用例如InP或GaN製造。在一範例中，接收器IC 16包括異接面雙極電晶體(HBT)。使用InP之電晶體製造具有顯著優點。優點包括但不侷限於較少量SiGe(<100K單元)更高成本效益；具有有利於低電壓作業之低VBE (例如較矽低220mV及較GaAs低780mV)；具有有利於改進之動態範圍之高擊穿電壓(例如，較特定頻帶寬度之SiGe佳，為3：1)；於高頻率具有最高頻率/功率質量因素(FOM)；及具有較SiGe或GaAs高之ft 及fMAX 。
驅動器IC 12包括串聯器/解串聯器(SERDES)32、資料源36、及相位選擇電路38。資料源36提供資料信號。在一範例中，資料源36為諸如任意波形產生器或直接數位合成器之合成器的數位波形產生器部分。驅動器IC 12接收時脈信號CLKA。
接收器IC 16(有時稱為接收器或接收晶片)包括校準及擷取電路42、資料組件44、及回饋電路46。接收器IC 16接收時脈信號CLKB。在一範例中，CLKB等於或為時脈信號CLKA之倍數。在一特別範例中，從劃分時脈信號CLKB可提供時脈信號CLKA。藉由資料源36產生之資料用於資料組件44。在一範例中，資料組件44為數位-類比轉換器(DAC)。在一範例中，資料組件44為DAC，用於提供資料至雷達系統(未顯示)。
藉由資料源36產生之資料係發送至SERDES 32。包括資料及差動資料之資料DD於具有M通道其中M>1之連接50之上，藉由SERDES 32而發送至校準及擷取電路42。如文中使用，差動資料意即由二信號(及連接軌跡)組成之一資料通道，其允許更快切換。存在多項差動標準。例如，電流模式邏輯(CML)差動緩衝器通常用於FPGA之千兆位元收發器，其從SERDES 32發送出SERDES資料。CML邏輯狀態係依據於資料對之間擺動之差動輸出電壓是否超越特定臨限。校準及擷取電路42經由連接48而提供輸出信號至回饋電路46及至資料組件44進行處理。回饋電路46經由連接54而發送回饋信號至相位選擇電路38。在一範例中，回饋信號54依據資料信號DD之位元是否校準。使用多項回饋信號，其中每一回饋信號代表並列資料輸入(DD)之子集，允許減少校準所有資料(DD)所需時間。
文中所說明之各種連接可互換地參照文中藉由各連接載送之信號。例如，代號54可互換地使用以參照相位選擇電路38與回饋電路46之間之連接，及與該等連接相關之回饋信號。
依據回饋信號54，相位選擇電路38經由具有M通道之連接56而提供相位選擇信號至校準及擷取電路42，以控制資料信號之擷取時間。在一範例中，相位選擇電路38亦提供校準信號至SERDES 32。如同結合圖2所說明，相位選擇信號56a選擇時脈信號CLKB以擷取資料。
在一特別範例中，資料差動信號DD係每通道提供一位元，使得對於M位元而言，存在M通道。例如，資料DD包括第一位元DD1 、第二位元DD2 、....及第M位元DDM 。
在圖1中所說明之配置中，接收器IC 16以使用較習知SERDES接收器少之電路的大為減少數量之電晶體來接收高速串列資料。資料校準及擷取完成而無習知SERDES接收器中通常包括之資料解碼及時脈恢復電路(其中時脈係從資料產生)。而且，例如針對並列數位資料使用多高速串列資料線而無諸如「通道結合」之協定及封包負擔。
參照圖2，一部分校準及擷取電路42之範例為校準及擷取子電路42a。校準及擷取子電路42a處理資料信號DDM 之第一位元。校準及擷取子電路42a包括緩衝器62、反向器64、多工器66、及D正反器68。緩衝器62接收資料DD之第一位元DD1 。緩衝器62之輸出為信號DB，其經由連接67而供應予D正反器68之D埠。信號DB對應於位元之信號DD位元，使得DDM =DBM 。多工器66接收時脈信號CLKB及來自反向器64之反向時脈信號。多工器66係藉由相位選擇1 信號56a控制，相位選擇1 信號56a對應於相位選擇信號56之第一位元信號。因而，相位選擇1 信號56a選擇是否將用於計時資料之CLKB的前緣或下降邊緣利用於第一位元DD1 之D正反器中。多工器66之輸出控制D正反器68之時脈。D正反器68之輸出埠Q為輸出信號48a，其為輸出信號48之一部分。本技藝中一般技術人士將識別校準及擷取電路42中校準及擷取子電路42a係複製用於資料信號DD中每一位元。可選擇地，組件64可一次用於所有資料通道，以提供180度時脈相位選擇而控制校準及擷取電路之所有D正反器中資料擷取。
參照圖3，在一範例中回饋信號54取決於校準及擷取電路之D正反器之輸出之資料信號之校準。例如，當校準一群M個D正反器之輸出時，回饋信號54例如從邏輯「0」切換為邏輯「1」(如圖3中所示)，或在另一範例中，從邏輯「1」切換為邏輯「0」(圖3中未顯示)。切換允許驅動IC中較慢時脈以檢測作為0資料值序列之回饋信號係以接近每一資料序列之中間值之1值傳送。
參照圖4，接收器IC 16之一範例為接收器IC 16'。接收器IC 16'包括資料組件44、校準及擷取電路部分42'(一部分校準及擷取電路42之範例)、及回饋電路46'(回饋電路46之範例)。回饋電路46'對應於具有4位元之資料信號DD之範例。校準及擷取電路42'包括四個D正反器72a-72d。回饋電路46'包括AND閘74、D正反器76、及D正反器78。每一正反器72a-72d之D埠接收資料中的一個位元。D正反器72a-72d之每一Q埠供應AND閘74之輸入。AND閘74之輸出提供D正反器76之D埠之輸入。D正反器76之Q埠供應D正反器78之時脈埠。相對於D正反器78，反向Q埠固定至D埠，且Q埠提供回饋54。
參照圖5，於二IC系統中操作二IC之程序之一範例為程序100。在此範例中，驅動器IC 12執行程序100之子程序100a，且接收器IC 16執行程序100之子程序100b。
從資料源接收資料(102)。例如，SERDES 32從資料源36接收資料信號。
轉移資料信號(106)。例如，資料信號DD於連接50之上從SERDES 32轉移至接收器IC 16。在另一範例中，除了發送相位選擇信號以外，驅動器IC 12亦可較早或較晚轉移資料。尤其，SERDES 32包括並列界面(未顯示)，例如16位元，並驅動所有該些位元通過。依據回饋信號54，SERDES 32電路藉由一或更多並列資料線上一或更多時脈週期而提前或延遲資料輸出。相位選擇電路38可通知將被利用之時脈相位改變，以擷取一或更多資料輸入至接收器IC 16。因而，依據該實施，可測試許多時脈管線延遲。啟動(例如供電)時執行方向校正，接著為較早或較晚之資料位元的定期較小管線移動，以說明溫度及電壓變化。
接收資料(110)。例如，校準及擷取電路42接收資料信號DD。決定是否校準資料信號(114)。在一範例中，若所有閂鎖之資料信號校準，回饋電路46決定校準資料信號。依據是否校準資料信號而發送回饋信號(118)。例如，藉由回饋電路46發送回饋信號54。
藉由驅動器IC 12接收回饋信號(122)。例如，藉由相位選擇電路38接收回饋信號54。依據回饋信號而發送相位選擇信號(126)。例如，相位選擇電路38將相位選擇信號56發送至接收器IC 16。
藉由接收器IC 16接收相位選擇信號(132)。例如，藉由校準及擷取電路42接收相位選擇信號56。依據相位選擇信號56而調整接收之資料信號DD。例如，相位選擇信號56調整控制資料DD之接收的計時信號CLKB之相位。
參照圖6，在一範例中，二IC系統10可實施為二IC系統210。二IC系統210包括波形產生器136作為驅動器IC 12中資料源36。二IC系統210亦包括數位類比轉換器(DAC)144作為接收器IC 16中資料組件44。在一範例中，DAC用於合成類比波形。在一範例中，DAC 144為返回至零(RZ)DAC。RZ模式允許於第二奈奎斯特區中操作，其具較非返回至零DAC中更高振幅輸出。RZ DAC因而允許較低時鐘率以提供高頻範圍波形產生。
在一範例中，波形產生器136為可重編程任意波形產生器(AWFG)。在一特別範例中，波形產生器為數位AWFG。在其他範例中，波形產生器136提供多音調、陷波濾波、振幅預失真、相位編碼調變、及偽隨機波形產生。
二IC系統210進一步包括接收器IC 16中之時脈除法器電路150。在一範例中，時脈速度CLKB為11.2 GHz，且時脈除法器電路150以16劃分時脈速度CLKB成為700 MHz而提供至驅動器電路12作為時脈信號CLKA。資料信號D及差動資料信號D'各藉由SERDES 32 CML收發器以11.2 GHz提供。
參照圖7，在另一範例中，二IC系統10可實施為二IC系統310。二IC系統310包括J波形產生器(例如，波形產生器236a、...、及波形產生器236J)作為驅動器IC 12中資料源36，其中J>1。在一範例中J=16。在另一範例中J=32。J波形產生器連接至SERDES 32。例如，波形產生器236a藉由連接236a而連接至SERDES 32，及波形產生器236J藉由連接220J而連接至SERDES 32。在二IC系統310中，接收器IC 16包括DAC 144作為資料組件44，以及時脈除法器電路150。接收器電路進一步包括多工器250(例如，2：1多工器)。在一範例中，J波形產生器為可編程。
在一特別範例中，時脈速度CLKB為22.4 GHz，且時脈除法器電路150以32劃分時脈速度CLKB成為700 MHz而提供至驅動器電路12作為時脈信號CLKA。SERDES 32於連接50之上以11.2 GHz發送資料信號DD。在此特別範例中，每一J波形產生器236產生12位元信號，且SERDES包括24通道，使得連接50包括2*12或24通道。校準及擷取電路42提供24位元信號至多工器250，其於2：1多工器之狀況下供應12位元信號至DAC 144。
二IC系統210及二IC系統310各可產生連續波(CW)及線性調頻(LFM；亦稱為連續變頻信號)波形，以及合成諸如多音調、正交調幅(QAM)、及偽隨機波形之信號。二IC系統210及二IC系統310各亦可產生AM波形；高資料傳輸速率二進位相移鍵控(BPSK)及正交相移鍵控(QPSK)波形；預失真或濾波波形；及多同步音調，其係藉由將適當演算法併入驅動器IC 12，藉由利用RAM(IC 12之外部RAM 462或內部RAM 460)或藉由利用接收匯流排而將數位波形輸入驅動器IC 12。二IC系統210及二IC系統310亦各可從DC至K頻帶合成波形。
參照圖8，在一範例中，驅動器IC 12包括連接至SERDES 32之16個波形產生器(例如，波形產生器436a、...、及波形產生器436p)。每一波形產生器包括頻率累加器、相位累加器、及正弦產生器。例如，波形產生器436a包括頻率累加器452a、相位累加器456a、及正弦產生器462a，波形產生器436p包括頻率累加器452p、相位累加器456p、及正弦產生器462p。驅動器IC 12可包括內部RAM 460及個別數位信號處理器470。驅動器IC 12亦可耦合至外部數位信號處理器472(諸如二IC系統10外部之電腦或FPGA)及外部記憶體462。
參照圖9，在另一範例中，驅動器IC可包括16個雙波形產生器536(例如，雙波形產生器536a、...、及雙波形產生器536p)。例如，針對二波形之每一者，雙波形產生器536a包括頻率及相位累加器552a、562a、二最高有效位元(MSB)組件554a、564a、加法器556a、566a、正弦產生器558a、568a、及加法器560a、570a。雙波形產生器536a進一步包括加法器572a、及多工器574a。其餘16個雙波形產生器包括如雙波形產生器536a之類似組件。例如，波形產生器536p包括頻率及相位累加器552p、562p、二最高有效位元(MSB)組件554p、564p、加法器556p、566p、正弦產生器558p、568p、加法器560p、570p、加法器572p、及多工器574p。包括雙波形產生器之架構使能合成例如二音調信號。
為說明任意波形產生器536之作業，說明雙波形產生器536a。相對於雙波形產生器之一，頻率及相位累加器552a接收輸入信號INPUTa1 。例如，輸入信號INPUTa1 包括開始頻率、開始相位、及連續變頻信號斜率。二最高有效位元依據二相位或四相位調變而編碼。在加法器556a，來自MSB模組554a之合成信號為相位調變並等同於第一組資料。來自加法器556a之合成信號被發送至正弦產生器558a。來自正弦產生器558a之合成信號被發送至加法器560a，其中其係調幅並等同於第一組資料。來自加法器560a之合成信號被發送至加法器572a。同樣地，雙波形產生器內第二波形產生器包括與第一產生器相同作業，除了至第二產生器之輸入(例如，至頻率及相位累加器562a之輸入INPUTa2 )可獨立於至第一產生器之輸入。加法器572組合來自第一及第二波形產生器之信號(即，分別來自加法器560a及加法器570a)。
多工器574a接收來自加法器572a之輸出以及其他輸入，如圖8中所示，例如來自外部數位信號處理器472(諸如二IC系統10外部之電腦或FPGA)、內部RAM 460、外部記憶體462及/或合成偽隨機波形之驅動器IC 12中之個別數位信號處理器470。多工器574a之輸出被發送至SERDES 32。其他二音調波形產生器之作業類似於雙波形產生器536a。例如，雙波形產生器536p接收輸入信號INPUTp1 及INPUTp2 ，以及圖9中顯示之其他輸入。
參照圖10，執行圖5之子程序100a及/或子程序100b之實施範例為電腦600。在一範例中，電腦600可配置於每一驅動器IC 12(例如，執行程序100a)及/或接收器IC 16(例如，執行程序100b)之上。電腦600包括處理器622、揮發性記憶體624、及非揮發性記憶體626。非揮發性記憶體626儲存電腦指令634、操作系統636、及資料638。在一範例中，電腦指令634係藉由處理器622於揮發性記憶體624外部執行，以執行文中所說明之所有或部分程序(例如，程序100)。
文中所說明之程序(例如，程序100)不侷限於使用圖10中所示之硬體及軟體組態；其可於任何計算或處理環境並具任何型式之可運行電腦程式之機器或機器組中發現適用性。文中所說明之程序可以硬體、軟體、或二者之組合予以實施。文中所說明之程序可實施為電腦程式中服務之集合或子集，該電腦程式可於可編程電腦/機器上執行，該可編程電腦/機器各包括處理器、可藉由處理器讀取之儲存媒體或製造商之其他物件(包括揮發性及非揮發性記憶體及/或儲存元件)、至少一輸入裝置、一或更多輸出裝置、及網路連接。程式碼可應用於使用輸入裝置輸入之資料以執行文中所說明之程序，並產生輸出資訊。
系統可經由電腦程式產品而實施或至少部分實施(例如，於機器可讀取儲存裝置中)，而執行或控制資料處理設備(例如，可編程處理器、電腦或多電腦)之作業。每一該等程式可以高階程序或物件導向程式語言實施以與電腦系統溝通。然而，程式可以組合語言或機器語言實施。語言可為編譯或組譯語言，並可以任何形式採用，包括作為獨立程式或模組、組件、副程式、或適用於計算環境之其他單元。電腦程式可經採用而於一方或分佈跨越多方並藉由通訊網路互連之一電腦或多電腦上執行。電腦程式可儲存於可藉由通用或專用可編程電腦讀取之儲存媒體或裝置(例如，CD-ROM、硬碟、或磁碟)上，當儲存媒體或裝置藉由電腦讀取時組配及操作電腦，以執行文中所說明之程序(例如，程序100)。文中所說明之程序亦可實施為機器可讀取媒體，組配電腦程式，當執行時電腦程式中指令使電腦根據程序操作。
文中所說明之程序不侷限於所說明之特定實施例。例如，程序100不侷限於圖5之特定處理順序。而是圖5之任何處理方塊可重新排序、組合、或移除，視需要而並聯或串聯執行，以達成以上提出之結果。
與實施系統相關之圖5中處理方塊可藉由執行一或更多電腦程式之一或更多可編程處理器執行，以執行系統之功能。全部或部分系統可實施為專用邏輯電路(例如，場可編程閘極陣列(FPGA)及/或專用積體電路(ASIC))。在一範例中，FPGA中邏輯在無微處理器或微控制器下亦可完整實施。
文中所說明之不同實施例之元件可相組合以形成非以上具體提出之其他實施例。非文中所具體說明之其他實施例亦處於下列申請專利範圍。
10、210、310．．．IC系統
12．．．驅動器IC
16、16'．．．接收器IC
32．．．串聯器/解串聯器
36．．．資料源
38．．．相位選擇電路
42、42'．．．校準及擷取電路
42a．．．校準及擷取子電路
44．．．資料組件
46、46'．．．回饋電路
50、56、67、220J．．．連接
48．．．連接、輸出信號
48a．．．輸出信號
54．．．連接、回饋信號
56．．．相位選擇信號
56a．．．相位選擇1 信號
62．．．緩衝器
64．．．反向器
66、250、574a、574p．．．多工器
68、72a-72d、76、78．．．D正反器
74．．．AND閘
100．．．程序
100a、100b．．．子程序
136、236、236a-236J、436a-436p、536．．．波形產生器
144．．．數位類比轉換器
150．．．時脈除法器電路
452a、452p．．．頻率累加器
456a、456p．．．相位累加器
460．．．內部RAM
462．．．外部RAM
462a、462p、558a、558p、568a、568p．．．正弦產生器
470．．．數位信號處理器
472．．．外部數位信號處理器
536、536a-536p．．．雙波形產生器
552a、562a、552p、562p．．．頻率及相位累加器
554a、554p、564a、564p．．．最高有效位元組件
556a、556p、560a、560p、566a、566p、570a、570p、572、572a、572p．．．加法器
600．．．電腦
622．．．處理器
624．．．揮發性記憶體
626．．．非揮發性記憶體
634．．．電腦指令
636．．．操作系統
638．．．資料
圖1為積體電路(IC)系統之方塊圖。
圖2為校準及擷取電路之一部分之方塊圖。
圖3為包括差動資料信號及回饋信號之信號圖。
圖4為具回饋電路之接收器IC範例之方塊圖。
圖5為於圖1之IC系統中IC之間轉移資料之程序範例之流程圖。
圖6為IC系統之一範例之方塊圖。
圖7為IC系統之另一範例之方塊圖。
圖8為驅動器IC範例之方塊圖。
圖9為任意波形產生器範例之方塊圖。
圖10為執行圖5之部分程序之實施範例之方塊圖。
10．．．IC系統
12．．．驅動器IC
16．．．接收器IC
32．．．串聯器/解串聯器
36．．．資料源
38．．．相位選擇電路
42．．．校準及擷取電路
44．．．資料組件
46．．．回饋電路
48．．．連接、輸出信號
50、56．．．連接
54．．．連接、回饋信號

Claims (16)

  1. 一種積體電路(IC)系統，包含：接收器IC，經組配以接收該接受器IC外部的第一時脈信號，並包含回饋電路以提供回饋信號至驅動器IC；以及該驅動器IC，經組配以接收第二時脈信號，並包含相位選擇電路，該相位選擇電路經組配以依據該回饋信號而提供相位選擇信號至該接收器IC，其中，該相位選擇信號藉由調整該第一時脈信號而控制藉由該接收器IC接收之該資料。
  2. 如申請專利範圍第1項之IC系統，其中，該驅動器IC進一步包含串聯器/解串聯器(SERDES)，經組配以提供資料至該接收器IC。
  3. 如申請專利範圍第1項之IC系統，其中，該接收器IC包含磷化銦(InP)基板。
  4. 如申請專利範圍第3項之IC系統，其中，該驅動器IC包含矽基板。
  5. 如申請專利範圍第1項之IC系統，其中，該驅動器IC進一步經組配以提供資料信號至該接收器IC。
  6. 如申請專利範圍第1項之IC系統，其中，該第一時脈信號為該第二時脈信號之倍數。
  7. 如申請專利範圍第1項之IC系統，其中，該接收器IC進一步包含除法器電路，經組配以劃分該第一時脈信號而形成該第二時脈信號。
  8. 如申請專利範圍第1項之IC系統，其中，該回饋電 路包含：AND閘；第一D正反器，經組配以於該第一正反器之D埠接收該AND閘之輸出；以及第二D正反器，經組配以於時脈埠接收該第一正反器之Q埠的輸出，以及經組配以於該第二正反器之埠提供該回饋信號。
  9. 如申請專利範圍第1項之IC系統，其中，該接收器IC進一步包含校準及擷取電路，該校準及擷取電路包含：緩衝器，經組配以接收資料及差動資料；多工器，經組配以接收該第一時脈信號及反向第一時脈信號，該多工器係藉由該相位選擇信號控制；以及D正反器，經組配以：於該D正反器之D埠接收該緩衝器之輸出；於該D正反器之時脈埠接收該多工器之輸出；以及從該D正反器之該Q埠產生部分信號。
  10. 一種驅動器積體電路(IC)，包含：相位選擇電路，經組配以依據從接收器IC接收之回饋信號而提供相位選擇信號至該接收器IC，其中，該接收器IC經組配以接收該接受器IC外部的第一時脈信號。
  11. 如申請專利範圍第10項之驅動器IC，進一步包含串聯器/解串聯器(SERDES)，經組配以提供該資料信號至該接收器IC。
  12. 如申請專利範圍第11項之驅動器IC，其中，該驅動器IC包含矽基板。
  13. 一種接收器積體電路(IC)，包含：回饋電路，經組配以提供回饋信號至驅動器IC，其中，該接收器IC經組配以依據該回饋信號而從該驅動器電路接收相位選擇信號，其中，該接收器IC經組配以接收該接受器IC外部的第一時脈信號。
  14. 如申請專利範圍第13項之接收器IC，其中，該接收器IC包含磷化銦(InP)基板。
  15. 如申請專利範圍第13項之接收器IC，進一步包含除法器電路，經組配以劃分該第一時脈信號而形成該第二時脈信號。
  16. 如申請專利範圍第13項之接收器IC，其中，該回饋電路包含：AND閘；第一D正反器，經組配以於該第一正反器之D埠接收該AND閘之輸出；以及第二D正反器，經組配以於時脈埠接收該第一正反器之Q埠的輸出，以及經組配以於該第二正反器之埠提供該回饋信號。
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