TWI465081B - 用於蜂巢式基地台的通信系統、方法及系統 - Google Patents

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Description

用於蜂巢式基地台的通信系統、方法及系統
本發明總體涉及蜂巢式基地台，並且更具體地，涉及串接式(cascading)基頻處理器。
存在大量的蜂巢式基地台，它們使用相同的無線存取技術(RAT)，例如3G、時分同步的碼分多址存取(TD-SCDMA)、高速存取封包(HSPA)、雙載波HSPA(DC-HSPA)、LTE等。這些基地台可以具有不同的容量，以容納不同數量的併發用戶、不同的頻寬(BW)、不同數量的發射(TX)天線、不同數量的接收(RX)天線等。隨著蜂巢式技術變得更普遍，蜂巢操作者規劃並部署具有較寬的基地台範圍的網路，這些基地台具有不同的大小和容量。
根據本發明的一實施方式，提供了一種通信系統，該通信系統包括：第一從屬處理器，包括：第一資料埠，用於與主處理器交換資料；第一時脈輸入端，用於接收來自主處理器的主時脈信號；第一同步輸入端，用於接收來自主處理器的同步信號；第一可配置延時器，用於使第一從屬處理器時脈與主處理器同步，第一從屬處理器時脈回應於主時脈信號和同步信號而被同步；第一移頻器，用於設定第一從屬處理器頻率；第一射頻接收器，用於接收來自主處理器的射頻資料；第一組合器，用於組合第一從屬處理器的射頻資料和來自主處理器的射頻資料，以生成組合的射頻資料；以及第一射頻發射器，在第一從屬處理器頻率下操作，第一射頻發射器用於發射組合的射頻資料。
此外，根據該實施方式，該通信系統還包括：主處理器，主處理器包含：第一主資料埠，用於與第一從屬處理器交 換資料；主時脈輸入端，用於接收來自外部時脈源的時脈信號；主時脈輸出端，用於傳輸主時脈信號；主同步輸出端，用於傳輸同步信號；主移頻器，用於設定主處理器頻率；主射頻發射器，在主處理器頻率下操作，主射頻發射器用於發射來自主處理器的射頻資料。
此外，根據該實施方式，第一從屬處理器頻率與主處理器頻率相同。
此外，根據該實施方式，該系統還包括：第二從屬處理器，第二從屬處理器包含：第二資料埠，用於與主處理器交換資料；第二時脈輸入端，用於接收主時脈信號；第二同步輸入端，用於傳輸同步信號；第二可配置延時器，用於使第二從屬處理器時脈與主處理器同步，第二從屬處理器時脈回應於主時脈信號和同步信號而被同步；第二移頻器，用於設定第二從屬處理器頻率，第二從屬處理器頻率與主處理器頻率相同；第二射頻接收器，用於接收組合的射頻資料；第二組合器，用於組合第二從屬處理器的射頻資料和組合的射頻資料，以生成進一步組合的射頻資料；以及第二射頻發射器，在第二從屬處理器頻率下操作，第二射頻發射器用於發射進一步組合的射頻資料；以及在主處理器上的第二主資料埠，第二主資料埠與第二從屬處理器交換資料。
此外，根據該實施方式，主處理器頻率與第一從屬處理器頻率不同。
此外，根據該實施方式，第一從屬處理器進一步包括用於發射第一從屬處理器射頻資料的第二射頻發射器；以及主處理器進一步包括：主射頻接收器，用於接收第一從屬處理器射頻資料；主組合器，用於組合主處理器的射頻資料和第一從屬處理器射頻資料，以生成主組合的射頻資料；以及第二主射頻發射器，在主處理器頻率下操作，第二主射頻發射 器用於發射主組合的射頻資料。
此外，根據該實施方式，第一從屬處理器進一步包括：第二射頻接收器，用於接收來自主處理器的射頻資料；第二組合器，用於組合第一從屬處理器的射頻資料和來自主處理器的射頻資料，以生成第二組合的射頻資料；以及第二射頻發射器，用於發射第二組合的射頻資料。
此外，根據該實施方式，主處理器進一步包括：主射頻發射器，用於將來自主處理器的射頻資料發射至第一從屬處理器的第二射頻接收器。
根據本發明的另一實施方式，還提供了一種方法，包括以下步驟：使第二處理器的時脈與第一處理器的時脈同步；將第二處理器的頻率偏移為第一處理器的頻率；組合來自第一處理器的資料和來自第二處理器的資料；以及發射組合的資料。
此外，該方法還包括以下步驟：使第三處理器的時脈與第一處理器的時脈同步；將第三處理器的頻率偏移為第一處理器的頻率；進一步組合來自第三處理器的資料和組合的資料；以及發射進一步組合的資料。
此外，根據該另一實施方式，在第二處理器中組合來自第一處理器的資料和來自第二處理器的資料。
根據本發明的又一實施方式，還提供了一種系統，包括：第一處理器，用於在預定頻帶下操作，第一處理器包括用於接收外部時脈信號的第一時脈輸入端，第一處理器進一步回應於接收到外部時脈信號以一時脈速度進行操作，第一處理器包括用於發射第一資料組的第一發射器，第一處理器進一步包括用於輸出時脈信號的第一時脈輸出端，第一處理器進一步包括用於輸出同步信號的第一同步輸出端；以及第二處理器，用於在預定頻帶下操作，第二處理器包括用於接收 來自第一時脈輸出端的時脈信號的第二時脈輸入端，第二處理器進一步包括用於接收來自第一同步輸出端的同步信號的第二處理器同步輸入端，第二處理器回應於接收到時脈信號和同步信號而以時脈速度進一步同步地操作，第二處理器包括用於接收第一資料組的第二處理器接收器，第二處理器進一步包括用於組合第二資料組和第一資料組以生成組合的資料組的第二處理器組合器。
此外，根據該又一實施方式，第二處理器進一步包括用於補償第一處理器的傳播延時的第二處理器可配置延時器。
此外，根據該又一實施方式，該系統還包括：在第二處理器上的第二發射器，第二發射器用於發射組合的資料組；以及第三處理器，用於在預定頻帶下操作，第三處理器包括用於接收時脈信號的第三時脈輸入端，第三處理器進一步包括用於接收同步信號的第三處理器同步輸入端，第三處理器回應於接收到時脈信號和同步信號而以預定時脈速度進一步同步地操作，第三處理器包括用於接收組合的資料組的第三處理器接收器，第三處理器進一步包括第三處理器組合器，用於組合第三資料組和組合的資料組，以生成進一步組合的資料組。
此外，根據該又一實施方式，該系統還包括第三處理器上的第三發射器，第三發射器用於發射進一步的組合資料組。
此外，根據該又一實施方式，第三處理器進一步包括用於補償第二處理器的傳播延時的第三處理器可配置延時器，第三處理器可配置延時器進一步補償第一處理器的傳播延時。
使用相同的無線存取技術(RAT(例如，3G、TD-SCDMA 、HSPA、DC-HSPA、LTE等)的蜂巢式基地台可具有不同的容量，以容納不同數量的併發(simultaneous)用戶、不同的頻寬(BW)、不同數量的發射(TX)和/或接收(RX)天線等。如此，針對每個可能的配置設計不同的系統是繁雜且耗費成本的任務。
在此處說明的系統和方法中，處理器被串接在一起以提供不同的配置。這些不同的配置導致基地台的容量更高、一個頻帶上的併發用戶的數量增加、和/或若干載波聚集，同時仍僅適用一個射頻(RF)晶片組。這些實施方式的一些將產生了某些RAT(例如DC-HSPA、Rel-9HSPA、HSPA++、LTE-Advanced)的有利特性。
簡要地說，處理器在時間和頻率上是一致的，並且每個處理器均具有與其他處理器進行資料交換的資料埠。資料對齊(data alignment)和交換可使得處理器以聚集的方式用作單個單元。蜂巢式基頻處理器可串接的能力使得能容納不同系統配置的可升級的體系結構。
鑒於此，現將詳細說明如附圖中顯示的實施方式。儘管結合了這些附圖說明了若干實施方式，但其旨不在將本發明限於本文的一個實施方式或一些實施方式。相反地，其意圖涵蓋了所有替換、修改、和等價物。
圖1是顯示了包括傳輸數據機方塊110的處理器105的一個實施方式的示意圖。在最佳實施方式中，該處理器105為Broadcom® Celivero(或BCM 61680)晶片。
如圖1所示，處理器105包括三個射頻(RF)接收器(RX)(其可以是類比或數位IQ)120、130、140以及兩個發射器(TX)125、135。RF RX1 120、RF RX2 130、和RF RX3 140為RF資料接收提供空中(over-the-air)介面。同樣地，RF TX1 125和RF TX2為RF資料傳輸提供空中介面。
關於某些實施方式，處理器105還包括同步(SYNC)輸入端(IN)150、SYNC輸出端(OUT)155、時脈(CLK)IN160、CLK OUT 165。該CYNC IN 150被配置為接收一個SYNC信號(或若干信號)，其允許處理器105將其內部時脈與SYNC信號的源同步，並且SYNC OUT 155被配置為傳輸SYNC信號至其他處理器。同樣地，CLK IN 160被配置為從外部來源或從其他處理器105接收CLK信號，從而允許處理器105根據CLK信號設定其內部時脈。該CLK OUT 165被配置為傳輸CLK信號至其他處理器105，使得其他處理器可使它們各自的時脈與CLK信號同步或一致。
在圖1的實施方式中，處理器105還包括三個資料埠170、180、190，其被顯示為媒體獨立介面(MII)埠。這些MII1 170、MII2 180、以及MII3 190最佳地被實現為十億位元媒體存取控制(GMAC)埠。
圖1的處理器105還包括參考圖2更詳細地顯示的傳輸數據機方塊110。具體地，圖2是顯示了具有為數據機資料生成PN碼的兩個虛擬隨機雜訊(PN)模組(PNM1 250和PNM2 260)的一個實施方式。
如圖2的實施方式所示，傳輸數據機方塊110包括先進先出(FIFO)暫存器陣列202，其輸出至一組擴張器(a bank of spreader)206。在圖2的實施方式中，存在88個擴張器，包括兩個主要通用引導指示通道(P-CPICH)、兩個次級CPICH(S-CPICH)、兩個主要通用控制實體通道(P-CCPC)、兩個次級CCPC(S-CCPC)、兩個主要同步通道(P-SCH)、兩個次級SCH(S-SCH)、32個專用實體通道(DPCH)、兩個擷取指示通道(AICH)、兩個傳呼指示通道(PICH)、六個共用控制通道(SCCH)、三十個高速下行存取封包存取(HSDPA)、兩個絕對授權通道(AGCH)、以及兩個相對授權 通道(RGCH)。
擴張器206提供輸入至兩個組合器選擇器(第一組合器選擇器216和第二組合器選擇器266)，它們每個均具有對應於88個擴張器206的88個輸入端和88個輸出端。擴張器206還提供輸入至HSDPA多輸入多輸出(MIMO)組合器210，其又提供輸入至第一組合器選擇器216以及第二組合器選擇器266。
第一組合器選擇器216的輸出端操作地耦接至提供輸入至第一整形濾波器224的第一通道組合器天線220的輸入端。
來自第一整形濾波器224的資料被提供給第一可配置延時器228(也被公知為可編程延時器)。該第一可配置延時器228可使傳輸數據機時脈110補償延遲，該延遲由於透過其他處理器的資料傳播或時脈分佈誤差而顯示其自身。該第一可配置延時器228可允許處理器105使其時基(time base)與其他處理器的時基同步。
該第一可配置延時器228操作地耦接至第一移頻器(first frequency shifter)232，其允許該傳輸數據機方塊110設定工作頻率。關於某些實施方式，第一移頻器232允許處理器105從一個工作頻率移至另一個工作頻率。第一可配置延時器228和第一移頻器232以組合的形式提供一個機制，透過該機制，處理器105使其時基和其頻帶可與其他處理器的時基和頻帶同步。
來自第一移頻器232的資料234傳播至組合器238和多工器(MUX)246。組合器238操作地耦接至RF RX1 120，從而允許該傳輸數據機方塊110在RF RX1 120處組合其自身資料236和引入的RF資料，以生成組合資料240。然後，組合資料240被輸入至正交相模組(quadrature phase module) 242，並隨後被提供給多路傳輸正交相調制的組合資料244和頻移資料234的MUX 246。多路傳輸的資料然後透過RF TX1 125發射。第一組合器選擇器216和RF TX1 125之間的路徑在這裏被稱為第一資料傳輸路徑。
第二資料傳輸路徑包括第二組合器選擇器266。來自第二組合器選擇器266的資料被輸入至隨後提供輸入272至第二整形濾波器274的第二通道組合器天線270。與第一資料傳輸路徑相似，第二資料傳輸路徑包括第二可配置延時器278，其操作地耦接至第二移頻器282。該第二可配置延時器278再一次允許處理器105使其時基與其他處理器的時基同步，而第二移頻器282允許該傳輸數據機方塊110設定其工作頻率並且，如必要，從一個工作頻率移至另一工作頻率。第二可配置延時器278和第二移頻器282以組合的形式提供一種機制，透過該機制，處理器105使其時基和其頻帶可與其他處理器的時基和頻帶同步。來自第二移頻器282的資料然後透過RF TX2 135被發射。移頻器232、282可進一步實現多頻帶和/或多載波頻率梳理(combing)。
如圖2的傳輸數據機方塊中所示的，可配置延時器228、278、移頻器232、282、以及組合器238可允許處理器105精確地聚集其自身的數據機資料和來自其他處理器的引入資料，並且與其他處理器同步操作。
圖3是顯示了圖1的三個處理器105a、105b、105c串接在一起的系統的一個實施方式。如圖1所示，一個控制器105a用作主處理器105a，而其他兩個處理器105b、105c用作第一從屬處理器105b和第二從屬處理器105c。
主處理器105a的CLK IN 160a操作地耦接至外部CLK源，該外部CLK源被顯示為圖3的具體實施方式中的溫度控制晶體振盪器(TCXO)305。該TCXO 305較佳在19.2百萬 赫(MHz)或26 MHz工作，並提供時脈信號至主處理器105a。主處理器105a的MII1 170a操作地耦接至網路(圖3中顯示為網際網路325)，從而允許回程資料(baekhaul data)傳輸而透過MII1 170a。
主處理器105a的SYNC OUT 155a操作地耦接至第一從屬處理器105b的SYNC IN 150b和第二從屬處理器105c的SYNC IN 150c。此外，主處理器105a的CLK OUT 165a操作地耦接至第一從屬處理器105b的CLK IN 160b和第二從屬處理器105c的CLK IN 160c。來自主處理器105a的SNYC OUT 155a和CLK OUT 165a允許從屬處理器105b、105c使它們各自的時基與主處理器105a的時基同步。這可使得所有三個處理器105a、105b、105c在所有標準上(例如，晶片相位(chip phase)、槽(slots)、幀(frames)、超高幀(hyperframes)等)同步工作，從而用作單個單元。
返回參考圖2，每個處理器105a、105b、105c包括可配置延時器228、278(圖2)，這可允許該傳輸數據機方塊110使其各自的處理器的時基同步。考慮到圖3中顯示了三個處理器105a、105b、105c，將以零延時來編程主處理器105a，以N的延時來編程第一從屬處理器105b(這將適用於補償透過主處理器105a的所有傳播延時)，並且以2N的延時來編程第二從屬處理器105c(這將適用於補償透過主處理器105a和第一從屬處理器105b的所有傳播延時)。
主處理器105a的MII2 180a操作地耦接至第一從屬處理器105b的MII1 170b，這將允許主處理器105a透過資料埠180a、170b而與第一從屬處理器105b進行資料交換。同樣地，主處理器105a的MII3 190a操作地耦接至第二從屬處理器105c的MII1 170c，從而允許主處理器105a與第二從屬處理器105c進行資料交換。
RF RX2 130a操作地耦接至第一RF積體電路(IC)路徑(RF IC PATH1)385，而RF RX3 140a操作地耦接至第二RF IC路徑(RF IC PATH2)395，該雙RX天線結構實現了RX的多樣性。
主處理器105a的RF TX1 125a操作地耦接至第一從屬處理器105b的RF RX1 120b，從而主處理器105a可提供其RF資料至第一從屬處理器105b。
返回參考圖2，RF RX1 120b透過組合器238(圖2)操作地耦接至RF TX1 120b，從而允許第一從屬處理器105b組合其自身數據機資料和來自主處理器105a的引入的RF資料。如此，該傳輸數據機方塊110處理RAT實體層1的各方面，而處理器子系統(例如，MIPS74K處理器核心)處理協定堆疊(protocol stack)(例如，上面的RAT軟體層)的各方面。
與主處理器105a相似，第一從屬處理器105b的RF RX2 130b操作地耦接至第一RF積體電路(IC)路徑385，而第一從屬處理器105b的RF RX3 140b操作地耦接至第二RFIC路徑395。
第一從屬處理器105b的RF TX1 125b操作地耦接至第二從屬處理器105c的RF RX1 120c。與第一從屬處理器105b相似，第二從屬處理器105c的組合器238(圖2)允許第二從屬處理器105c組合其自身數據機資料和來自第一從屬處理器105b的引入的RF資料。考慮到第一從屬處理器105b已經聚集其自身數據機資料和來自主處理器105a的數據機資料，在第二從屬處理器105c中聚集的資料包括來自主處理器105a、第一從屬處理器105b、第二從屬處理器105c的所有資料。再者，第二從屬處理器105c的傳輸數據機方塊110處理RAT實體層1的各方面，而處理器子系統處理該協定堆疊的各方面。
第二從屬處理器105c的RF TX1 125c操作地耦接至第一RF IC路徑385，而第二從屬處理器105c的RF TX2 135c操作地耦接至第二RF IC路徑395。並且，與主處理器105a和第一從屬處理器105b相似，第二從屬處理器105c的RF RX2 130c操作地耦接至第一RF積體電路(IC)路徑385，而第二從屬處理器105c的RF RX4 140c操作地耦接至第二RF IC路徑395。
在每個處理器105均支援32個3G/HSPA++用戶的情況下，三個處理器105a、105b、105c的串接體系結構(如圖3的實施方式中顯示者)可允許基地台使用兩條TX天線和RX天線，而只使用一個RF晶片組，來支援使用96個3G/HSPA++用戶。簡言之，第一從屬處理器105b和第二從屬處理器105c僅作為數據機，而不執行上層RAT協定堆疊功能。替代地，主處理器105c為所有96個用戶處理該協定堆疊(上層RAT)。如本領域技術人員可理解，透過使處理器105a、105b、105c的內部時脈和所有處理器105a、105b、105c的工作頻率同步，可創建無縫(glue-less)串接的體系結構，從而增加潛在的併發用戶總數。
圖4是顯示了圖1的兩個處理器105d、105e串接在一起的系統的一個實施方式。具體地，圖4的實施方式顯示了使用單個RF晶片組在單根天線上的雙載波操作。
如圖4所示，第一處理器105d從TCXO 305接收其CLK IN 106d，並執行透過其MII1 170d將回程資料傳播至網路(例如，網際網路325)。第一處理器105d的MII2 180d操作地耦接至第二處理器105e的MII1 170e，從而允許第一處理器105d和第二處理器105e之間的資料交換。
第一處理器105e的SYNC OUT 155d操作地耦接至第二處理器的SYNC IN 150e，並且第一處理器105d的CLK OUT 165d操作地耦接至第二處理器105e的CLK IN 160e，從而允許兩個處理器105d、105e使其各自的CLK相互同步。關於該具體實施方式，第一處理器105d的移頻器232、282(圖2)用於頻帶移動(band-shifting)，而第二處理器105e的移頻器232、282(圖2)用於使兩個頻帶集中至RF。
至此，第一處理器105d具有處理32個專用通道(DCH)用戶和15個HSDPA的能力，並且第二處理器105e同樣地具有處理32個DCH用戶和15個HSDPA的能力，組合的處理器105d、105e現在可僅使用一個RF晶片組而在一根天線上充分支援64個用戶。
圖5是顯示了使用圖1的一個處理器105f的系統的一個實施方式的示意圖。在圖5的實施方式中，與RF TX2 135f相關的第二移頻器282(圖2)用於轉換RF TX2 135f，從而產生雙載波效果。因此，RF TX1 125f和RF TX2 135f的組合允許處理器105f在單個RF介面(IF)和RF IC 515上服務雙載波基地台。
針對該實施方式，CLK IN 160f再一次從TCXO 305接收時脈信號，並且MII1 170f用作回程資料傳播的資料埠。與圖3和圖4的實施方式不同，圖5的實施方式顯示了操作地耦接至RF RX1 120f的頻率移動的RF TX2 135f。考慮到RF RX1 120f可透過組合器238而與RF TX1 125f組合(圖2)，由此導致的RF TX1 125f現在為雙載波RF信號。這些雙載波RF信號可用于雙載波3G操作或雙載波時域空間碼分多址存取(TD-SCDMA)操作。
圖6是顯示了圖1的兩個處理器105g、105h串接在一起的系統的另一實施方式的示意圖。與圖4的兩個處理器配置不同，圖6的兩個處理器實施方式顯示了兩個處理器105g、105h交叉-串接(或交叉-耦接)。
在圖6的實施方式中，第一處理器105g的MII1 170g操作地耦接至網路(例如，網際網路325)，以處理回程資料傳播。並且，第一處理器105g從TCXO 305接收CLK IN160g，並且提供SYNC OUT 155g和CLK OUT 165，從而控制串接的體系結構的同步。
第一處理器105g的MII2 180g操作地耦接至第二處理器105h的MII1 170h，從而允許處理器105g、105h透過它們各自的資料埠180g、170h交換資料。
在圖6的交叉-串接實施方式中，第一處理器105g的RF TX2 135g操作地耦接至第二處理器105h的RF RX1 120h。相反地，第二處理器的RF TX2 135h操作地耦接至第一處理器105h的RF TX1 120g。返回參考圖2，RF TX1 125g允許資料透過第一處理器105g中的RF RX1 120g組合，並且RF TX1 125h允許資料與第二處理器105h中的RF RX1 120h組合。從而，透過兩個處理器105g、105h的交叉-串接，當RF TX1 125g透過一個雙載波RF(圖6中被表示為雙載波RF2 695)傳輸而RF TX1125h透過另一個雙載波RF(圖6中被表示為雙載波RF1 685)傳輸時，圖6的體系結構能透過MIMO實現完全的載波操作。
作為具體實例，如果第一處理器105g的RF TX2 135g移動+5 MHz(這是3G載波的頻寬)並且第二處理器105h的RF TX2 135h移動-5 MHz，則第一處理器105g的RF TX1 125g將發射對應於一個MIMO分支的10 MHz而第二處理器105h的RF TX1 125h將發射對應於另一個MIMO分支的10 MHz。從而兩個處理器105g、105h的無縫交叉-串接允許MIMO和DC-HSPA同時操作，從而提供在10 MHz上的84百萬位元每秒(Mbps)並且僅使用兩個單鏈RF收發器。
圖7是顯示了包括不同傳輸數據機方塊710的處理器705 的另一實施方式的示意圖。與圖1的處理器105不同，圖7的處理器705包括操作地耦接至RF RX2 730(與RFTX1 125 如何耦接至RF RX1 120相似)的RF TX2 735，從而允許RF TX1 125和RF TX2 735組合處理器自身的數據機資料和引入的數據機資料。由於已參考圖1說明了RF RX3 140、SYNC IN 150、SYNC OUT 155、CLK IN 160、CLK OUT 165、MII1 170、MII2 180、以及MII3 190，參考圖7時將省略這些元件的說明。
圖8是顯示了圖7的傳輸數據機方塊710的一個實施方式的示意圖。與圖2的傳輸數據機方塊110不同，圖8的傳輸數據機方塊710允許處理器705透過RF RX2 730組合其自身的數據機資料與引入的RF資料。如此，該傳輸數據機方塊710除參考圖2說明的所有其他元件(例如，FIFO 202、擴張器206、組合器選擇器216、266、HSDPA MIMO、組合器210、通道組合器天線220、270、整形濾波器224、272、可配置延時器228、278、移頻器232、282等)以外，還包括第二組合器738、第二正交相模組742、第二MUX 746。
與第一資料傳輸路徑相似，來自第二移頻器282的資料傳播至第二組合器738和第二MUX 746。該第二組合器738操作地耦接至RF RX2 730，從而允許傳輸數據機方塊710在RF RX2 730處組合其自身資料736和引入的RF資料，以生成組合資料740。該組合資料740然後被輸入至第二正交相模組242，並隨後被提供給用於多路傳輸正交相調制的組合資料744和移頻資料284的MUX 246。該多路傳輸的資料然後透過RF TX2 735進行傳輸。
如圖8所示，RF TX1 125和RF TX2 735現在允許聚集處理器自身數據機資料和來自其他處理器的引入的RF資料。如圖9所示，這些類型的處理器體系結構允許兩個多載波 MIMO操作。如圖9所示，雙處理器系統的一個實施方式顯示主處理器705a從外部TCXO 305接收CLK IN 160a，並且使其MII1 170a操作地耦接至網路(例如，網際網路325)，以允許透過MII1 170a的回程資料傳播。該主處理器705a的MII2 180a操作地耦接至從屬處理器705b的MII1 170b，從而允許在這些資料埠180a、170b上進行資料交換，如HSDPA資料和/或DCH資料。
主處理器705a為從屬處理器705b提供SYNC IN 150和CLK IN 160b，從而允許從屬處理器705b使其時序(timing)與主處理器705a同步。
主處理器705a的RF TX1 125操作地耦接至從屬處理器705b的RF RX1 130b，並且主處理器705a的RF TX2 735a操作地耦接至從屬處理器705b的RF RX2 730b。由於從屬處理器705b現在具有用於RF TX1 125a和RF TX2 735a的組合器238、738(圖8)，從屬處理器705b現在能夠在兩個RF發射器125b、735b上組合其自身的數據機資料。該組合資料然後可透過兩個分離的RF介面985、995進行傳輸。
如圖1至圖9所示，為串接處理器而提供允許高容量基地台的能力、增加在一個頻帶上併發用戶的數量、和/或聚集若干載波同時僅使用一個射頻(RF)晶片組。這些類型的串接的體系結構可對於例如DC-HSPA，Rel-9 HSPA，LTE-Advanced的某些RAT，產生有利的特徵。
處理器105、705可以在硬體、軟體、韌體、或它們的組合形式中實施。在最佳實施方式中，該處理器105、705利用該技術領域中公知的所有以下技術或它們的組合而在硬體中實施：離散邏輯電路，具有用於在資料信號上執行邏輯功能的邏輯閘；特定用途積體電路(ASIC)，具有適當的可組合的邏輯閘；可編程的閘陣列(PGA)；現場可編程的閘陣列( FPGA)等。在可選的實施方式中，處理器105、705在軟體或韌體中實施，其儲存於記憶體中並且由適當的指令執行系統所執行。
如本領域的普通技術人員將理解的，流程圖中的任一過程描述或塊應當被理解為表示包括用於執行處理中具體的邏輯功能或步驟的一個或多個可執行指令的模組、片段、或部分代碼，並且替換的執行方式包含在本發明的最佳實施方式的範圍內，在最佳實施方式中，根據所包含的功能，可與顯示和討論的順序不同的順序(包括基本上同步的順序)或者以相反的順序執行各功能。
儘管已顯示和說明了示意性實施方式，但本領域的技術人員應當理解，可對如已說明的本發明進行各種改變、修改、或替換。例如，儘管圖2和圖8顯示了用於處理器的非常具體的內部體系結構，但本領域的技術人員應當理解，在不影響本發明的實質效果下，也可使用其他相當的元件，替換具體顯示的元件。此外，儘管說明了3G、HSPA+、和HSPA++操作的具體實例，但本領域的技術人員應當理解，公開的實施方式也可在其他RAT(例如，長期演進(LTE)、LTE-Advanced、Rel 9 HSPA、DC-HSPA等)中實施，因此，所有的這些改變、修改、和替換均應被視為在本發明的範圍內。
105、105a~105h、705、705a~705b‧‧‧處理器
110、710‧‧‧傳輸數據機方塊
120、120a~120h、130、130a~130h、140、140a~140h、730、730a~730b‧‧‧射頻接收器
125、125a~125h、135、135a~135h、735、735a~735b‧‧‧射頻發射器
150、150a~150h‧‧‧同步輸入端
155、155a~155h‧‧‧同步輸出端
160、160a~160h‧‧‧時脈輸入端
165、165a~165h‧‧‧時脈輸出端
170、170a~170h、180、180a~180h、190、190a~190h‧‧‧媒體獨立介面埠
202‧‧‧先進先出暫存器陣列
206‧‧‧擴張器
210‧‧‧多輸入多輸出組合器
216‧‧‧第一組合器選擇器
220‧‧‧第一通道組合器天線
224‧‧‧第一整形濾波器
228‧‧‧第一可配置延時器
234‧‧‧資料
236、736‧‧‧自身資料
238、738‧‧‧組合器
240、740‧‧‧組合資料
242、742‧‧‧正交相模組
244、744‧‧‧組合資料
246、746‧‧‧多工器(MUX)
250、260‧‧‧虛擬隨機雜訊模組
266‧‧‧第二組合器選擇器
270‧‧‧第二通道組合器天線
274‧‧‧第二整形濾波器
278‧‧‧第二可配置延時器
232‧‧‧第一移頻器
282‧‧‧第二移頻器
305‧‧‧溫度控制晶體振盪器
325‧‧‧網際網路
385‧‧‧第一射頻積體電路路徑
395‧‧‧第二射頻積體電路路徑
515‧‧‧射頻電路
685、695‧‧‧雙載波器
985、995‧‧‧射頻介面
圖1是顯示了包括傳輸數據機方塊的基頻處理器的一個實施方式的示意圖。
圖2是顯示了圖1的傳輸數據機方塊的一個實施方式的示意圖。
圖3是顯示了圖1的三個處理器串接在一起的系統的一個實施方式的示意圖。
圖4是顯示了圖1的兩個處理器串接在一起的系統的一個實 施方式的示意圖。
圖5是顯示了使用圖1的一個處理器的系統的一個實施方式的示意圖。
圖6是顯示了圖1的兩個處理器串接在一起的系統的另一實施方式的示意圖。
圖7是顯示了包括不同傳輸數據機方塊的基頻處理器的另一實施方式的示意圖。
圖8是顯示了圖7的傳輸數據機方塊的一個實施方式的示意圖。
圖9是顯示了圖7的兩個處理器串接在一起的系統的一個實施方式的示意圖。
105a~105c‧‧‧處理器
120a~120c、130a~130c、140a~140c‧‧‧射頻接收器
125a~125c、135a~135c‧‧‧射頻發射器
150a~150c‧‧‧同步輸入端
155a~155c‧‧‧同步輸出端
160a~160c‧‧‧時脈輸入端
165a~165c‧‧‧時脈輸出端
170a~170c、180a~180c、190a~190c‧‧‧媒體獨立介面埠

Claims (10)

  1. 一種用於蜂巢式基地台的通信系統，包括：第一從屬處理器，包括：第一資料埠，用於與主處理器交換資料；第一時脈輸入端，用於接收來自所述主處理器的主時脈信號；第一同步輸入端，用於接收來自所述主處理器的同步信號；第一可配置延時器，用於使第一從屬處理器時脈與所述主處理器同步，所述第一從屬處理器時脈回應於所述主時脈信號和所述同步信號而被同步；第一移頻器，用於設定第一從屬處理器頻率；第一射頻接收器，用於接收來自所述主處理器的射頻資料；第一組合器，用於組合所述第一從屬處理器的射頻資料和來自所述主處理器的所述射頻資料，以生成組合的射頻資料；以及第一射頻發射器，在所述第一從屬處理器頻率下操作，所述第一射頻發射器用於發射所述組合的射頻資料。
  2. 如申請專利範圍第1項所述的系統，還包括：所述主處理器，包括：第一主資料埠，用於與所述第一從屬處理器交換資料；主時脈輸入端，用於接收來自外部時脈源的時脈信號；主時脈輸出端，用於傳輸所述主時脈信號；主同步輸出端，用於傳輸所述同步信號；主移頻器，用於設定主處理器頻率；以及主射頻發射器，在所述主處理器頻率下操作，所述主射頻發射器用於發射來自所述主處理器的所述射頻資料。
  3. 如申請專利範圍第2項所述的系統，所述第一從屬處理器頻率與所述主處理器頻率相同，所述系統還包括：第二從屬處理器，包含： 第二資料埠，用於與所述主處理器交換資料；第二時脈輸入端，用於接收所述主時脈信號；第二同步輸入端，用於傳輸所述同步信號；第二可配置延時器，用於使第二從屬處理器時脈與所述主處理器同步，所述第二從屬處理器時脈回應於所述主時脈信號和所述同步信號而被同步；第二移頻器，用於設定第二從屬處理器頻率，所述第二從屬處理器頻率與所述主處理器頻率相同；第二射頻接收器，用於接收所述組合的射頻資料；第二組合器，用於組合所述第二從屬處理器的射頻資料和所述組合的射頻資料，以生成進一步組合的射頻資料；第二射頻發射器，在所述第二從屬處理器頻率下操作，所述第二射頻發射器用於發射所述進一步組合的射頻資料；以及在所述主處理器上的第二主資料埠，所述第二主資料埠與所述第二從屬處理器交換資料。
  4. 如申請專利範圍第2項所述的系統：所述主處理器頻率與所述第一從屬處理器頻率不同，以及所述第一從屬處理器進一步包括用於發射第一從屬處理器射頻資料的第二射頻發射器；以及所述主處理器進一步包括：主射頻接收器，用於接收所述第一從屬處理器射頻資料；主組合器，用於組合所述主處理器的射頻資料和所述第一從屬處理器射頻資料，以生成主組合的射頻資料；以及第二主射頻發射器，在所述主處理器頻率下操作，所述第二主射頻發射器用於發射所述主組合的射頻資料。
  5. 如申請專利範圍第1項所述的系統，所述第一從屬處理器進一步包括：第二射頻接收器，用於接收來自所述主處理器的射頻資料； 第二組合器，用於組合所述第一從屬處理器的所述射頻資料和來自所述主處理器的所述射頻資料，以生成第二組合的射頻資料；以及第二射頻發射器，用於發射所述第二組合的射頻資料。
  6. 如申請專利範圍第5項所述的系統，所述主處理器進一步包括：主射頻發射器，用於將來自所述主處理器的所述射頻資料發射至所述第一從屬處理器的所述第二射頻接收器。
  7. 一種用於蜂巢式基地台的方法，包括以下步驟：使第二處理器的時脈與第一處理器的時脈同步；將所述第二處理器的頻率偏移為所述第一處理器的頻率；組合來自所述第一處理器的資料和來自所述第二處理器的資料；以及發射所述組合的資料。
  8. 如申請專利範圍第7項所述的方法，還包括以下步驟：使第三處理器的時脈與所述第一處理器的所述時脈同步；將所述第三處理器的頻率偏移為所述第一處理器的所述頻率；進一步組合來自所述第三處理器的資料和所述組合的資料；以及發射所述進一步組合的資料。
  9. 一種用於蜂巢式基地台的系統，包括：第一處理器，用於在預定頻帶下操作，所述第一處理器包括用於接收外部時脈信號的第一時脈輸入端，所述第一處理器進一步回應於接收到所述外部時脈信號而以一時脈速度進行操作，所述第一處理器包括用於發射第一資料組的第一發射器，所述第一處理器進一步包括用於輸出時脈信號的第一時脈輸出端，所述第一處理器進一步包括用於輸出同步信號的第一同步輸出端；以及第二處理器，用於在所述預定頻帶下操作，所述第二處理器包 括用於接收來自所述第一時脈輸出端的所述時脈信號的第二時脈輸入端，所述第二處理器進一步包括用於接收來自所述第一同步輸出端的所述同步信號的第二處理器同步輸入端，所述第二處理器回應於接收到所述時脈信號和所述同步信號而以所述時脈速度進一步同步地操作，所述第二處理器包括用於接收所述第一資料組的第二處理器接收器，所述第二處理器進一步包括用於組合第二資料組和所述第一資料組以生成組合的資料組的第二處理器組合器。
  10. 如申請專利範圍第9項所述的系統，還包括：在所述第二處理器上的第二發射器，所述第二發射器用於發射所述組合的資料組；以及第三處理器，用於在所述預定頻帶下操作，所述第三處理器包括用於接收所述時脈信號的第三時脈輸入端，所述第三處理器進一步包括用於接收所述同步信號的第三處理器同步輸入端，所述第三處理器回應於接收到所述時脈信號和所述同步信號而以預定時脈速度進一步同步地操作，所述第三處理器包括用於接收所述組合的資料組的第三處理器接收器，所述第三處理器進一步包括第三處理器組合器，用於組合第三資料組和所述組合的資料組，以生成進一步組合的資料組。
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