KR20130092362A

KR20130092362A - 캐스케이딩 기저대역 프로세서들

Info

Publication number: KR20130092362A
Application number: KR1020120106425A
Authority: KR
Inventors: 라파엘 카몬
Original assignee: 브로드콤 코포레이션
Priority date: 2012-02-09
Filing date: 2012-09-25
Publication date: 2013-08-20
Also published as: US9100986B2; US20130208769A1; TW201334472A; EP2627010A1; US20150303972A1; US8666331B2; CN103248446A; US9590688B2; CN203136186U; KR101436977B1; TWI465081B; US20140134964A1

Abstract

셀룰러 프로세서들을 캐스케이드하여 상이한 구성들을 제공하며, 결과적으로 기지국들의 용량을 더 크게 하고, 하나의 주파수 대역에서 동시 사용자들 수를 증가시키며, 및/또는 하나의 무선 주파수(RF) 칩셋만을 여전히 사용하면서 다수 캐리어들을 집성할 수 있다. 프로세서들은 시간과 주파수 모두에서 정렬되는데, 각 프로세서는 데이터를 다른 프로세서들과 교환하도록 하는 데이터 포트를 갖는다. 데이터 정렬과 교환에 의해, 프로세서들은 전체적으로 단일 유닛으로서 역할을 하며, 결과적으로 상이한 시스템 구성들을 수용할 수 있는 스케일러블 아키텍처(scalable architecture)가 된다.

Description

캐스케이딩 기저대역 프로세서들{CASCADING BASEBAND PROCESSORS}

본 발명은 전반적으로 셀룰러 기지국들, 더욱 상세하게는, 캐스케이딩 기저대역 프로세서들에 관한 것이다.

3G, 시-분할 공간 코드-분할 다중접속(time-division spatial code-division multiple access; TDSCDMA), 고속 패킷 접속(high-speed packet access; HSPA), 듀얼-캐리어 HSPA(dual-carrier HSPA; DC-HSPA), LTE 등과 같은 동일한 무선 접속 기술(radio access technology; RAT)을 사용하는 수많은 셀룰러 기지국들이 존재한다. 이러한 기지국들은 상이한 수의 동시 사용자들과, 상이한 대역폭 (bandwidth; BW), 상이한 수의 송신(TX) 안테나들, 상이한 수의 수신(RX) 안테나들 등을 수용하기 위해 서로 다른 용량들(capacities)을 가질 수 있다. 셀룰러 기술이 보편화됨에 따라, 셀룰러 사업자들은 상이한 사이즈와 성능의 광범위한 기지국들을 갖는 네트워크를 계획하고 구축하고 있다.

본 발명의 일 측면에 따르면, 제 1 슬레이브(slave) 프로세서를 포함하는 통신 시스템으로서, 상기 제 1 슬레이브 프로세서는: 마스터 프로세서와 데이터를 교환하는 제 1 데이터 포트; 상기 마스터 프로세서로부터 마스터 클럭 신호를 수신하는 제 1 클럭 입력부; 상기 마스터 프로세서로부터 동기화 신호를 수신하는 제 1 동기화 입력부(synchronization input); 상기 마스터 클럭 신호와 상기 동기화 신호에 응답하여 동기되는 제 1 프로세서 클럭을 상기 마스터 프로세서에 동기하는 제 1 구성가능 지연부(configurable delay); 제 1 슬레이브 프로세서 주파수를 설정하는 제 1 주파수 시프터(shifter); 상기 마스터 프로세서로부터 RF 데이터를 수신하는 제 1 RF 수신기; 상기 제 1 슬레이브 프로세서의 RF 데이터를 상기 마스터 프로세서로부터의 상기 RF 데이터와 결합하여 결합 RF 데이터(combined RF data)를 생성하는 제 1 컴바이너(combiner); 및 상기 제 1 슬레이브 프로세서 주파수에서 동작하며, 상기 결합 RF 데이터를 송신하는 제 1 RF 송신기를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 마스터 프로세서를 더 포함하며, 상기 마스터 프로세서는: 상기 제 1 슬레이브 프로세서와 데이터를 교환하는 제 1 마스터 데이터 포트; 외부 클럭 소스(clock source)로부터 클럭 신호를 수신하는 마스터 클럭 입력부; 상기 마스터 클럭 신호를 송신하는 마스터 클럭 출력부; 상기 동기화 신호를 송신하는 마스터 동기화 출력부; 마스터 프로세서 주파수를 설정하는 마스터 주파수 시프터; 및 상기 마스터 프로세서 주파수에서 동작하며, 상기 RF 데이터를 상기 마스터 프로세서로부터 송신하는 RF 송신기를 포함한다.

바람직하게는, 상기 제 1 슬레이브 프로세서 주파수는 상기 마스터 프로세서 주파수와 동일하다.

바람직하게는, 상기 통신 시스템은 제 2 슬레이브 프로세서; 및 상기 마스터 프로세서 상에 있으며, 데이터를 상기 제 2 슬레이브 프로세서와 교환하는 제 2 마스터 데이터 포트를 더 포함하며, 상기 제 2 슬레이브 프로세서는: 상기 마스터 프로세서와 데이터를 교환하는 제 2 데이터 포트; 상기 마스터 클럭 신호를 수신하는 제 2 클럭 입력부; 상기 동기화 신호를 수신하는 제 2 동기화 입력부; 상기 마스터 클럭 신호와 상기 동기화 신호에 응답하여 동기되는 제 2 슬레이브 프로세서 클럭을 상기 마스터 프로세서에 동기하는 제 2 구성가능 지연부; 상기 마스터 프로세서 주파수와 동일하게 제 2 슬레이브 프로세서 주파수를 설정하는 제 2 주파수 시프터; 상기 결합 RF 데이터를 수신하는 제 2 RF 수신기; 상기 제 2 슬레이브 프로세서의 RF 데이터를 상기 결합 RF 데이터와 결합하여 추가 결합 RF 데이터를 생성하는 제 2 컴바이너; 및 상기 제 2 슬레이브 프로세서 주파수에서 동작하며, 상기 추가 결합 RF 데이터를 송신하는 제 2 RF 송신기를 포함한다.

바람직하게는, 상기 마스터 프로세서 주파수는 상기 제 2 슬레이브 프로세서 주파수와 상이하다.

바람직하게는, 상기 제 1 슬레이브 프로세서는 제 1 슬레이브 프로세서 RF 데이터를 송신하는 제 2 RF 송신기를 더 포함하고; 또한 상기 마스터 프로세서는: 상기 제 1 슬레이브 프로세서 RF 데이터를 수신하는 마스터 무선(RF) 수신기; 상기 마스터 프로세서의 RF 데이터를 상기 제 1 슬레이브 프로세서 RF 데이터와 결합하여 마스터 결합 RF 데이터를 생성하는 마스터 컴바이너; 및 상기 마스터 프로세서 주파수에서 동작하며, 상기 마스터 결합 RF 데이터를 송신하는 제 2 마스터 RF 송신기를 더 포함한다.

바람직하게는, 상기 제 1 슬레이브 프로세서는: 상기 마스터 프로세서로부터 RF 데이터를 수신하는 제 2 RF 수신기; 상기 제 1 슬레이브 프로세서의 RF 데이터를 상기 마스터 프로세서로부터의 상기 RF 데이터와 결합하여 결합 RF 데이터를 생성하는 제 2 컴바이너; 및 상기 결합 RF 데이터를 송신하는 제 2 RF 송신기를 더 포함한다.

바람직하게는, 상기 마스터 프로세서는: 상기 RF 데이터를 상기 제 1 슬레이브 프로세서의 상기 제 2 RF 수신기로 송신하는 제 2 마스터 RF 송신기를 더 포함한다.

본 발명의 일 측면에 따르면, 방법은: 제 2 프로세서의 클럭을 제 1 프로세서의 클럭에 동기하는 단계; 상기 제 2 프로세서의 주파수를 상기 제 1 프로세서의 주파수로 시프트하는 단계; 상기 제 1 프로세서로부터의 데이터와 상기 제 2 프로세서로부터의 데이터를 결합하는 단계; 및 상기 결합 데이터를 송신하는 단계를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 방법은: 제 3 프로세서의 클럭을 상기 제 1 프로세서의 클럭에 동기하는 단계; 상기 제 3 프로세서의 주파수를 상기 제 1 프로세서의 주파수로 시프트하는 단계; 상기 제 3 프로세서로부터의 데이터와 상기 결합 데이터를 추가로 결합하는 단계; 및 상기 추가 결합 데이터를 송신하는 단계를 더 포함한다.

바람직하게는, 상기 데이터는 상기 제 2 프로세서에서 결합된다.

본 발명의 일 측면에 따르면, 미리 결정된 주파수 대역에서 동작하는 제 1 프로세서; 및 상기 미리 결정된 주파수 대역에서 동작하는 제 2 프로세서를 포함하는 시스템으로서, 상기 제 1 프로세서는 외부 클럭 신호를 수신하는 제 1 클럭 입력부를 포함하고, 상기 제 1 프로세서는 상기 외부 클럭 신호의 수신에 응답하여 클럭 속도에서 동작하고, 상기 제 1 프로세서는 제 1 데이터 세트를 송신하는 제 1 송신기를 포함하고, 상기 제 1 프로세서는 클럭 신호를 출력하는 제 1 클럭 출력부를 더 포함하고, 상기 제 1 프로세서는 동기화 신호를 출력하는 제 1 동기화 출력부를 더 포함하며; 또한 상기 제 2 프로세서는 상기 제 1 클럭 출력부로부터 상기 클럭 신호를 수신하는 제 2 클럭 입력부를 포함하고, 상기 제 2 프로세서는 상기 제 1 동기화 출력부로부터 상기 동기화 신호를 수신하는 동기화 입력부를 더 포함하고, 상기 제 2 프로세서는 상기 클럭 신호와 상기 동기화 신호의 수신에 응답하여 상기 클럭 속도에서 동기적으로 동작하고, 상기 제 2 프로세서는 상기 제 1 데이터 세트를 수신하는 제 2 프로세서 수신기를 포함하고, 상기 제 2 프로세서는 제 2 데이터 세트를 상기 제 1 데이터 세트와 결합하여 결합 데이터 세트를 생성하는 제 2 프로세서 컴바이너를 더 포함한다.

바람직하게는, 상기 제 2 프로세서는 상기 제 1 프로세서의 전파 지연을 보상하기 위한 제 2 프로세서 구성가능 지연부를 더 포함한다.

바람직하게는, 상기 시스템은: 상기 제 2 프로세서 상에 있으며, 상기 결합 데이터를 송신하는 제 2 송신기; 및 상기 미리 결정된 주파수 대역에서 동작하는 제 3 프로세서를 더 포함하고, 상기 제 3 프로세서는 상기 클럭 신호를 수신하는 제 3 클럭 입력부를 포함하고, 상기 제 3 프로세서는 상기 동기화 신호를 수신하는 제 3 동기화 입력부를 더 포함하고, 상기 제 3 프로세서는 상기 클럭 신호와 상기 동기화 신호의 수신에 응답하여 상기 미리 결정된 클럭 속도에서 동기적으로 동작하고, 상기 제 3 프로세서는 상기 결합 데이터 세트를 수신하는 제 3 프로세서 수신기를 포함하고, 상기 제 3 프로세서는 제 3 데이터 세트를 상기 결합 데이터 세트와 결합하여 추가 결합 데이터 세트를 생성하는 제 3 프로세서 컴바이너를 더 포함한다.

바람직하게는, 상기 시스템은 상기 제 3 프로세서 상에 있으며, 상기 추가 결합 데이터 세트를 송신하는 제 3 송신기를 더 포함한다.

바람직하게는, 상기 제 3 프로세서는 상기 제 2 프로세서의 전파 지연을 보상하는 제 3 프로세서 구성가능 지연부를 더 포함하고, 상기 제 3 프로세서 구성가능 지연부는 상기 제 1 프로세서의 전파 지연을 더 보상한다.

본 발명의 많은 측면들이 다음의 도면들을 참조하여 더욱 잘 이해될 수 있다. 도면들에서 구성요소들은 반드시 크기를 조정할 필요가 없는 대신에, 본 발명의 원리들을 명확하게 설명하기 위해 중점을 둔다. 게다가, 도면들에서, 동일한 참조 번호들은 몇몇 도면들에 걸쳐 대응하는 부분들을 표시한다.
도 1은 송신 모뎀 블록을 포함하는 기저대역 프로세서의 일 실시예를 도시한 도면이다.
도 2는 도 1의 송신 모뎀 블록의 일 실시예를 도시한 도면이다.
도 3은 도 1의 3개의 프로세서들이 함께 캐스케이드된 시스템의 일 실시예를 도시한 도면이다.
도 4는 도 1의 2개의 프로세서들이 함께 캐스케이드된 시스템의 일 실시예를 도시한 도면이다.
도 5는 도 1의 1개의 프로세서를 사용하는 시스템의 일 실시예를 도시한 도면이다.
도 6은 도 1의 2개의 프로세서들이 함께 캐스케이드된 시스템의 다른 실시예를 도시한 도면이다.
도 7은 상이한 송신 모뎀 블록을 포함하는 기저대역 프로세서의 다른 실시예를 도시한 도면이다.
도 8은 도 7의 송신 모뎀 블록의 일 실시예를 도시한 도면이다.
도 9는 도 7의 2개의 프로세서들이 함께 캐스케이드된 시스템의 일 실시예를 도시한 도면이다.

동일한 무선 접속 기술(RAT, 예를 들어, 3G, TD-SCDMA, HSPA, DC-HSPA, LTE 등)을 사용하는 셀룰러 기지국(cellular base station)들은 상이한 수의 동시 사용자들(simultaneous users)과, 상이한 대역폭(bandwidth; BW)들, 상이한 수의 송신(TX) 및 수신(RX) 안테나들 등을 수용하기 위해 서로 다른 용량을 가질 수 있다. 따라서, 각각의 가능한 구성에 대해 상이한 시스템을 설계하는 것은 사소한 일이 아닐 뿐만 아니라 경제적으로 바람직하지도 않다.

상이한 구성을 제공하기 위해 프로세서들이 캐스케이드된 시스템들과 방법들을 본 명세서에 기술한다. 이러한 상이한 구성들에 의해, 기지국들의 용량이 커지고, 하나의 주파수 대역에서의 동시 사용자들 수가 증가되며, 및/또는 하나의 무선 주파수(RF) 칩셋만을 여전히 사용하면서 다수 캐리어들을 집성(aggregation)할 수 있다. 이러한 실시예들의 일부는 DC-HSPA, Rel-9 HSPA, HSPA++, LTE-어드밴스드(LTE-Advanced) 등과 같은 특정 RAT들에 대해 유리한 특성을 야기한다.

간단히 설명하면, 프로세서들은 시간과 주파수 모두에서 정렬되는데, 각 프로세서는 다른 프로세서와 데이터를 교환하도록 하는 데이터 포트를 갖는다. 데이터 정렬과 교환에 의해, 프로세서들은 전체적으로 단일 유닛(single unit)으로 역할한다. 셀룰러 기저대역 프로세서들을 캐스케이드하는 능력은 결과적으로 상이한 시스템 구성들을 수용할 수 있는 확장 가능한 아키텍쳐가 된다.

이러한 점을 염두에 두고, 도면들에 도시된 바와 같이 실시예들의 상세한 설명을 참조한다. 이러한 도면들과 결합하여 일부 실시예들이 설명되었지만, 본 명세서에 개시된 실시예 또는 실시예들에 제한할 의도는 아니다. 반대로, 모든 대안들, 수정들 및 등가물을 포괄하도록 의도된다.

도 1은 송신 모뎀 블록(110)을 포함하는 프로세서(105)의 일 실시예를 도시한 도면이다. 바람직한 실시예에서, 프로세서(105)는 Broadcom®Celivero(또는 BCM 61680)칩이다.

도 1에 도시된 바와 같이, 프로세서(105)는 3개의 무선 주파수(RF) 수신기(RX; 120, 130, 140)(아날로그 또는 디지털 IQ 중 하나일 수 있음)와 2개의 RF 송신기(TX; 125, 135)를 포함한다. RF RX1(120), RF RX2(130), 및 RF RX3(140)은 RF 수신용 OTA(over-the-air) 인터페이스들을 제공한다. 유사하게, RF TX1(125) 및 RF TX2는 RF 송신용 OTA(over-the-air) 인터페이스들을 제공한다.

일부 실시예들에 있어서, 프로세서(105)는 SYNC IN(synchronization input, 150), SYNC OUT(155), CLK(clock) IN(160), 및 CLK OUT(165)를 더 포함한다. SYNC IN(150)은 SYNC 신호 (또는 몇몇 신호들)를 수신하도록 구성되어 프로세서(105)가 그의 내부 클럭을 SYNC 신호의 소스에 동기하도록 하고, 또한 SYNC OUT(155)는 SYNC 신호를 다른 프로세서들에 송신하도록 구성된다. 유사하게, CLK IN(160)은 CLK 신호를 외부 소스 또는 다른 프로세서(105) 중 어느 하나로부터 수신하도록 구성되어, 프로세서(105)가 CLK 신호에 따라 그의 내부 클럭을 설정하도록 한다. CLK OUT(165)는 CLK 신호를 다른 프로세서들(105)에 송신하도록 구성되어, 다른 프로세서들이 그들의 개별 클럭을 CLK 신호에 동기하거나 정렬할 수 있다.

도 1의 실시예에서, 프로세서(105)는 미디어 독립 인터페이스(MII; media-independent interface) 포트들로 도시된 3개의 데이터 포트들(170, 180 190)을 또한 포함한다. 이러한 MII1(170), MII2(180), 및 MII3(190)은 바람직하게는 기가비트 미디어 액세스 컨트롤(GMAC; gigabit media access control) 포트들로서 구현된다.

도 1의 프로세서(105)는 도 2를 참조하여 보다 상세히 도시된 송신 모뎀 블록(110)을 또한 포함한다. 구체적으로, 도 2는 2개의 의사-랜덤 노이즈(PN; pseudo-random noise) 모듈(PNM 1(250) 및 PNM2(260))들을 갖는 일 실시예를 도시하고 있으며, 상기 의사-랜덤 노이즈 모듈(PNM)은 모뎀 데이터용 PN 코드들을 생성한다.

도 2이 실시예에 도시된 바와 같이, 송신 모뎀 블록(110)은 스프레더(spreader, 206)의 뱅크로 출력하는 선입선출(FIFO; first-in-first-out) 레지스터들(202)의 어레이를 포함한다. 도 2의 실시예에서, 88개의 스프레더들, 즉, 2개의 P-CPICHs(primary common pilot indicator channel), 2개의 S-CPICH(secondary CPICH), 2개의 P-CCPC(primary common control physical channel), 2개의 S-CCPC(secondary CCPC), 2개의 P-SCH(primary synchronization channel), 2개의 S-SCH(secondary SCH), 32개의 DPCH(dedicated physical channel), 2개의 AICH(acquisition indicator channel), 2개의 PICH(paging indicator channel), 6개의 SCCH(shared control channel), 30개의 HSDPA(high-speed downlink packet access), 2개의 AGCH(absolute grant channel), 및 2개의 RGCH(relative grant channel)가 있다.

스프레더들(206)은 2개의 컴바이너 셀렉터들(제 1 컴바이너 셀렉터(216)와 제 2 컴바이너 셀렉터(266))에 입력을 제공하는데, 각 컴바이너 셀렉터는 88개의 스프레더(206)들에 대응하는 88개의 입력 및 88개의 출력을 갖는다. 스프레더(206)들은, 제 1 컴바이너 셀렉터(216)와 제 2 컴바이너 셀렉터(266)에 교대로 입력을 제공하는, HSDPA 다중-입력-다중-출력(MIMO; multi-input-multi-output) 컴바이너(210)에 입력을 또한 제공한다.

제 1 컴바이너 셀렉터(216)의 출력은, 제 1 정형 필터(shaping filter, 224)에 입력을 제공하는 제 1채널 컴바이너 안테나(220)의 입력에 동작 가능하도록 연결된다.

제 1 정형 필터(224)로부터의 데이터는 제 1 구성가능 지연부(configurable delay, 228)(또한 프로그램 가능한 지연부로 알려짐)에 제공된다. 제 1 구성가능 지연부(228)에 의해 송신 모뎀 블록(110)은 다른 프로세서들을 통해 전파하는 데이터의 결과로서 나타나는 지연 또는 클럭 분배 부정확성을 보상한다. 이와 같은 제 1 구성가능 지연부(228)에 의해 프로세서(105)는 그의 시간축(time base)을 다른 프로세서들의 시간축에 동기한다.

제 1 구성가능 지연부(228)는, 송신 모뎀 블록(110)이 동작 주파수를 설정하도록 하는, 제 1 주파수 시프터(frequency shifter)(232)에 동작 가능하도록 연결된다. 일부 실시예들에서, 제 1 주파수 시프터(232)는 하나의 동작 주파수에서부터 다른 동작 주파수로 프로세서(105)를 이동하게 한다. 결합하여, 제 1 구성가능 지연부(228)와 제 1 주파수 시프터(232)는 메커니즘을 제공하는데, 그 메커니즘에 의해 프로세서(105)는 그의 시간축과 그의 주파수 대역 모두를 다른 프로세서들의 시간축과 주파수 대역에 동기할 수 있다.

제 1 주파수 시프터(232)에서부터의 데이터(234)는 컴바이너(238)와 멀티플렉서(MUX; multiplexer, 246)로 전파한다. 컴바이너(238)는 RF RXI(120)에 동작 가능하게 연결되어, 송신 모뎀 블록(110)이 자신의 데이터(236)와 RF RX1(120)에서 들어오는 RF 데이터를 결합하여 결합 데이터(240)를 생성할 수 있도록 한다. 그런 후 결합 데이터(240)는 직교 위상 모듈(quadrature phase module, 242)로 입력되고, 이후 직교-위상-변조된 결합 데이터(244)와 주파수-시프트된(frequency-shifted) 데이터(234)를 멀티플렉스하는 MUX(246)에 제공된다. 그런 후, 다중화된 데이터는 RF TX1(125)를 통해 송신된다. 제 1 채널 컴바이너(216)와 RF TX1(125) 사이의 경로를 본 명세서에서 제 1 데이터 송신 경로로 지칭한다.

제 2 데이터 송신 경로는 제 2 컴바이너 셀렉터(266)를 포함한다. 제 2 컴바이너 셀렉터(266)로부터의 데이터(268)는 제 2 채널 컴바이너 안테나(270)로 입력되며, 그 후 제 2 채널 컴바이너 안테나(270)는 제 2 정형 필터(274)로 입력(272)을 제공한다. 제 1 데이터 송신 경로와 유사하게, 제 2 데이터 송신 경로는 제 2 구성가능 지연부(278)를 포함하는데, 제 2 구성가능 지연부(278)는 제 2 주파수 시프터(282)에 동작 가능하게 연결된다. 다시, 제 2 구성가능 지연부(278)는 프로세서(105)가 그의 시간축을 다른 프로세서들의 시간축에 동기하도록 하고, 반면에 제 2 주파수 시프터(282)는 송신 모뎀 블록(110)이 그의 동작 주파수를 설정하도록 하고 필요하다면 동작 주파수로부터 다른 주파수로 이동하도록 한다. 결합하여, 제 2 구성가능 지연부(278)와 제 2 주파수 시프터(282)는 메커니즘을 제공하고, 메커니즘에 의해 프로세서(105)는 그의 시간축과 그의 주파수 대역을 다른 프로세서들의 시간축과 주파수 대역에 동기한다. 그런 후 제 2 주파수 시프터(282)로부터의 데이터는 RF TX2(135)를 통해 송신된다. 주파수 시프터들(232, 282)은 또한 다중-대역 및/또는 다중-캐리어 주파수를 결합 가능하게 한다.

도 2의 송신 모뎀 블록(110)에 도시된 바와 같이, 구성가능 지연부들(228, 278), 주파수 시프터들(232, 282), 및 컴바이너(238)에 의해, 프로세서(105)는 다른 프로세서들과 동시에 동작하면서 다른 프로세서들로부터 들어오는 데이터와 자신의 모뎀 데이터를 정확하게 집성할 수 있다.

도 3은 도 1의 3개의 프로세서들(105a, 105b, 105c)이 함께 캐스케이드된 시스템의 일 실시예를 도시한 도면이다. 도 1에 도시된 바와 같이, 1개의 프로세서(105a)는 마스터 프로세서(105a)로서 역할을 하는 반면에, 다른 2개의 프로세서들(105b, 105c)은 제 1 슬레이브 프로세서(slave processor, 105b) 및 제 2 슬레이브 프로세서(105c)로서 역할을 한다.

마스터 프로세서(105a)의 CLK IN(160a)은 도 3의 특정 실시예에서 온도-제 어 수정 발진기(TCXO; temperature-controlled crystal oscillator, 305)로서 도시된 외부 CLK 소스에 동작 가능하게 연결된다. 19.2MHz 또는 26 MHz에서 바람직하게 작동하는 TCXO(305)는 클럭 신호를 마스터 프로세서(105a)에 제공한다. 마스터 프로세서(105a)의 MII1(170a)는 네트워크(인터넷(325)으로 도 3에 도시됨)에 동작 가능하게 연결되어, MII1(170a)을 통한 백홀 데이터(backhaul data) 전파를 허용한다.

마스터 프로세서(105a)의 SYNC OUT(155a)은 제 1 슬레이브 프로세서(105b)의 SYNC IN(150b)과 제 2 슬레이브 프로세서(105c)의 SYNC IN(150c)에 동작 가능하게 연결된다. 추가적으로, 마스터 프로세서(105a)의 CLK OUT(165a)은 제 1 슬레이브 프로세서(105b)의 CLK IN(160b)과 제 2 슬레이브 프로세서(105c)의 CLK IN(160c)에 동작 가능하게 연결된다. 마스터 프로세서(105a)로부터의 SYNC OUT(155a) 및 CLK OUT(165a) 신호들에 의해, 슬레이브 프로세서들(105b, 105c)은 그들의 개별 시간축을 마스터 프로세서(105a)의 시간축에 동기할 수 있다. 이에 의해, 3개 모든 프로세서들(105a, 105b, 105c)이 모든 레벨들(예를 들어, 칩 페이즈(chip phase)들, 슬롯들, 프레임들, 하이퍼 프레임들 등)에서 동시에 동작하여, 단일 유닛으로 역할을 한다.

도 2를 다시 참조하면, 송신 모뎀 블록(110)이 그의 개별적인 프로세서의 시간축을 동기하도록 허용하는 구성가능 지연부들(228, 278)(도 2 참조)을 각 프로세서(105a, 105b, 105c)는 포함한다. 도 3에 도시된 3개의 프로세서들(105a, 105b, 105c)을 고려하면, 마스터 프로세서(105a)는 제 로 지연(zero delay)으로 프로그램되고, 제 1 슬레이브 프로세서(105b)는 N의 지연(마스터 프로세서(105a)를 통한 임의의 전파 지연에 대한 보상에 적합한)으로 프로그램되며, 또한 제 2 슬레이브 프로세서(105c)는 2N의 지연(마스터 프로세서(105a)와 제 1 슬레이브 프로세서(105b)의 양자를 통한 임의의 전파 지연에 대한 보상에 적합)으로 프로그램된다.

마스터 프로세서(105a)의 MII2(180a)는 제 1 슬레이브 프로세서의 MII1(170b)에 동작 가능하게 연결되어, 데이터 포트들(180a, 170b)을 통해 마스터 프로세서(105a)가 제 1 슬레이브 프로세서(105h)와 데이터를 교환할 수 있도록 한다. 유사하게, 마스터 프로세서(105a)의 MII3(190a)는 제 2 슬레이브 프로세서(105c)의 MII1(170c)에 동작 가능하게 연결되어, 마스터 프로세서(105a)가 제 2 슬레이브 프로세서(105c)와 데이터를 교환할 수 있도록 한다.

RF RX2(130a)는 제 1 RF 집적회로(IC) 경로(385)에 동작 가능하게 연결되는 반면에, RF RX3(140a)는 제 2 RF IC 경로(395)에 동작 가능하게 연결된다. 이러한 듀얼-RX-안테나 구조는 RX 다이버시티(RX diversity)를 가능하게 한다.

마스터 프로세서(105a)의 RF TX1(125a)은 제 1 슬레이브 프로세서(105b)의 RF RX1(120b)에 동작 가능하게 연결되어, 마스터 프로세서(105a)가 그의 RF 데이터를 제 1 슬레이브 프로세서(105b)에 제공할 수 있도록 한다.

도 2를 다시 참조하면, RF RX1(120b)은 컴바이너(238)(도 2참조)를 통해 RF TX1(125b)에 동작 가능하게 연결되어, 제 1 슬레이브 프로세서(105b)가 자신의 모뎀 데이터를 마스터 프로세서(105b)로부터 들어오는 RF 데이터와 결합할 수 있도록 한다. 따라서, 송신 모뎀 블록(110)은 RAT 물리계층(physical layer) 1의 다양한 측면들을 처리할 수 있는 반면에, 프로세서 서브시스템(예를 들어, MIPS74K 프로세서 코어)은 프로토콜 스택(예를 들어, 상위 RAT 소프트웨어 계층들)의 다양한 측면들을 처리한다.

마스터 프로세서(105a)와 유사하게, 제 1 슬레이브 프로세서(105b)의 RF RX2(130b)는 제 1 RF 집적회로(IC) 경로(385)에 동작 가능하게 연결되어 있는 반면에, 제 1 슬레이브 프로세서(105b)의 RF RX3(140b)은 제 2 RF IC 경로(395)에 동작 가능하게 연결된다.

제 1 슬레이브 프로세서(105b)의 RF TX1(125b)은 제 2 슬레이브 프로세서(105c)의 RF RX1(120c)에 동작 가능하게 연결된다. 제 1 슬레이브 프로세서(105b)와 유사하게, 제 2 슬레이브 프로세서(105c)의 컴바이너(238)(도 2참조)에 의해, 제 2 슬레이브 프로세서(105c)는 자신의 모뎀 데이터를 제 1 슬레이브 프로세서(105b)로부터 들어오는 데이터와 결합할 수 있다. 제 1 슬레이브 프로세서(105b)가 자신의 모뎀 데이터를 마스터 프로세서(105a)로부터의 데이터와 이미 집성하였다는 것을 상기하면, 제 2 슬레이브 프로세서(105c)에서 집성된 데이터는 마스터 프로세서(105a), 제 1 슬레이브 프로세서(105b) 및 제 2 슬레이브 프로세서(105c)로부터의 모든 데이터를 포함한다. 다시, 제 2 슬레이브 프로세서(105c)의 송신 모뎀 블록(110)은 RAT 물리 계층 1의 다양한 측면들을 처리하는 반면에, 프로세서 서브시스템은 프로토콜 스택의 다양한 측면들을 처리한다.

제 2 슬레이브 프로세서(105c)의 RF TX1(125c)는 제 1 RF IC 경로(385)에 동작 가능하게 연결되는 반면에, 제 2 슬레이브 프로세서(105c)의 RF TX2(135c)는 제 2 RF IC 경로(395)에 동작 가능하게 연결된다. 또한, 마스터 프로세서(105a) 및 제 1 슬레이브 프로세서(105b)와 유사하게, 제 2 슬레이브 프로세서(105c)의 RF RX2(130c)는 제 1 RF 집적회로(IC) 경로(385)에 동작 가능하게 연결되는 반면에, 제 2 슬레이브 프로세서(105c)의 RF RX3(140c)는 제 2 RF IC 경로(395)에 동작 가능하게 연결된다.

각 프로세서(105)가 32명의 3G/HSPA++ 사용자들을 지원하는 경우, 도 3의 실시예에 도시된 바와 같은, 3개의 프로세서들(105a, 105b, 105c)이 캐스케이드된 아키텍처에 의해 기지국은 단지 하나의 RF 칩셋을 사용하는 2개의 RX 및 TX 안테나들을 사용하는 96명의 3G/HSPA++ 사용자들을 지원할 수 있다. 간단히 말해서, 제 1 슬레이브 프로세서(105b) 및 제 2 슬레이브 프로세서(105c)는 모뎀으로서만 거동(behave)하고 상위 계층 RAT 프로토콜 스택 기능들을 수행하지 않는다. 대신에, 마스터 프로세서(105c)는 96명의 사용자들 모두에 대한 프로토콜 스택(상위 RAT 계층들)을 처리한다. 이해할 수 있는 바와 같이, 프로세서들(105a, 105b, 105c)의 내부 클럭들과 모든 프로세서들(105a, 105b, 105c)의 동작 주파수들을 동기하여, 글루리스 캐스케이드 아키텍처(glue-less cascaded architecture)가 만들어질 수 있고, 그럼으로써 동시 사용자들의 잠재적인 전체 수를 증가시킨다.

도 4는 도 1의 2개의 프로세서들(105d, 105e)이 함께 캐스케이드된 시스템의 일 실시예를 도시한 도면이다. 구체적으로, 도 4의 실시예는 단일 RF 칩셋을 사용하는 단일 안테나를 통한 듀얼-캐리어 동작을 나타내고 있다.

도 4에 도시된 바와 같이, 제 1 프로세서(105d)는 TCXO(305)로부터 제 1 프로세서의 CLK IN(160d)을 수신하고, 또한 제 1 프로세서의 MII1(l70d)을 통해 네트워크(예를 들어, 인터넷(325))로 백홀 데이터 전파를 수행한다. 제 1 프로세서(105d)의 MII2(l80d)는 제 2 프로세서(105e)의 MII1(l70e)에 동작 가능하게 연결되어, 그럼으로써 데이터가 제 1 프로세서(105d)와 제 2 프로세서(105e) 사이에서 교환될 수 있도록 한다.

제 1 프로세서(105d)의 SYNC OUT(155d)은 제 2 프로세서의 SYNC IN(150e)에 동작 가능하게 연결되어 있고, 제 1 프로세서(105d)의 CLK OUT(165d)은 제 2 프로세서(105e)의 CLK IN(160e)에 동작 가능하게 연결되어, 그럼으로써 2개의 프로세서들(105d, 105e)이 그들 각각의 CLK을 상호 동기할 수 있도록 한다. 이러한 특정 실시예에 있어서, 제 1 프로세서(105d)의 주파수 시프터들(232, 282)(도 2 참조)은 대역-시프팅(band-shifting)를 위해 사용되는 반면에, 제 2 프로세서(105e)의 주파수 시프터들(232, 282)(도 2 참조)은 2개의 대역을 RF에 집중시키기 위해 사용된다.

제 1 프로세서(105d)가 32개 전용 채널(DCH) 사용자들과 15개 HSDPA를 처리하는 용량을 가지며 또한 마찬가지로 제 2 프로세서(105e)가 32개 DCH 사용자들과 15개 HSDPA를 처리하는 용량을 가지는 한에 있어서는, 결합 프로세서들(105d, 105e)은 단지 하나의 RF 칩셋을 사용하여 하나의 안테나를 통해 64명의 사용자들을 완전히 지원할 수 있다.

도 5는 도 1의 1개의 프로세서(105f)를 사용하는 시스템의 일 실시예를 도시한 도면이다. 도 5의 실시예에서, RF TX2(135f)와 관련된 제 2 주파수 시프터(282) (도 2 참조)는 RF TX2(l35f)를 시프트하기 위해 사용되어, 듀얼-캐리어 효과를 발생시킨다. 따라서, RF TX1(125f)와 RF TX2(135f)의 결합에 의해, 프로세서(105f)는 단일 RF 인터페이스(IF) 및 RF IC(515)를 통해 듀얼-캐리어 기지국을 제공할 수 있다.

이 실시예에서, CLK IN(160f)는 TCXO(305)로부터 클럭 신호를 다시 수신하고, MII1(170f)은 백홀 데이터 전파용 데이터 포트로서 역할을 한다. 도 3과 도 4의 실시예와는 달리, 도 5의 실시예는 RF RX1(120f)에 동작 가능하게 연결된 주파수-시프트된 RF TX2(135f)를 나타내고 있다. RF RX1(120f)이 컴바이너(238)(도 2 참조)를 통해 RF TX1(125f)와 결합될 수 있다는 점을 상기하면, 최종 RF TX1(125f)는 이제 듀얼-캐리어 RF 신호이다. 그러한 듀얼-캐리어 RF 신호는 듀얼-캐리어 3G 동작 또는 듀얼-캐리어 시간-영역 공간 코드-분할 다중 접속(TD-SCDMA, dual-carrier time-domain spatial code-division multiple access) 동작에서 사용될 수 있다.

도 6은 도 1의 2개의 프로세서(105g, 105h)가 함께 캐스케이드된 시스템의 다른 실시예를 도시한 도면이다. 도 4의 2개-프로세서 구성과 달리, 도 6의 2개-프로세서는 교차 캐스케이드된(cross-cascaded)(또는 교차 연결된) 2개의 프로세서를 나타내고 있다.

도 6의 실시예에서, 제 1 프로세서(105g)의 MII1(170g)은 네트워크(예를 들어, 인터넷(325))에 동작 가능하게 연결되어 백홀 데이터 전파를 처리한다. 또한, 제 1 프로세서(105g)는 TCXO(305)에서부터 CLK IN(160g)을 수신하고, SYNC OUT(155g) 및 CLK OUT(165)을 제공하여, 캐스케이드된 아키텍처의 동기화를 제어한다.

제 1 프로세서(105g)의 MII2(180g)는 제 2 프로세서(105h)의 MII1(170h)에 동작 가능하게 연결되어, 프로세서들(105g, 105h)이 그들의 개별 데이터 포트들(180g, 170h)를 통해 데이터를 교환할 수 있도록 한다.

도 6의 교차-캐스케이딩 실시예에서, 제 1 프로세서(105g)의 RF TX2(135g)는 제 2 프로세서(105h)의 RF RX1(120h)에 동작 가능하게 연결된다. 반대로, 제 2 프로세서의 RF TX2(135h)는 제 1 프로세서(105h)의 RF RX1(120g)에 동작 가능하게 연결된다. 도 2를 다시 참조하면, RF TX1(125g)는 제 1 프로세서(105g)에서 RF RX1(120g)와 데이터를 결합하도록 하며, 또한 RF TX1(125h)는 제 2 프로세서(105h)에서 RF RX1(120h)와 데이터를 결합하도록 한다. 따라서, 2개의 프로세서들(105g, 105h)를 교차-캐스케이드하여, RF TX1(125g)이 하나의 듀얼 캐리어 RF(듀얼 캐리어 RF2(695)로서 도 6에 표시됨)를 통해 송신하는 반면에, RF TX1(125h)가 다른 듀얼-캐리어 RF(듀얼-캐리어 RF1(685)로서 도 6에 표시됨)를 통해 송신하는 경우, 도 6의 아키텍처는 MIMO를 이용한 풀 듀얼-캐리어 동작을 가능하게 한다.

구체적인 예로서, 제 1 프로세서(105g)의 RF TX2(135g)가 3 G 캐리어의 대역폭인 +5 MHz 만큼 시프트되고 제 2 프로세서(105h)의 RF TX2(135h)가 -5 MHz 만큼 시프트된다면, 제 1 프로세서(105g)의 RF TX1(125g)이 하나의 MIMO 브랜치(branch)에 대응하는 10 MHz를 송신하는 반면에, 제 2 프로세서(105h)의 RF TX1(125h)은 다른 MIMO 브랜치(branch)에 대응하는 10 MHz를 송신할 것이다. 이에 의해, 2개의 프로세서들(105g, 105h)의 글루-리스 교차-캐스케이딩은 MIMO 및 DC-HSPA을 동시에 인에이블하고, 따라서 10MHz를 통해 84 Mbps(mega-bits-per-second)를 제공하고, 단지 2개의 단일 체인 RF 송수신기를 사용한다.

도 7은 상이한 송신 모뎀 블록(710)을 포함하는 프로세서(705)의 다른 실시예를 도시한 도면이다. 도 1의 프로세서(105)와 달리, 도 7의 프로세서(705)는 RF TX1(125)이 RF RX1(120)에 동작 가능하게 연결된 방법과 유사하게 RF RX2(730)에 동작 가능하게 연결된 RF TX2(735)를 포함하며, 그럼으로써 RF TX1(125) 및 RF TX2(735) 모두가 들어오는 모뎀 데이터와 프로세서 자신의 모뎀 데이터를 결합할 수 있도록 한다. RF RX3(140), SYNC IN(150), SYNC OUT(155), CLK IN(160), CLK OUT(165), MII1(170), MII2(180), 및 MII3(190)은 도 1을 참조하여 설명되었기 때문에, 도 7을 참조하여 이러한 구성요소들에 대한 설명은 생략된다.

도 8은 도 7의 송신 모뎀 블록(710)의 일 실시예를 도시한 도면이다. 도 2의 송신 모뎀 블록(110)과는 달리, 도 8의 송신 모뎀 블록(710)은 자신의 모뎀 데이터와 RF RX2(730)을 통해 들어오는 RF 데이터를 프로세서(705)가 결합할 수 있도록 한다. 따라서, 송신 모뎀 블록(710)은 도 2를 참조하여 이미 설명된 다른 구성요소들(예를 들어, FIFO(202)들, 스프레이드(206)들, 컴바이너 셀렉터(216, 266)들, HSDPA MIMO 컴바이너(210), 채널 컴바이너 안테나(220, 270)들, 정형 필터(224, 272)들, 구성가능 지연부(228, 278)들, 주파수 시프터(232, 282)들 등)에 더하여 제 2 컴바이너(738), 제 2 직교 위상 모듈(742), 및 제 2 MUX(746)를 포함한다.

제 1 데이터 송신 경로와 유사하게, 제 2 주파수 시프터(282)로부터의 데이터는 제 2 컴바이너(738)와 제 2 MUX(746)로 전달된다. 제 2 컴바이너(738)는 RF RX2(730)에 동작 가능하게 연결되어, 송신 모뎀 블록(710)이 자신의 데이터(736)와 RF RX2(730)에서 들어오는 RF 데이터를 결합하여 결합 데이터(740)를 생성할 수 있도록 한다. 그런 후, 결합된 데이터(740)는 제 2 직교 위상 모듈(242)에 입력되고, 이어서 직교-위상-변조 결합 데이터(quadrature-phase-modulated combined data)(744)와 주파수-시프트된 데이터(284)를 멀티플렉스하는 MUX(246)에 제공된다. 멀티플렉스된 데이터는 그런 후 RF TX2(735)를 통해 송신된다.

도 8에 도시된 바와 같이, RF TX1(125) 및 RF TX2(735) 모두는 프로세서 자신의 모뎀 데이터와 다른 프로세서들로부터 들어오는 RF 데이터의 집성을 가능하게 한다. 이러한 유형의 프로세서 아키텍처는 도 9에 도시된 바와 같이 2개의 다중-캐리어 MIMO 동작들을 가능하게 한다. 도 9에 도시된 바와 같이, 2개-프로세서 시스템의 일 실시예는 외부 TCXO(305)로부터 그의 CLK IN(160a)를 수신하고, 네트워크(예를 들어, 인터넷(325))에 동작 가능하게 연결된 MII1(170a)를 가지며, MII1(170a)를 통해 백홀 데이터 전파를 수행하는 마스터 프로세서(705a)를 도시하고 있다. 마스터 프로세서(705a)의 MII2(l80a)는 슬레이브 프로세서(705b)에 동작 가능하게 연결되며, 그럼으로써 이러한 데이터 포트(180a, 170b)들을 통해 예를 들어, 원시(raw) HSDPA 데이터 및/또는 DCH 데이터와 같은 데이터를 교환할 수 있도록 한다.

마스터 프로세서(705a)는 슬레이브 프로세서(705b)에 대해 SYNC IN(105b)와 CLK IN(l60b)를 제공하여, 슬레이브 프로세서(705b)가 그의 타이밍을 마스터 프로세서(705a)에 동기하도록 한다.

마스터 프로세서(705a)의 RF TX1(l25a)은 슬레이브 프로세서(705b)의 RF RX1(130b)에 동작 가능하게 연결되고, 또한 마스터 프로세서(705a)의 RF TX2(735a)는 슬레이브 프로세서(705b)의 RF RX2(730b)에 동작 가능하게 연결된다. 슬레이브 프로세서(705b)가 RF TX1(125a)와 RF TX2(735a)에 대한 컴바이너(238, 738)들을 가지고 있는 한, 슬레이브 프로세서(705b)는 RF 송신기(125b, 735b)들 모두에 자신의 모뎀 데이터를 결합할 수 있다. 결합 데이터는 그런 후 2개 별개의 RF 인터페이스(985, 995)들을 통해 송신될 수 있다.

도 1 내지 도 9에 도시된 바와 같이, 다중 프로세서들을 캐스케이드하는 기능을 제공함으로써, 기지국의 용량이 더 높아지고, 하나의 주파수 대역을 통한 동시 사용자들의 수가 증가하며, 및/또한 단지 하나의 무선 주파수(RF) 칩셋을 여전히 사용하면서 다수의 캐리어들을 집성하는 것을 가능하게 한다. 이러한 유형의 캐스케이드 아키텍처는 DC-HSPA, Rel-9 HSPA, LTE-어드밴스드(LTE-Advanced)와 같은 특정 RAT들에 대해 유용한 특성을 야기할 수 있다.

프로세서(105, 705)는 하드웨어, 소프트웨어, 펌웨어, 또는 그들의 조합의 형태로 구현될 수 있다. 바람직한 실시예(들)에서, 프로세서(105, 705)는 당업자들에 모두 잘 알려진 다음 기술들의 임의의 하나를 사용하거나 그들을 조합하여 하드웨어에서 구현된다: 데이터 신호들에 로직 기능들을 구현하는 로직 게이트들을 갖는 디스크리트 로직 회로(들), 전용 조합 로직 게이트들을 갖는 주문형 반도체(ASIC; application specific integrated circuit), PGA(s)(programmable gate array(s)), FPGA(field programmable gate array) 등. 대안적인 실시예에서, 프로세서(105, 705)는 메모리에 저장되고 적당한 명령어 실행 시스템에 의해 실행되는 소프트웨어 또는 펌웨어에서 구현된다.

플로우차트 내 임의의 동작 설명 또는 블록은 동작에서 특정 논리 기능들 또는 단계들을 구현하는 하나 이상의 실행 가능한 명령어들을 포함하는 코드의 일부, 모듈들, 또는 세그먼트들을 나타내는 것으로 이해되어야 하며, 또한 본 명세서의 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이 관련 기능성에 따라 실질적으로 동시 병행 또는 역 순서를 포함하여, 기능들이 도시되거나 설명된 것과 반대로 실행될 수 있는 본 발명의 미리 결정된 실시예의 범위 내에 다른 구현방법들이 포함된다.

비록 예시적인 실시예들이 도시 및 설명되었지만, 설명된 바와 같이 본 명세서의 다수의 변경, 변형 또는 대체가 가능하다는 것을 당업자는 명확하게 알 수 있을 것이다. 예를 들어, 도 2 내지 도 8이 프로세서들에 대해 매우 특별한 내부 아키텍처를 도시하고 있지만, 다른 유사한 구성요소들이 실질적으로 본 발명에 영향을 주지 않고 특히 인용된 구성요소들에 대해 대체될 수 있다는 것을 당업자는 이해하여야 한다. 추가적으로, 3G, HSPA+, 및 HSPA++의 특정 예들이 설명되었지만, 개시된 실시예들이 예를 들어 롱-텀 에볼루션(LTE), LTE-어드밴스드, Rel 9 HSPA, DC-HSPA 등과 같은 다른 RAT에서 구현될 수 있다는 것을 당업자는 이해하여야 한다. 따라서, 그러한 모든 변경, 변형 및 대체는 본 명세서의 범위 내에서 있는 것으로 간주되어야 할 것이다.

Claims

제 1 슬레이브(slave) 프로세서를 포함하는 통신 시스템으로서,
상기 제 1 슬레이브 프로세서는:
마스터 프로세서와 데이터를 교환하는 제 1 데이터 포트;
상기 마스터 프로세서로부터 마스터 클럭 신호를 수신하는 제 1 클럭 입력부;
상기 마스터 프로세서로부터 동기화 신호를 수신하는 제 1 동기화 입력부(synchronization input);
상기 마스터 클럭 신호 및 상기 동기화 신호에 응답하여 동기되는 제 1 프로세서 클럭을 상기 마스터 프로세서에 동기하는 제 1 구성가능 지연부(configurable delay);
제 1 슬레이브 프로세서 주파수를 설정하는 제 1 주파수 시프터(shifter);
상기 마스터 프로세서로부터 RF 데이터를 수신하는 제 1 RF 수신기;
상기 제 1 슬레이브 프로세서의 RF 데이터를 상기 마스터 프로세서로부터의 상기 RF 데이터와 결합하여 결합 RF 데이터(combined RF data)를 생성하는 제 1 컴바이너(combiner); 및
상기 제 1 슬레이브 프로세서 주파수에서 동작하며, 상기 결합 RF 데이터를 송신하는 제 1 RF 송신기를 포함하는 것을 특징으로 하는 통신 시스템.
청구항 1에 있어서,
상기 시스템은 상기 마스터 프로세서를 더 포함하며,
상기 마스터 프로세서는:
상기 제 1 슬레이브 프로세서와 데이터를 교환하는 제 1 마스터 데이터 포트;
외부 클럭 소스(external clock source)로부터 클럭 신호를 수신하는 마스터 클럭 입력부;
상기 마스터 클럭 신호를 송신하는 마스터 클럭 출력부;
상기 동기화 신호를 송신하는 마스터 동기화 출력부;
마스터 프로세서 주파수를 설정하는 마스터 주파수 시프터; 및
상기 마스터 프로세서 주파수에서 동작하며, 상기 RF 데이터를 상기 마스터 프로세서로부터 송신하는 마스터 RF 송신기를 포함하는 것을 특징으로 하는 통신 시스템.
청구항 2에 있어서,
상기 제 1 슬레이브 프로세서 주파수는 상기 마스터 프로세서 주파수와 동일한 것을 특징으로 하는 통신 시스템.
청구항 3에 있어서,
제 2 슬레이브 프로세서; 및
상기 마스터 프로세서 상에 있으며, 데이터를 상기 제 2 슬레이브 프로세서와 교환하는 제 2 마스터 데이터 포트를 더 포함하며,
상기 제 2 슬레이브 프로세서는:
상기 마스터 프로세서와 데이터를 교환하는 제 2 데이터 포트;
상기 마스터 클럭 신호를 수신하는 제 2 클럭 입력부;
상기 동기화 신호를 수신하는 제 2 동기화 입력부;
상기 마스터 클럭 신호 및 상기 동기화 신호에 응답하여 동기되는 제 2 슬레이브 프로세서 클럭을 상기 마스터 프로세서에 동기하는 제 2 구성가능 지연부;
상기 마스터 프로세서 주파수와 동일하게 제 2 슬레이브 프로세서 주파수를 설정하는 제 2 주파수 시프터;
상기 결합 RF 데이터를 수신하는 제 2 RF 수신기;
상기 제 2 슬레이브 프로세서의 RF 데이터를 상기 결합 RF 데이터와 결합하여 추가 결합 RF 데이터(further combined RF data)를 생성하는 제 2 컴바이너; 및
상기 제 2 슬레이브 프로세서 주파수에서 동작하며, 상기 추가 결합 RF 데이터를 송신하는 제 2 RF 송신기를 포함하는 것을 특징으로 하는 통신 시스템.
청구항 2에 있어서,
상기 마스터 프로세서 주파수는 상기 제 1 슬레이브 프로세서 주파수와 상이한 것을 특징으로 하는 통신 시스템.
청구항 5에 있어서,
상기 제 1 슬레이브 프로세서는 제 1 슬레이브 프로세서 RF 데이터를 송신하는 제 2 RF 송신기를 더 포함하고; 및
상기 마스터 프로세서는:
상기 제 1 슬레이브 프로세서 RF 데이터를 수신하는 마스터 무선(RF) 수신기;
상기 마스터 프로세서의 RF 데이터를 상기 제 1 슬레이브 프로세서 RF 데이터와 결합하여 마스터 결합 RF 데이터(master combined RF data)를 생성하는 마스터 컴바이너; 및
상기 마스터 프로세서 주파수에서 동작하며, 상기 마스터 결합 RF 데이터를 송신하는 제 2 마스터 RF 송신기를 더 포함하는 것을 특징으로 하는 통신 시스템.
청구항 1에 있어서,
상기 제 1 슬레이브 프로세서는:
상기 마스터 프로세서로부터 RF 데이터를 수신하는 제 2 RF 수신기;
상기 제 1 슬레이브 프로세서의 RF 데이터를 상기 마스터 프로세서로부터의 상기 RF 데이터와 결합하여 결합 RF 데이터를 생성하는 제 2 컴바이너; 및
상기 결합 RF 데이터를 송신하는 제 2 RF 송신기를 더 포함하는 것을 특징으로 하는 통신 시스템.
청구항 7에 있어서,
상기 마스터 프로세서는:
상기 RF 데이터를 상기 제 1 슬레이브 프로세서의 상기 제 2 RF 수신기로 송신하는 제 2 마스터 RF 송신기를 더 포함하는 것을 특징으로 하는 통신 시스템.
제 2 프로세서의 클럭을 제 1 프로세서의 클럭에 동기하는 단계;
상기 제 2 프로세서의 주파수를 상기 제 1 프로세서의 주파수로 시프트하는 단계;
상기 제 1 프로세서로부터의 데이터와 상기 제 2 프로세서로부터의 데이터를 결합하는 단계; 및
상기 결합 데이터를 송신하는 단계를 포함하는 것을 특징으로 하는 방법.
청구항 9에 있어서,
제 3 프로세서의 클럭을 상기 제 1 프로세서의 클럭에 동기하는 단계;
상기 제 3 프로세서의 주파수를 상기 제 1 프로세서의 주파수로 시프트하는 단계;
상기 제 3 프로세서로부터의 데이터와 상기 결합 데이터를 추가(further) 결합하는 단계; 및
상기 추가 결합 데이터(further combined data)를 송신하는 단계를 더 포함하는 것을 특징으로 하는 방법.
청구항 9에 있어서,
상기 데이터는 상기 제 2 프로세서에서 결합되는 것을 특징으로 하는 방법.
미리 결정된 주파수 대역에서 동작하는 제 1 프로세서; 및
상기 미리 결정된 주파수 대역에서 동작하는 제 2 프로세서를 포함하는 시스템으로서,
상기 제 1 프로세서는 외부 클럭 신호를 수신하는 제 1 클럭 입력부를 포함하고, 상기 제 1 프로세서는 상기 외부 클럭 신호의 수신에 응답하여 클럭 속도에서 동작하며, 상기 제 1 프로세서는 제 1 데이터 세트를 송신하는 제 1 송신기를 포함하고, 상기 제 1 프로세서는 클럭 신호를 출력하는 제 1 클럭 출력부를 더 포함하며, 상기 제 1 프로세서는 동기화 신호를 출력하는 제 1 동기화 출력부를 더 포함하고,
상기 제 2 프로세서는 상기 제 1 클럭 출력부로부터 상기 클럭 신호를 수신하는 제 2 클럭 입력부를 포함하며, 상기 제 2 프로세서는 상기 제 1 동기화 출력부로부터 상기 동기화 신호를 수신하는 동기화 입력부를 더 포함하고, 상기 제 2 프로세서는 상기 클럭 신호 및 상기 동기화 신호의 수신에 응답하여 상기 클럭 속도에서 동기적으로 동작하며, 상기 제 2 프로세서는 상기 제 1 데이터 세트를 수신하는 제 2 프로세서 수신기를 포함하고, 상기 제 2 프로세서는 제 2 데이터 세트를 상기 제 1 데이터 세트와 결합하여 결합 데이터 세트를 생성하는 제 2 프로세서 컴바이너를 더 포함하는 것을 특징으로 하는 시스템.
청구항 12에 있어서,
상기 제 2 프로세서는 상기 제 1 프로세서의 전파 지연(propagation delay)을 보상하기 위한 제 2 프로세서 구성가능 지연부를 더 포함하는 것을 특징으로 하는 시스템.
청구항 12에 있어서,
상기 제 2 프로세서 상에 있으며, 상기 결합 데이터를 송신하는 제 2 송신기; 및
상기 미리 결정된 주파수 대역에서 동작하는 제 3 프로세서를 더 포함하고,
상기 제 3 프로세서는 상기 클럭 신호를 수신하는 제 3 클럭 입력부를 포함하고, 상기 제 3 프로세서는 상기 동기화 신호를 수신하는 제 3 동기화 입력부를 더 포함하며, 상기 제 3 프로세서는 상기 클럭 신호 및 상기 동기화 신호의 수신에 응답하여 상기 미리 결정된 클럭 속도에서 동기적으로 동작하고, 상기 제 3 프로세서는 상기 결합 데이터 세트를 수신하는 제 3 프로세서 수신기를 포함하며, 상기 제 3 프로세서는 제 3 데이터 세트를 상기 결합 데이터 세트와 결합하여 추가 결합 데이터 세트를 생성하는 제 3 프로세서 컴바이너를 더 포함하는 것을 특징으로 하는 시스템.
청구항 14에 있어서,
상기 제 3 프로세서 상에 있으며, 상기 추가 결합 데이터 세트를 송신하는 제 3 송신기를 더 포함하는 것을 특징으로 하는 시스템.