TWI462439B - 一種開關控制電路及其方法 - Google Patents

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Description

一種開關控制電路及其方法
本申請的實施例涉及開關型控制電路，更具體但是並非排它地涉及一種固定導通時間型(Constant on time，COT)或者固定關斷時間型開關控制電路及其方法。
常見的用於開關調節電路的電源控制技術有脈衝寬度調製(Pulse width modulation，PWM)、固定關斷時間控制以及固定導通時間控制等。在COT控制模式中，開關調節電路可以不需要環路補償網路，從而使得電路設計更加簡單。而且，利用COT模式進行控制的開關調節電路可以不需要利用誤差放大器對電壓進行調節，因而，採用COT控制模式的開關調節電路具有更好的瞬態響應性能。
第1圖示出一款採用COT控制模式的降壓型系統100，包括：導通時間產生電路101，用以產生具有開關P1的導通時間TON的導通時間信號；關斷時間產生電路102，耦接至參考信號VREF和回饋信號VFB，用以產生具有關斷時間TOFF的關斷時間信號；開關信號產生電路103，接收所述導通時間信號和所述關斷時間信號，產生柵極控制信號HSDR和LSDR，用以控制電晶體P1和N1的導通與關斷；濾波電路，包括電感L和電容C1，用以獲取平滑的系統輸出電壓VOUT；回饋電路，包括串聯連接的電阻器R1和R2，用以獲取回饋信號VFB。
在降壓式開關調節電路中，占空比D可表達為式(1)所示：
其中，TON為電晶體P1的導通時間，TOFF為電晶體N1的關斷時間，VIN為系統100的輸入電源電壓。
由式(1)可知，開關頻率FSW可表示為如式(2)所示：
由公式(2)可以得出，當系統輸入電源電壓VIN或者系統輸出電壓VOUT發生變化時，開關調節電路的開關頻率都將發生變化。開關頻率的變化將引起EMI(電磁干擾)、EMC(電磁相容)以及雜訊等多重問題。
為解決上述問題，根據本發明的一個方面，本申請提供了一種開關控制電路包括：第一時間產生電路，產生第一時間信號；鎖相電路，產生第二時間信號；開關信號產生電路，根據所述第一時間信號和所述第二時間信號，產生開關信號；其中，所述鎖相電路接收參考時鐘信號，比較所述參考時鐘信號和所述開關信號，通過調整所述第二時間信號使所述開關信號的週期等於所述參考時鐘信號的週期。
本發明同時提供了一種採樣保持方法，包括：產生第一時間信號；產生第二時間信號；根據所述第一時間信號和所述第二時間信號，產生開關信號；提供參考時鐘信號；比較所述參考時鐘信號和所述開關信號，調整所述調整所述第二時間信號使所述開關信號的週期等於所述參考時鐘信號的週期。
本發明通過將鎖相電路引入固定導通時間型或者固定關斷時間型開關控制電路中，克服了電源電壓VIN或者系統輸出電壓VOUT等發生變化時，開關頻率隨之變化的技術難題，可以快速的取得穩定的開關頻率。
在下文所述的特定實施例代表本發明的示例性實施例，並且本質上僅為示例說明而非限制。在說明書中，提及“一個實施例”或者“實施例”意味著結合該實施例所描述的特定特徵、結構或者特性包括在本發明的至少一個實施例中。術語“在一個實施例中”在說明書中各個位置出現並不全部涉及相同的實施例，也不是相互排除其他實施例或者可變實施例。本說明書中公開的所有特徵，或公開的所有方法或過程中的步驟，除了互相排斥的特徵和/或步驟以外，均可以以任何方式組合。
下面將參考附圖詳細說明本發明的具體實施方式。貫穿所有附圖相同的附圖標記表示相同的部件或特徵。
第2A圖示出了根據本申請的一個實施例的開關控制電路的示意性方框圖。系統200包括：第一時間產生電路102，產生第一時間信號V1；鎖相電路201，產生第二時間信號V2；開關信號產生電路103，根據所述第一時間信號V1和所述第二時間信號V2，產生開關信號VLOGIC；其中，所述鎖相電路201接收參考時鐘信號VCLK，比較所述參考時鐘信號VCLK和所述開關信號VLOGIC，通過調整所述第二時間信號V2，使所述開關信號VLOGIC的週期(或頻率)等於所述參考時鐘信號VCLK的週期(或頻率)。
第2B圖示出根據本申請的一個實施例的開關控制方法的流程圖。流程圖包括：步驟211：產生第一時間信號V1；步驟212：產生第二時間信號V2；步驟213：根據所述第一時間信號V1和所述第二時間信號V2，產生開關信號VLOGIC；步驟214：提供參考時鐘信號VCLK；步驟215：比較所述參考時鐘信號VCLK和所述開關信號VLOGIC，通過調整所述第二時間信號V2使所述開關信號VLOGIC的週期等於所述參考時鐘信號VCLK的週期。
在一個實施例中，可以通過鎖相電路比較所述參考時鐘信號VCLK和所述開關信號VLOGIC，調整所述第二時間信號V2。鎖相電路可以比較上述信號的週期或者頻率。
根據本申請的一個實施例，所述開關信號VLOGIC用於控制功率開關的導通和關斷。功率開關可以用於降壓型、升壓型、正激以及反等激變換器。通過功率開關的導通和關斷為系統輸出提供能能量。特別地，在一個實施例中，開關信號VLOGIC用於控制降壓型BUCK電路的功率開關的導通和關斷。
根據本申請的一個實施例，所述第一時間信號V1是關斷時間信號，所述第二時間信號V2是導通時間信號。在另外一個實施例中，所述第一時間信號V1是導通時間信號，所述第二時間信號V2是關斷時間信號。
根據本申請的一個實施例，所述第一時間信號V1具有關斷時間TOFF，所述第二時間信號V2是具有導通時間TON，關斷時間TOFF與導通時間TON之和為系統的開關週 期。在另外一個實施例中，關斷時間TOFF與導通時間TON之和與系統的開關週期相差一個固定時間TCON。
根據本申請的一個實施例，所述鎖相電路201包括：誤差產生電路2011，產生與所述參考時鐘信號VCLK和所述開關信號VLOGIC週期相關的第一誤差信號2013；第一比較器2012，根據所述誤差信號2013調整所述第二時間信號V2。在一個實施例中，相關表示第一誤差信號2013與參考時鐘信號VCLK和所述開關信號VLOGIC週期(或者頻率)之差呈反比或者正比。在一個實施例中，參考時鐘信號VCLK的週期大於所述開關信號VCLK的週期時，所述誤差放大信號2013增大；參考時鐘信號VCLK的週期小於所述開關信號VCLK的週期時，所述誤差放大信號2013減小。
根據本申請的一個實施例，參見第3圖，鎖相電路301還包括：第一受控電流源3011，耦接於所述第一比較器3012的第一端，受所述第一誤差信號2013控制；第一電容3013，耦接於所述第一比較器3012的第一端；所述第一比較器3012的第二端耦接於第二參考信號VTH。第一受控電流源3011可以與第一誤差信號2013成正比或者反比。
在一個實施例中，鎖相電路301還可以包括第二受控電流源，耦接於所述第一比較器3012的第一端，所述第二受控電流源受輸入電壓和輸出電壓控制。所述輸入電壓與輸出電壓之差增大，所述第二電流源增大，可以與VIN/VOUT成正比，也可以與VIN-VOUT成正比。
根據本申請的一個實施例，參見第6圖，鎖相電路601還包括：第一電流源6011，耦接於所述第一比較器3012的第一端；第一電容器3013，耦接於所述第一比較器3012 的第一端；所述第一比較器3012的第二端耦接於所述第一誤差信號2013。
如第8圖所示，第一電流源6011可以包括第二受控電流源，所述第二受控電流源受輸入電壓和輸出電壓控制。所述輸入電壓與輸出電壓之差增大，所述第二電流源增大，可以與VIN/VOUT成正比，也可以與VIN-VOUT成正比。
上述第一受控電流源3011或第一電流源6011或第二受控電流源8011包括一個PMOS電晶體。
根據本申請的一個實施例，所述第一時間產生電路102包括：第二比較器，第一輸入端耦接至第一參考信號VREF，第二輸入端耦接至所述開關控制電路的輸出信號VOUT；所述所述開關控制電路還包括功率開關以及濾波電路。
第3圖示出了根據本申請的一個實施例的開關控制電路示意性方框圖。系統300包括：功率開關P1和N1，分別在柵極控制信號HSDR和LSDR的控制下，導通和關斷。在第3圖所示的實施例中，導通時間和關斷時間分別指功率管P1的導通時間和關斷時間。實施例300中，功率開關P1是一個PMOS電晶體。在另外一個實施例中還可以使用NMOS電晶體或者PMOS電晶體和NMOS電晶體並聯；功率開關N1是一個NMOS電晶體。在另外一個實施例中，可以使用JFET或者IGBT電晶體，或者使用肖特基二極體。在一個實施例中，可以使用開關信號VLOGIC控制功率開關P1的導通和關斷。
濾波電路，包括電感L和電容C1，用以獲取平滑的系 統輸出電壓VOUT；系統300中，功率開關和濾波電路連接成Buck型降壓結構，在其他的實施例匯中，可以連接成升壓、正激、反激等拓撲結構。
回饋電路，包括電阻器R1和R2，用以獲取回饋信號VFB。在一個實施例中，可以直接取樣系統輸出電壓VOUT作為回饋信號VFB使用。在另外一個實施例中，可以將VOUT通過一個電阻，轉化為電流信號IFB作為回饋電流信號使用。在有些實施例中，為提高速度，可以在電阻器R1或者R2兩端並聯電容器。
關斷時間產生電路302，耦接至參考信號VREF和回饋信號VFB，產生關斷時間信號VOFF；鎖相電路301，產生導通時間信號VON；開關信號產生電路103，根據所述產生關斷信號VON和所述導通時間信號VOFF，產生開關信號VLOGIC；在系統300中，關斷時間產生電路302和鎖相電路301分別用以產生關斷時間信號VOFF和導通時間信號VON，但是在另外一個實施例中斷時間產生電路302和鎖相電路301可以用以分別產生導通時間信號VON和關斷時間信號VOFF。這些替換，對於本領域技術人員而言是等同的，沒有脫離本發明的保護範圍。
鎖相電路301，又稱為鎖相環，可以使信號VLOGIC的週期(或者頻率)等於參考時鐘信號VCLK的週期或者頻率。
另外，關於鎖相環的具體介紹可以參考[美]畢查德‧‧拉紮維所著的《模擬CMOS積體電路設計》(西安交通大學出版 社，第一版，2002年12月出版)第15章，其所有內容引為本說明書的現有技術。
如第4圖所示，在現有技術下，系統工作時，假定工作於D為33%的狀態下。此時的導通時間為T40，則關斷時間為2*T40(*表示乘或者倍)。某時刻，系統輸出電壓VOUT發生變化，系統將工作於D為50%的狀態。由於導通時間保持T40不變，關斷時間必然由2*T40減小為T40，則在T43時間，系統週期由3*T40減小為2*T40。
參考第4圖，VCLK為參考時鐘信號，由於鎖相電路301的作用，開關信號VLOGIC的週期必然與參考時鐘信號VCLK的週期保持相同。假定導通時間信號VON與關斷時間信號VOFF均為高電平有效，即導通時間信號VON的高電平決定了導通時間，關斷時間信號VOFF的高電平決定了關斷時間。假定初始狀態與第4圖所示實施例相同，即系統開始工作於D為33%時候，此時導通時間為T40，則關斷時間為2*T40，即T41等於3*T40。系統輸出電壓VOUT發生變化，系統將工作於D為50%的狀態，由於週期保持相同，T42時間，開關信號VLOGIC的導通時間變為1.5*T40，開關信號VLOGIC的關斷時間也變為1.5*T40。或者說，通過調整導通時間，保持週期不變。開關信號VLOGIC的關斷時間也發生變化，這個變化是輸入輸出電壓以及系統負反饋環路調整的結果，其已經為本領域技術人員所熟悉。
第4圖中將導通時間(導通時間信號VON的高電平)和關斷時間(關斷時間信號VOFF的高電平)之和得到了開關週期。但是，二者之和可以大於或者小於開關週期。例 如在一個實施例中，開關信號產生電路103可以加上或者減去一個最小導通時間信號VPULSE，系統的開關週期為三者之和導通時間加上關斷時間後減去最小導通時間。在另外一個實施例中，開關信號產生電路103可以加上或者減去一個最小關斷時間信號。
繼續參考第3圖，鎖相電路301包括誤差產生電路3011，產生與所述參考時鐘信號VCLK和所述開關信號VLOGIC週期相關的第一誤差信號2013；第一比較器3012，根據所述誤差信號2013調整所述導通時間信號VON的寬度。誤差產生電路3011也稱為鑒相器，將開關信號VLOGIC週期和述參考時鐘信號VCLK的週期(或者頻率)之差轉變為一個電壓或者電流信號。開關信號VLOGIC週期增大(大於參考時鐘信號VCLK的週期)，第一誤差信號2013減小，第一比較器2012減小所述導通時間信號VON的寬度；開關信號VLOGIC週期減小(小於參考時鐘信號的週期)，第一誤差信號2013增大，第一比較器2012增大所述導通時間信號VON的寬度。在另外一個實施例中，開關信號VLOGIC週期增大(大於參考時鐘信號VCLK的週期)，第一誤差信號2013增大，第一比較器2012減小所述第二時間信號的寬度；開關信號VLOGIC週期減小(小於參考時鐘信號的週期)，第一誤差信號2013減小，第一比較器2012增大所述第二時間信號的寬度。在一些實施例中，第一誤差信號2013和開關信號VLOGIC週期和述參考時鐘信號VCLK的週期(或者頻率)之差呈線性關係。
在一個實施例中可以將所述開關信號VLOGIC和所述參考時鐘信號VCLK直接相比較。在另外一個實施例中，可以 將VLOGIC進行處理，改變其占空比，獲取另外一個週期相等的信號VLOGIC1並與參考時鐘信號VCLK相比較。在其他的事實例中，還可以為開關信號VLOGIC加上或者減去一個脈衝信號，得到具有具有另外一個週期的信號VLOGIC2並與參考時鐘信號VCLK相比較。這些替換和更改，對於本領域技術人員而言是等同的，沒有脫離本發明的保護範圍。
如何將時鐘信號VCLK和所述開關信號VLOGIC週期(頻率)之差轉換為第一誤差信號2013已在參考文獻中詳細敍述，在此不在詳細敍述。第一比較器2012如何根據第一誤差信號2013調節(增大或者減小)導通時間信號VON的寬度，也是本領域人員所熟悉，以下將舉出優化的實施例。
參見系統300，還包括第一受控電流源3011，受第一誤差信號2013控制，隨誤差放大信號的增大而減小。在一個實施例中，第一受控電流源包括一個PMOS電晶體，柵極受第一誤差信號2013控制；電容3013和第一受控電流源耦接在比較器的負端；以及電容器3013的放電通路(圖中未示出)；第一比較器3012的正端，耦接第二參考信號VTH。
參考第3圖和第4圖，在系統運行中，需要增大占空比，根據現有技術，由於導通時間TON不變，因此TOFF將減小，這將導致開關信號VLOGIC的週期TLOGIC減小。開關信號VLOGIC週期和述參考時鐘信號VCLK的週期之差經過誤差產生電路2011放大，第一誤差信號2013的電壓升高，受控電流源3011的充電電流將減小。根據第5圖，VC3013表示電容上電壓。在T51時段，充電電流的減小導致第一比較器3012翻轉滯後，即導通時間TON增大，進而增大開 關信號VLOGIC的週期TLOGIC。由T51時段至T52時段，占空比已經由33%變為50%，開關信號VLOGIC週期卻保持相同。
第6圖示出根據本申請的一個實施例的開關控制電路的示意性框圖，相同的部件或特徵用相同的附圖標記表示。系統600的鎖相電路601還包括，電流源6011對電容3013充電，電流源6011與電容3013耦接至比較器3012的負端；第一誤差信號2013直接耦接至第一比較器3012的正端。
在系統運行中，需要增大占空比，根據現有技術，TOFF將減小，導致TLOGIC減小。開關信號VLOGIC週期和參考時鐘信號VCLK的週期之差經過誤差產生電路2011放大，第一誤差信號2013的電壓V2013升高(第一比較器3012正端電壓升高)。如第7圖所示，第一比較器3012正端電壓升高，而充電電流保持不變。電容器3013需要更長的時間才能使得第一比較器3012負端電壓升高到正端電壓，即導通時間TON增大。由T71時段至T72時段，占空比已經由33%變為50%，開關信號VLOGIC週期卻保持相同。
系本申請的實施例，將鎖相電路引入固定導通時間型或者固定關斷時間型開關控制電路中，克服了電源電壓VIN或者系統輸出電壓VOUT等發生變化時，開關頻率隨之變化的技術難題。但是鎖相環路的調整，是在開關信號VLOGIC週期發生變化後將其重新調整為設定週期，具有滯後性。為了獲取更好的速度週期調整速度，通常加入電流正饋環路。
根據公式(1)和(2)可以得出，
根據第7圖所示，假定充電電流為ICH，則有
根據(3)和(4)可知，
使用一個與VIN/VOUT呈線性關係的充電電流ICH，則可以在無需鎖相環路201時使得開關信號VLOGIC的週期保持不變。獲取VIN/VOUT成正比的電流，已經為本領域技術人員所熟悉。但是通常獲取的電路，VIN/VOUT的線性度不夠，導致其頻率依然發生變化。因此需要將正饋電路和鎖相環路配合使用。
第8圖示出根據本申請的一個實施例的開關控制的示意性框圖，相同的部件或特徵用相同的附圖標記表示。系統800包括鎖相環路601，產生導通時間信號VON；第二受控電流源8011，受輸入輸出電壓控制。在一個實施例中，電流源和輸入輸出電壓比值(VIN/VOUT)呈線性關係。在一個實施例中，電流源和輸入輸出電壓比值(VIN/VOUT)成正比。在一個實施例中還可以和輸入輸出電壓差成正比，既可以是線行也可以是非線性。由於系統的頻率主要取決於鎖相回路，正饋環路的作用是提供盡可能的快的反應速度，因此可以不要求其一定與輸入輸出電壓差成線性關係。
儘管本發明已經結合其具體示例性實施方式進行了描 述，很顯然的是，多種備選、修改和變形對於本領域技術人員是顯而易見的。由此，在此闡明的本發明的示例性實施方式是示意性的而並非限制性。可以在不脫離本發明的精神和範圍的情況下作出修改。
在本公開內容中所使用的量詞“一個”、“一種”等不排除複數。文中的“第一”、“第二”等僅表示在實施例的描述中出現的先後順序，以便於區分類似部件。“第一”、“第二”在權利要求書中的出現僅為了便於對權利要求的快速理解而不是為了對其進行限制。權利要求書中的任何附圖標記都不應解釋為對範圍的限制。
TOFF‧‧‧關斷時間
TON‧‧‧導通時間
VIN‧‧‧輸入電源電壓
VOUT‧‧‧輸出電壓
HSDR、LSDR‧‧‧柵極控制信號
L‧‧‧電感
C1‧‧‧電容
R1、R2‧‧‧電阻器
P1、N1‧‧‧功率開關
VFB‧‧‧回饋信號
VREF‧‧‧參考信號
VTH‧‧‧第二參考信號
VCLK‧‧‧參考時鐘信號
VLOGIC‧‧‧開關信號
V1‧‧‧第一時間信號
V2‧‧‧第二時間信號
D‧‧‧占空比
T40、T43、T42‧‧‧時間
VON‧‧‧導通時間信號
VOFF‧‧‧關斷時間信號
VC3013‧‧‧電容上電壓
V2013‧‧‧電壓
T51、T52、T71、T72‧‧‧時段
100‧‧‧降壓型系統
101‧‧‧導通時間產生電路
102‧‧‧第一時間產生電路
103‧‧‧開關信號產生電路
200‧‧‧系統
201、301、601‧‧‧鎖相電路
2011、3011‧‧‧誤差產生電路
2012‧‧‧第一比較器
2013‧‧‧第一誤差信號
211‧‧‧產生第一時間信號V1
212‧‧‧產生第二時間信號V2
214‧‧‧提供參考時鐘信號VCLK
300、600‧‧‧系統
302‧‧‧關斷時間產生電路
3013‧‧‧電容器
6011‧‧‧電流源
8011‧‧‧第二受控電流源
本申請將通過例子並參照附圖的方式說明，其中：第1圖示出一款現有的開關控制電路；第2A圖示出一款根據本申請的一個實施例的開關控制電路的示意圖；第2B圖示出根據本申請的一個實施例的開關控制方法的流程圖；第3圖示出一款根據本申請的一個實施例的開關控制電路的示意圖；第4圖示出導通時間信號和關斷時間信號的調整示意圖；第5圖示出一種導通時間產生方法的示意圖；第6圖示出一款根據本申請的一個實施例的開關控制電路的示意圖；第7圖示出一種導通時間產生方法的示意圖； 第8圖示出一款根據本申請的一個實施例的開關控制電路的示意圖。
102‧‧‧第一時間產生電路
103‧‧‧開關信號產生電路
200‧‧‧系統
201‧‧‧鎖相電路
2011‧‧‧誤差產生電路
2012‧‧‧第一比較器
2013‧‧‧第一誤差信號
VCLK‧‧‧參考時鐘信號
VLOGIC‧‧‧開關信號
V1‧‧‧第一時間信號
V2‧‧‧第二時間信號

Claims (13)

  1. 一種開關控制電路，包括：第一時間產生電路，產生關斷時間信號；鎖相電路，產生導通時間信號；以及開關信號產生電路，根據所述關斷時間信號和所述導通時間信號，產生開關信號用於控制功率開關的導通和關斷；其中，所述鎖相電路接收參考時鐘信號，比較所述參考時鐘信號和所述開關信號，通過調整所述導通時間信號使所述開關信號的週期等於所述參考時鐘信號的週期。
  2. 如申請專利範圍第1項所述的開關控制電路，其中，所述導通時間信號具有導通時間，所述關斷時間信號具有關斷時間，所述導通時間和所述關斷時間之和為所述開關信號的週期。
  3. 如申請專利範圍第1項所述的開關控制電路，其中，所述鎖相電路包括：誤差產生電路，產生與所述參考時鐘信號週期和所述開關信號週期相關的第一誤差信號；以及第一比較器，根據所述第一誤差信號調整所述導通時間信號。
  4. 如申請專利範圍第3項所述的開關控制電路，其中，還包括：第一受控電流源，耦接於所述第一比較器的第一端，受所述第一誤差信號控制；以及第一電容器，耦接於所述第一比較器的第一端；所述第一比較器的第二端耦接於第二參考信號。
  5. 如申請專利範圍第3項所述的開關控制電路，其中，還包括：第一電流源，耦接於所述第一比較器的第一端；第一電容器，耦接於所述第一比較器的第一端；以及所述第一比較器的第二端耦接於所述第一誤差信號。
  6. 如申請專利範圍第4項或者第5項所述的開關控制電路，其中，還包括第二受控電流源，耦接於所述第一比較器的第一端，所述第二受控電流源受輸入電壓和輸出電壓控制。
  7. 如申請專利範圍第6項所述的開關控制電路，其中，所述輸入電壓與所述輸出電壓之差增大，所述第二受控電流源增大。
  8. 如申請專利範圍第7項所述的開關控制電路，其中，所述第二受控電流源包括一個PMOS電晶體。
  9. 如申請專利範圍第1項所述的開關控制電路，其中，所述第一時間產生電路包括：第二比較器，第一輸入耦接至第一參考信號，第二輸入端耦接至所述開關控制電路的輸出信號；所述開關控制電路還包括，功率開關；以及濾波電路。
  10. 一種開關控制方法，包括：產生關斷時間信號；產生導通時間信號；根據所述關斷時間信號和所述導通時間信號，產生開關信號用於控制功率開關的導通和關斷； 提供參考時鐘信號；以及比較所述參考時鐘信號和所述開關信號，通過調整所述導通時間信號使所述開關信號的週期等於所述參考時鐘信號的週期。
  11. 如申請專利範圍第10項所述的開關控制方法，其中，所述導通時間信號具有導通時間，所述關斷時間信號具有關斷時間，所述導通時間和所述關斷時間之和為所述開關信號的週期。
  12. 如申請專利範圍第10項所述的開關控制方法，其中，通過鎖相電路比較所述參考時鐘信號和所述開關信號的週期，調整所述導通時間信號。
  13. 如申請專利範圍第12項所述的開關控制方法，其中，所述鎖相電路包括：誤差產生電路，產生與所述參考時鐘信號週期和所述開關信號週期相關的第一誤差信號；以及第一比較器，根據所述第一誤差信號調整所述導通時間信號。
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