TWI460696B - 單脈衝顯示器驅動設計及顯示器 - Google Patents

單脈衝顯示器驅動設計及顯示器 Download PDF

Info

Publication number
TWI460696B
TWI460696B TW101101471A TW101101471A TWI460696B TW I460696 B TWI460696 B TW I460696B TW 101101471 A TW101101471 A TW 101101471A TW 101101471 A TW101101471 A TW 101101471A TW I460696 B TWI460696 B TW I460696B
Authority
TW
Taiwan
Prior art keywords
pixel
time
column
bit
value
Prior art date
Application number
TW101101471A
Other languages
English (en)
Other versions
TW201227651A (en
Inventor
Sunny Yat-San Ng
Original Assignee
Omnivision Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Omnivision Tech Inc filed Critical Omnivision Tech Inc
Publication of TW201227651A publication Critical patent/TW201227651A/zh
Application granted granted Critical
Publication of TWI460696B publication Critical patent/TWI460696B/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0857—Static memory circuit, e.g. flip-flop
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0205—Simultaneous scanning of several lines in flat panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0218—Addressing of scan or signal lines with collection of electrodes in groups for n-dimensional addressing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0224—Details of interlacing
    • G09G2310/0227—Details of interlacing related to multiple interlacing, i.e. involving more fields than just one odd field and one even field
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/026—Arrangements or methods related to booting a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/18—Use of a frame buffer in a display terminal, inclusive of the display panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2029—Display of intermediate tones by time modulation using two or more time intervals using sub-frames the sub-frames having non-binary weights
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2033—Display of intermediate tones by time modulation using two or more time intervals using sub-frames with splitting one or more sub-frames corresponding to the most significant bits into two or more sub-frames
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2037—Display of intermediate tones by time modulation using two or more time intervals using sub-frames with specific control of sub-frames corresponding to the least significant bits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

單脈衝顯示器驅動設計及顯示器
本發明通常係有關於一種驅動電子顯示器，以及尤其係有關一種顯示器驅動電路與方法，用於驅動多像素液晶顯示器。本發明更甚至尤其係有關於一種驅動電路與方法，用於驅動在具有數位背板之矽顯示裝置上之液晶。
第1圖顯示此用於驅動影像器102之習知技術顯示驅動器100之方塊圖，此影像器102包括具有1280個行與768個列之像素陣列104。此顯示驅動器100亦包括：選擇解碼器105、列解碼器106、以及時序控制器108。除了像素陣列104外，影像器102亦包括輸入緩衝器110，其接收與儲存此來自系統之(例如：此未顯示之電腦)4-位元視訊資料。此時序產生器108藉由熟習此技術人士所周知之方法，以產生時序信號，且經由時序信號線112提供此時序信號至選擇解碼器105與列解碼器106，以協調此像素陣列104之調變。
視訊資料根據在此技術中所熟知之方法寫入於輸入緩衝器110中。在本實施例中，輸入緩衝器110儲存單一畫面視訊資料，而用於像素陣列104中各像素。當輸入緩衝器110從系統(未圖示)接收指令時，輸入緩衝器110將用於像素陣列104特定列各像素之視訊資料、施加至所有1280個輸出端子114上。在本例中，輸入緩衝器110必須足夠大，以容納用於像素陣列104各像素之4個位元視訊資料。因此，輸入緩衝器110之尺寸是大約3.93百萬位元(MB)(即，1280 x 768x 4位元)。當然，如果此在視訊資料中之位元數目(例如：8-位元視訊資料)增加，則輸入緩衝器110所須要之容量必須成比例地增加。
此輸入緩衝器110所須尺寸是重大缺點。首先，輸入緩衝器110之電路會占據在影像器102上之空間。當所須要計憶體容量增加時，此由輸入緩衝器110所須之晶片空間亦增加。因此，妨礙此在積體電路中所一直存在尺寸減少之目標。此外，當記憶體容量增加時，此儲存裝置之數目增加。因此，增加此製造瑕疵之可能性。這會降低製造過程之產率，且增加影像器102之成本。
曾有人嘗試減少此輸入緩衝器110之尺寸。然而，任何此種減少之代價為：將視訊資料寫入於輸入緩衝器110所須頻帶寬度之大幅增加及/或晶片外記憶體尺寸之增加。例如，如果輸入緩衝器110之容量小於一個畫面視訊資料，則相同視訊資料必須寫入輸入緩衝器110超過一次，以便將單一畫面資料寫至像素陣列104。
列解碼器106經由列位址匯流排116從系統(未圖示)接收列位址，且響應以儲存於來自時序控制器108之指令。列解碼器106儲存所施加之列位址。然後，響應於列解碼器106，其從時序控制器108接收解碼指令，此列解碼器106將所儲存之列位址解碼，且將對應於經解碼列位址之768個字元線118之一致能。此將字元線118致能造成：此提供給輸入緩衝器110之資料輸出端子114之資料、被鎖定於像素陣列104中像素單元之致能列中。
選擇解碼器105經由區塊位址匯流排120接收來自系統(未圖示)之區塊位址。響應於從時序控制器108經由時序信號線112所接收之儲存區塊位址指令，此選擇解碼器105將所提供之區塊位址儲存於其中。然後，響應於時序控制器108在時序信號線112上所提供之負載區塊位址指令，此選擇解碼器105將所提供之區塊位址解碼，且在對應於解碼區塊位址之24個區塊選擇線122之一上提供區塊更新信號。此在相對應區塊選擇線122上之區塊更新信號造成：像素陣列104之有關列之區塊(即，32列)之所有像素單元，將先前鎖定之視訊資料提供至：其有關之像素電極(在第1圖中未顯示)上。
第2A圖顯示此影像器102之雙鎖定像素單元200(r,c,b)，其中，(r)、(c)、(b)各代表像素單元之列、行、以及區塊。像素單元200包括：主(master)鎖202、從(slave)鎖204、像素電極206(例如：覆蓋影像器102之電路層之鏡電極)、以及切換電晶體208、210、以及212。此主鎖202為靜態隨機存取記憶體(SRAM)鎖。主鎖202之一輸入經由電晶體208連接至Bit+資料線214(c)，且主鎖202之一另輸入經由電晶體210耦接至Bit-資料線216(c)。電晶體208與210之閘極端子耦接至字元線118(r)。主鎖202之輸出經由電晶體212耦接至從鎖204之輸入。電晶體212之閘極端子耦接至區塊選擇線122(b)。從鎖204之輸入耦接至像素電極206。
在字元線118(r)上之致能信號將電晶體208與210置於導通狀態中，導致在資料線214(c)與216(c)上所提供之互補資料被鎖定，以致於主鎖202之輸出與資料線214(c)是在相同邏輯位準。在區塊選擇線122(b)上之區塊選擇信號將電晶體212置於導通狀態中，且造成在主鎖202之輸出上所提供之資料被鎖定於從鎖204之輸出上，且因此鎖定至像素電極206上。
雖然此主-從鎖設計可以運作良好，然而其缺點為各像素單元須要兩個儲存鎖。其另一缺點為須要各別電路將資料寫至像素電極，且造成將所儲存資料提供至像素電極上。
第2B圖更詳細顯示像素單元200(r,c,b)之光線調變部份。像素單元200更包括液晶層218之部份，而設置介於透明共同電極220與像素儲存電極206之間。液晶層218將通過它光線偏極化地旋轉，其旋轉程度取決於：跨此液晶層218之均方根(RMS)電壓。
以下列方式使用偏極化旋轉能力，以調變反射光之強度。此入射光線222藉由偏極化器224而偏極化。然後，此通過液晶層218之偏極化光線由像素電極206反射，且再通過液晶層218。在此兩次通過液晶層218期間，此光線偏極化所旋轉數量取決於：由從鎖204在像素電極206上所施加資料(第2A圖)。然後，此光線通過偏極化器226，其僅讓具有特定極性之光線部份通過。因此，此經由偏極化器226所反射光線之強度取決於：由液晶層218所導致偏極化旋轉數量，其又再取決於由從鎖204在像素電極206上所施加資料。
一種驅動像素電極206之共同方式是藉由脈衝寬度調變(PWM)。在PWM中，可以藉由多-位元字(即，二進位數字)而呈現不同之灰階位準(即，強度值)。此多-位元字轉換成一系列脈衝，其時間平均之均方根(RMS)電壓對應於：須要獲得所想要灰階位準值之類比電壓。
例如，在4-位元PWM設計中，將畫面時間(時間，在其中將灰階位準值寫至各像素)分割成15個時間區間。在各區間期間，將信號(高位準、例如：5V，或低位準、例如：0V)施加至像素儲存電極206上。因此，可以有16(0-15)個不同灰階位準值。此所顯示之實際值取決於：在畫面時間期間所施加“高”脈衝數目。此所施加之0高脈衝對應於0(RMS 0V)之灰階值，而施加15高脈衝對應於15(RMS 5V)之灰階值。中間數字高脈衝對應於中間灰階位準。
第3圖顯示對應於4-位元灰階位準值(1010)之一系列脈衝，而其最高有效位元(most significant bit)為其最左位元。在此二進位權數脈衝寬度調變之例中，將此等脈衝組合以對應於二進位灰階位準值之位元。特定而言，此第一組B3包括8(23 )個區間，且對應於值(1010)之最高有效位元。類似地，組B2包括4(22 )個區間，且對應於下一個最高有效位元；組B1包括2(21 )個區間，且對應於再下一個最高有效位元；以及組B0包括2(20 )個區間，且對應於最低有效位元(least significant bit)。此種編組將所須脈衝數目從15減少至4，一個脈衝用於二進位灰階位準值之各位元，而各脈衝寬度對應於與其有關位元之有效性。因此，對於值(1010)，第一脈衝B3(8個間隔寬)為高，第二脈衝B2(4個間隔寬)為低，第三脈衝B1(2個間隔寬)為高，以及最後脈衝B0(1個間隔寬)為低。此序列脈衝造成RMS電壓，其為全值(5V)大約(15個區間之10個)，或大約4.1V。
因為液晶單元由於跨其施加之DC電壓所產生離子遷移而容易受到劣化，因此將上述PWM設計如同第4圖中所示地修正。將畫面時間分割成兩半。在此第一半個畫面時間期間，將PWM資料施加至像素儲存電極上，而將共同電極之電位保持得低。在此第二半個畫面時間期間，將此PWM其餘資料施加至像素儲存電極上，而將共同電極之電位保持得高。此導致0V之淨DC成份，而避免液晶單元之劣化，而不會改變跨此單元之RMS電壓，如同熟習此技術業者所熟知者。雖然，將像素陣列104偏壓，但將輸入緩衝器110與像素陣列104間之頻寬增加，以適應脈衝轉換所增加之數目。
此灰階之解析度可以藉由將額外位元加至二進位灰階值而改善。例如，如果使用8位元，則將畫面時間分割成255區間，而提供256個可能灰階值。通常，對於(n)個位元，將畫面時間分割成(2n -1)區間，以產生(2n )個可能灰階值。
如果將在第4圖中所示之PWM資料寫入於像素陣列104之像素單元200，則此像素電極206之數位值在一畫面中會在數位高值與數位低值間轉換6次。此亦為熟知在以下之間會有延遲：當將資料首先施加至像素電極206上時、以及當像素200之輸出強度實際上對應於所施加灰階值之穩定狀態RMS電壓。此種延遲稱為此單元之“上升時間”，其由於液晶之物理性質所產生。此單元之上升時間會造成在由像素陣列104所產生影像中非令人所欲之人工視覺效果，例如：模糊之移動物件及/或留下鬼影痕跡之移動物件。在任何情況中，此視覺影像偏差之嚴重性隨著在像素電極206上所施加之脈衝轉換之增加而增加。此外，此視覺可覺察偏差是：由於在畫面時間之大部份、在相鄰像素電極上所施加相反數位值，而至少部份是由於在相鄰像素間橫向場效應所產生。
因此，所須要者為一種用於驅動顯示器之系統與方法，其減少由顯示器像素所經驗感受之脈衝轉換數目。此所須要的為一種系統與方法，其減少驅動此顯示器所須之輸入記憶體數量與頻帶寬度。此所須要的亦為一種系統與方法，其減少在由顯示器所產生影像中之視覺可覺察偏差。顯示器所須之輸入記憶體數量與頻帶寬度。此所須要的亦為一種驅動電路與方法，其可以每個像素僅一個儲存鎖以驅動像素陣列。
本發明藉由提供顯示器驅動器與方法以非同步地驅動顯示裝置之列而克服與習知技術有關之問題。本發明方便隨著時間期間驅動顯示器之各列，此時間期間是相對於顯示器其他列有關之時間期間而時間上偏移，此在其他優點中導致記憶體重大節省。
本發明之一種新方法，用於非同步地驅動包括像素陣列之顯示裝置，此方法包括以下步驟：接收第一多位元資料字元，其代表在此顯示器第一列像素上所顯示之第一強度值；界定此第一時間期間，在此時間期間將對應於第一強度值之電氣信號施加至第一列之像素上；接收第二多位元資料字元，其代表在此顯示器第二列像素上所顯示之第二強度值；界定第二時間期間，其相對於第一時間期間於時間上偏移，在此時間期間將對應於第二強度值之電氣信號施加至第二列之像素。在一特殊方法中，第二時間期間相對於第一時間期間在時間上偏移T1 /2n -1，其中，T1 代表第一時間期間，以及n代表此各第一與第二多位元資料字元中之位元數目。
此根據本發明更特殊之方法更包括以下步驟：接收第三多位元資料字元，其代表在此顯示器第三列像素上所顯示之第三強度值；以及界定此第三時間期間，在此時間期間將對應於第三強度值之電氣信號施加至第三列之像素上。在此特殊方法中，此第三時間期間在時間上對第二時間期間與第一時間期間時間上偏移。例如，此第三時間期間可以對此第二時間期間時間上偏移，其偏移數量為T1 /2n -1，以及對第一時間期間偏移數量2T1 /2n -1。最後，應注意在此方法中，此第一、第二、以及第三時間期間其期間均相同。
在另一特殊方法中，此第一與第二時間期間各由(2n -1)個彼此相等之時間期間所構成，而n代表此各第一多位元資料字元與第二多位元資料字元之位元數目。在此特殊方法中，此第二時間期間相對於第一時間期間於時間上偏移，其偏移數量為：此等彼此相等時間期間之一。
為了驅動目的，將此顯示器之列分成組。如果此顯示裝置包括大於(2n -1)列，而將此等列分割成(2n -1)組，以致於第一數目之組各包括第一數目之列，以及第二數目之組各包括第二數目之列。在一更特殊方法中，將此陣列之列以與在顯示器中之列相同次序編組。當將此等列分割成(2n -1)組時，此更特殊方法包括步驟以界定：用於各組列之額外多個時間期間。此等額外時間期間之長度等於第一時間期間，而相對於彼此時間偏移，且在與此等列之組有關之(2n -1)個時間區間之各一期間開始。此方法更包括步驟：將各額外時間期間與此等列之一相關聯，且在與此列有關額外時間期間，將對應於強度值之電氣信號施加至各列之像素上。然後，依序將資料以組之方式寫至顯示器之列，而在各時間區間之期間將一些但並非全部組寫入至顯示器之列。
此第一數目之組與第二數目之組，與包含於各組中列之數目，可以根據公式而決定。例如，此各第一數目之組與第二數目之組包括至少INT(r/2n -1)列，而r代表像素陣列中列之數目，以及INT為整數函數。在一更特殊方法中，如果(rMOD(2n -1)≠0)，則此第一數目之組包括此陣列之(INT(r/2n -1)+1)列，而MOD為餘數函數。在此種情形中，此第一數目組包括(rMOD(2n -1))組。最後，此第二數目組包括((2n -1)-rMOD(2n -1))組。
本發明另一個特殊方法包括步驟：取決於第一多位元資料字元之至少一個位元之值，從第一多個預先確定時間所選擇第一時間，在第一列像素上啟始電氣信號；以及第二多個預先確定時間所選擇第二時間，將在第一列像素上之電氣信號終止，以致於從此第一時間至第二時間之期間，將電氣信號施加至對應於第一強度值之像素上。
本發明還有另一個特殊方法更包括步驟：取決於第一多位元資料字元之至少一個位元之值，在第一時間將在第一列像素上啟始電氣信號，將此第一多位元資料字元之至少一位元丟棄；以及從此第一多位元資料字元之任何其餘位元所決定之第二時間，將在像素上之電氣信號終止，以致於從此第一時間至第二時間之期間，將電氣信號施加至對應於第一強度值之像素上。此第二時間是在將至少一位元去除丟棄後決定。
本發明還有另一個特殊方法更包括步驟：將第一時間期間分割成多個彼此相等之時間區間，在此第一時間期間之第一部份期間之各多個連續時間區間，將此在第一列上像素所施加之信號更新；以及在此第一時間期間之第二部份期間、在每m個時間區間之第一列像素上所施加信號更新，m為大於1之整數。
本發明還有另一個特殊方法更包括步驟：將第一時間分割成多個彼此相等之時間區間；在相對於用於第一組彼此相等時間區間顯示器共同電極之第一偏壓方向中，在第一列像素上施加電氣信號；以及在相對於用於第二組彼此相等時間區間共同電極之第二偏壓方向中，在第一列像素上施加電氣信號。
此用於實施本發明方法之一種新式顯示驅動器包括：資料輸入端子組，用於接收多位元資料字元；以及控制邏輯，用於實施此顯示器之非同步驅動功能。可操作此控制邏輯：經由資料輸入端子組以接收第一多位元資料字元，其顯示在此顯示器第一列像素上所顯示之第一強度值，以界定第一時間期間，在此期間將對應於第一強度值之電氣信號施加在第一列像素上；經由資料輸入端子組以接收第二多位元資料字元，其顯示在此顯示器第二列像素上所顯示之第二強度值；以及界定第二時間期間、其相對於第一時間期間在時間上偏移，在此期間將對應於第二強度值之電氣信號施加在第二列像素上。在一特殊實施例中，可進一步操作此控制邏輯，經由資料輸入端子組以接收第三多位元資料字元，其顯示在此顯示器第三列像素上所顯示之第三強度值；以及界定第三時間期間、其相對於第一時間期間與第二時間時間在時間上偏移，在此期間將對應於第三強度值之電氣信號施加在第三列像素上。
在另一個特殊實施例中，可進一步操作此控制邏輯，將此第一時間期間與第二時間期間各分割成交(2n -1)彼此相等時間期間，以致於此第二時間期間相對於第一時間期間而時間偏移，其偏移數量為此彼此相等時間期間。在還有一個特殊實施例中，當如同以上說明將此陣列之列組合在一起時，可進一步操作此控制邏輯，以界定用於列之各組之額外多個時間期間，以致於此用於各特定組之各額外時間期間之長度等於第一時間期間，此等額外時間期間相對於彼此時間偏移，且各在此與特定組列有關之時間區間之一之期間開始。亦可進一步操作此控制邏輯，將各額外時間期間與此等列之一相關聯，以及在此與各列有關之額外時間期間，將對應於各列像素上之強度值之電氣信號施加在各列像素上。最後，可操作此控制邏輯，藉由組而以序列方式將資料寫至組之各列，而將資料寫至顯示器之列。此控制邏輯在各彼此相等時間區間之期間，將資料寫至一些但並非所有組。此第一數目組、第二數目組、以及在各組中列之數目，是如同以上說明地決定。
在本發明還有另一特殊實施例中，可進一步操作此控制邏輯，取決於此第一多位元資料字元之至少一個位元之值，在從多個第一多個預先確定時間所選出之第一時間，啟始此在第一列像素上之電氣信號；以及在從第二多個預先確定時間期間所選出之第二時間，將在第一列像素上之電氣信號終止，以致於在此第一時間至第二時間之期間，將電氣信號施至對應於第一強度值之像素上。
在本發明還有另一特殊實施例中，可進一步操作此控制邏輯，以取決於此第一多位元資料字元之至少一個位元之值，在第一時間，啟始此在第一列像素上之電氣信號；以及在由第一多位元資料字元之任何所其餘位元所決定之第二時間，將在第一列像素上之電氣信號終止，以致於在此第一時間至第二時間之期間，將電氣信號施至對應於第一強度值之像素上。此第二時間是在此等位元之至少之一被去除後，由所其餘之一些或所有位元所決定。
在本發明還有另一特殊實施例中，可進一步操作此控制邏輯：將第一時間分割成多個彼此相等之時間區間；在此第一時間期間之第一部份期間之各多個連續時間區間，將在第一列像素上所施加之信號更新；以及在此第一時間期間之第二部份期間之每m個時間區間，將在第一列像素上所施加之信號更新。其中，m為大於1之正整數。
在本發明還有另一特殊實施例中，可進一步操作此控制邏輯：將第一時間分割成多個彼此相等之時間區間；在第一組彼此相同時間區間，在相對於顯示器共同電極之第一偏壓方向中，將電氣信號施至第一列之像素上；以及在相對於顯示器共同電極之第二偏壓方向中，將電氣信號施至第一列之像素上，而用於第一組彼此相等時間區間。
最後，還有另一特殊實施例中，此控制邏輯包括：計時器，其可操作以輸出一系列時間值；以及輸出邏輯，其被耦接以接收此時間值、與被寫至顯示器特定像素之多位元資料字元。可操作此輸出邏輯以提供單一資料位元至各像素，其所具有值取決於：此多位元資料字元至少一些位元之值與時間值。在操作中，對於此具有特定值之多位元資料字元，此輸出邏輯將具有第一預先確定值之資料位元提供給特定像素，以響應於第一特定時間值，且將具有不同預先確定值之資料位元提供給該特定像素，以響應於不同特定時間值。
現在參考所附圖式說明本發明，其中相同參考符號代表實質上相同元件。
本發明藉由提供顯示器與驅動電路/方法、其中各像素以單一脈衝調變、因此減少此存在於習知技術顯示器中之偏差，而克服與習知技術有關之問題。此等偏差藉由非同步地驅動顯示器之列而進一步減少。此外，本發明之驅動設計大幅減少在影像器中儲存此顯示資料所須記憶體之數量，且方便使用單一鎖定顯示像素。在以下描述中說明各種特定細節(例如：顯示器啟始操作、顯示器列之特定編組、特定像素驅動電壓等)，以便提供本發明徹底之瞭解。然而，熟習此技術人士瞭解，可以無須此等特定細節而實施本發明。在其他的例子中，將熟知之顯示器驅動方法與元件之細節省略，以致於不會沒有必要地模糊本發明。
本發明首先參考此用於顯示4-位元影像資料之實施例而說明，以簡化本發明基本方面之解釋。然後，說明此用於顯示8-位元影像資料之本發明較複雜實施例。然而，應瞭解，本發明可以應用至用於顯示影像資料之系統，其具有任何數目之位元及/或加權設計。
第5圖為方塊圖其顯示此根據本發明實施例之顯示系統500。顯示系統500包括：顯示驅動器502、紅色影像器504(r)、綠色影像器504(g)、藍色影像器504(b)、以及一對畫面緩衝器506(A)與506(B)。各影像器504(r,g,b)包含像素單元之陣列(在第5圖中未顯示)，其配置成1280行與768列以顯示影像。顯示驅動器502由系統(例如：所未顯示之電腦系統、電視接收器等)接收多個輸入，包括：此經由輸入端子508之垂直同步(Vsync)信號、經由視訊資料輸入端子組510之視訊資料、以及此經由時脈輸入端子512之時脈信號。
顯示驅動器502包括：資料管理器514與影像器控制單元(ICU)516。資料管理器514耦接至Vsync輸入端子508、視訊資料輸入端子組510、以及時脈輸入端子512。此外，資料管理器514亦經由72-位元緩衝資料匯流排518、而耦接至各畫面緩衝器506(A)與506(B)。資料管理器亦各經由多個(在本實施例中為8個)影像器資料線520(r,g,b)，而耦接至各影像器504(r,g,b)。因此，在本實施例中，匯流排518具有經組合影像器資料線520(r,g,b)之三倍頻寬。最後，資料管理器514耦接至協調線522。影像器控制單元516亦經由多個(在本實施例中為18個)影像器控制線524(r,g,b)，而耦接至同步輸入508、協調線522、以及各影像器504(r,g,b)。
顯示驅動器502控制與協調影像器504(r,g,b)之驅動過程。資料管理器514經由視訊資料輸入端子組510接收視訊資料，且經由緩衝資料匯流排518，將所接收之視訊資料提供給畫面緩衝器506(A-B)之一。在本實施例中，將視訊資料以一次72位元(即，一次6個12-位元資料字元)傳送至畫面緩衝器506(A-B)。資料管理器514亦由畫面緩衝器506(A-B)之一擷取視訊資料，根據顏色將此等視訊資料分開，以及經由影像器資料線520(r,g,b)，將各顏色(即，紅色、綠色、以及藍色)之視訊資料提供給各影像器504(r,g,b)。請注意，此影像器資料線520(r,g,b)各包括8條線。因此，可以在一次傳送兩個像素之4-位元資料。然而，應瞭解，可以提供較大數目之資料線520(r,g,b)，以減少所須傳送速率與數目。資料管理器514使用此經由協調線522所接收之協調信號，以確保在適當時間將適當資料提供給各影像器504(r,g,b)。最後，資料管理器514使用：在同步輸入508所提供之同步信號、與在時脈輸入端子512所提供之時脈信號，以協調在顯示驅動系統500各組件間視訊資料之傳輸。
資料管理器514以交替方式，從畫面緩衝器506(A-B)讀取資料，且將資料寫至畫面緩衝器506(A-B)。尤其，資料管理器514從此畫面緩衝器之一(例如：畫面緩衝器506A)讀取資料，且提供資料給影像器504(r,g,b)；同時，資料管理器514將下一個畫面資料提供給另一個畫面緩衝器(例如：畫面緩衝器506B)。在將此來自畫面緩衝器506(A)之第一畫面資料寫至影像器504(r,g,b)之後，然後，資料管理器514開始將來自畫面緩衝器506(B)之第二畫面資料提供給影像器504(r,g,b)，同時將所接收新的資料提寫入於畫面緩衝器506(A)中。當資料流入於顯示驅動器502中時，此交替過程持續；而資料被寫入於畫面緩衝器506之一中，同時從另一個畫面緩衝器506讀取資料。
影像器控制單元516控制各影像器504(r,g,b)之像素單元之調變。配置此影像器504(r,g,b)，以致於可以施加由資料管理器514所提供之視訊資料，而一旦將各顏色影像重疊可以形成完整顏色之影像。影像器控制單元516經由共同影像器控制線524，將各種控制信號供應至各影像器504(r,g,b)。影像器控制單元516亦經由協調線522將協調信號提供至資料管理器514，以致於影像器控制單元516與資料管理器514保持同步，且維持此由影像器504(r,g,b)所產生影像之完整。最後，影像器控制單元516由同步輸入端子508接收同步信號，以致於此影像器控制單元516與資料管理器514以各畫面資料重新同步。
響應於從資料管理器514所接收之視訊資料、與從影像器控制單元516所接收之控制信號，影像器504(r,g,b)根據與該像素有關之視訊資料，調變各顯示器之各像素。影像器504(r,g,b)之各像素以單一脈衝調變，而非以傳統式之脈衝寬度調變設計。此外，將此影像器504(r,g,b)之各列像素非同步地驅動，以致於此等列是在時間偏移之不同調變期間處理。本發明之此等與其他有利觀點將在以下更詳細說明。
第6圖為方塊圖，其更詳細顯示影像器控制單元516。影像器控制單元516包括：計時器602、位址產生器604、邏輯選擇單元606、去偏壓控制器608、以及時間調整器610。此計時器602藉由產生此在操作期間由其他組件所使用時間值之序列，以協調影像器控制單元516各種組件之操作。在本實施例中，計時器602為簡單計數器，其包括：同步輸入612，用於接收Vsync信號；與時間值輸出匯流排614，用於輸出由此計時器602所產生之計時信號。此計時器602所產生之計時信號之數目由下式決定：
計時信號=(2n -1)
其中，n等於顯示資料之位元數目，其被使用以決定由影像器504(r,g,b)之顯示器所產生灰階值。在本4-位元實施例中，計時器602由1至15持續計數。一旦此計時器602抵達15之值，此計時器602迴路回，以致於下一個計時信號輸出具有值1。將各時間值提供於時間值輸出匯流排614上作為計時信號。此時間值輸出匯流排614將計時信號提供給：位址產生器604、時間調整器610、去偏壓控制器608、以及協調線522。
在最初之啟始或在由此系統(未圖示)所造成之視訊重設操作後，可操作計時器602，而在同步輸入612上接收第一Vsync信號後開始產生計時信號。以此方式，計時器602與資料管理器514同步。然後，此計時器602經由計時輸出614(4)與協調線522，將計時信號提供給資料管理器514，以致於資料管理器514與影像器控制單元516保持同步。一旦此資料管理器514經由同步輸入508接收第一同步信號、且經由協調線522接收第一計時信號，則此資料管理器514如同以上說明開始傳送視訊資料。
位址產生器604提供列位址至：各影像器504(r,g,b)與時間調整器610。位址產生器604具有：多個輸入，包括，同步輸入616與計時輸入618；以及多個輸出，包括，10-位元位址輸出匯流排620與單一位元負載資料輸出622。同步輸入616被耦接，以接收來自顯示驅動器502之同步輸入508之Vsync信號；且計時輸入618被耦接至計時器602之時間值輸出匯流排614，以從其接收計時信號。響應於經由計時輸入618所接收之時間值，可操作位址產生器604以產生新位址，且將此新位址持續地施加在：位址輸出匯流排620上。位址產生器604以產生10-位元新位址，且將此所產生列位址之各位元施加在至：位址輸出匯流排620之各線上。此外，取決於此由位址產生器604所產生新位址是否為“寫位址”(例如：將資料寫入於顯示器記憶體中)或“讀位址”(例如：從顯示器記憶體讀取資料)，此位址產生器604將負載資料信號施加於：負載資料輸出622上。在本實施例中，此施加於負載資料輸出622上之數位“高”值表示：位址產生器604正在位址輸出上施加寫位址；而數位“低”值表示：位址產生器604正在匯流排620上施加讀位址。此資料來/去顯示器記憶體之讀取與寫入，將在以下更詳細說明。
時間調整器610根據從位址產生器604所接收之列位址，而調整由計時器602所輸出之時間值。時間調整器610包括：耦接至時間值輸出匯流排614之4-位元計時輸入624；耦接至位址產生器604之負載資料輸出622之去能調整輸入626；耦接至位址產生器604之位址輸出匯流排620之10-位元位址輸入628；以及4-位元調整計時輸出匯流排630。
響應於：去能調整輸入626上所施加信號、與在位址輸入628上所施加之列位址，此時間調整器610調整在計時輸入624上所施加之時間值，且將此經調整時間值施加於調整計時輸出匯流排630上。此在去能調整輸入626上所接收信號對時間調整器610顯示：此在位址輸入628上所施加之列位址是寫位址(例如：數位高信號)或讀位址(例如：數位低信號)。時間調整器610只對於在位址輸入628上所施加之列讀取位址，而調整在計時輸入624上所施加之時間值。因此，當此施加於去能調整輸入626上之信號為“高”時，此顯示一寫位址正由位址產生器604輸出，則此時間調整器610忽略此列位址，且並不更新在調整計時輸出匯流排630之調整計時信號輸出。
此時間調整器610可以由各種不同組件所構成，然而，在本實施例中，此時間調整器610為減法單元，其根據在位址輸入628上所施加至列位址，將由計時器602所輸出之時間值輸出遞減。在另一實施例中，此時間調整器610為一種查閱表，其取決於：在計時輸入624上所接收之時間值、與在位址輸入628上所接收之列位址，而回復經調整時間值。
邏輯選擇單元606提供邏輯選擇信號至各影像器504(r,g,b)。邏輯選擇單元606包括：耦接至調整計時輸出匯流排630之調整計時輸入632，以及邏輯選擇輸出634。取決於在調整計時輸入632上所接收之調整計時信號，可操作此邏輯選擇單元606以產生邏輯選擇信號，且在邏輯選擇輸出634上施加此邏輯選擇信號。例如，如果在調整計時輸入632上所施加之調整時間值為：第一多個預先確定時間值之一(例如：時間值1至3)，則可操作邏輯選擇單元606，將數位“高”值施加在邏輯選擇輸出634上。以替代方式，如果此調整時間值為：第二多個預先確定時間值之一(例如：時間值4至15)，則可操作邏輯選擇單元606，將數位“低”值施加在邏輯選擇輸出634上。
在本實施例中，此邏輯選擇單元606為一查閱表，用於根據經由計時輸入632所接收調整計時信號之值，以查閱邏輯選擇信號之值。然而，任何裝置/邏輯其提供適當邏輯信號以響應可供使用輸入者，可以替代此邏輯選擇單元606。例如，邏輯選擇單元606可以由位址產生器604接收列位址與負載資料信號、由計時器602接收計時信號，以及根據未調整時間值與特定列位址，以產生適當邏輯選擇信號。
去偏壓控制器608控制各影像器504(r,g,b)之去偏壓過程，以便防止包含於其中液晶材料之劣化。此去偏壓控制器608包括：計時輸入636，其耦接至時間值輸出匯流排614；以及一對輸出，其包括共同電壓輸出638、與整體資料轉換輸出640。去偏壓控制器608從計時器602經由計時輸入636接收計時信號，且取決於此計時信號之值，此去偏壓控制器608將多個預先確定電壓之一施加至共同電壓輸出638上，以及將“高”或“低”整體資料轉換信號施加至整體資料轉換輸出640上。將此由去偏壓控制器608在共同電壓輸出638上所施加之電壓、施加至各影像器504(r,g,b)之像素陣列之共同電極(例如：銦錫氧化物(ITO)層)上。此外，此在整體資料轉換輸出640上所施加之整體資料轉換信號決定：此在影像器504(r,g,b)之像素單元之各電極上所施加之資料是以正常狀態或反轉狀態施加。
最後，影像器控制線524將影像器控制單元516各種元件之輸出傳送至各影像器504(r,g,b)。此影像器控制線524尤甚包括：調整計時輸出匯流排630(4線)、位址輸出匯流排620(10線)、負載資料輸出622(1線)、邏輯選擇輸出634(1線)、共同電壓輸出638(1線)、以及整體資料轉換輸出640(1線)。因此，此影像器控制線524是由18個控制線所構成，其各將來自影像器控制單元516特定元件之信號提供給各影像器504(r,g,b)。各影像器504(r,g,b)從影像器控制單元516接收相同信號，以致於此等影像器504(r,g,b)保持同步。
第7圖為方塊圖，其更詳細地顯示此等影像器504(r,g,b)之一。此影像器504(r,g,b)包括：位移暫存器702；多列先進先出(FIFO)緩衝器704；循環記憶體緩衝器706；列邏輯708；顯示器710，其包括配置成1280個行712與768個列713之像素單元711陣列；列解碼器714；位址轉換器716；多個影像器控制輸入718；以及顯示器資料輸入720。影像器控制輸入718包括：整體資料轉換輸入722；共同電壓輸入724；邏輯選擇輸入726；調整計時輸入728；位址輸入730；以及負載資料輸入732。整體資料轉換輸入722、共同電壓輸入724、邏輯選擇輸入726、以及負載資料輸入732均為單線輸入，且各耦接至影像器控制線524之整體資料轉換線640、共同電壓輸出638、邏輯選擇線634、以及負載資料輸出622。類似地，此調整計時輸入728為4線輸入、耦接至影像器控制線524之調整計時輸出匯流排630；以及位址輸入730為10線輸入、耦接至影像器控制線524之位址輸出匯流排620。最後，顯示器資料輸入720為8線輸入、耦接至各8個影像器資料線520(r,g,b)，用於從其接收紅色、綠色、以及藍色顯示器資料。
請注意因為顯示器資料輸入720包括8線，而可以同時接收2個像素之4-位元資料。然而，應瞭解，在實際上可以提供更多資料線，以增加在一次可以傳輸資料之數量。在本實施例中，為了清楚說明起見，將此數字保持得相當低。
位移暫存器702接收且暫時儲存此用於：顯示器710之像素單元711單一列713之顯示資料。此顯示資料是以一次8位元經由資料輸入720而寫入位移暫存器702中，一直至此用於完整列713之顯示資料已經被接收且儲存為止。在本實施例中，位移暫存器702是足夠大，以儲存用於列713中各像素單元711之4位元視訊資料。換句話說，位移暫存器702可以儲存5120位元(例如：1280像素/列x4位元/像素)之視訊資料。一旦位移暫存器702包含用於像素單元711之完整列713之資料，則此資料可以由位移暫存器702經由資料線734(1280x4)傳輸至FIFO 704中。
FIFO 704對於從位移暫存器702所接收多個完整列之視訊資料提供暫時儲存。此儲存在記憶體緩衝器704中列713之顯示資料僅儲存其所須時間，以將此列之顯示資料(以及任何先前儲存之列)寫入於：循環記憶體緩衝器706中。如同在以下更詳細說明，此多列記憶體緩衝器704必須足夠大以包含CEILING(r/2n -1)列之顯示資料，其中，r代表顯示器710中列713之數目，n代表使用於界定在顯示器710中各像素711灰階之位元數目，以及CEILING為一函數其將十進位結果進位至最接近整數。因此，在本實施例中，r=768且n=4，則FIFO 704之容量(即，大約266千位元)可以儲存52個完整列713之4-位元顯示資料。
此循環記憶體緩衝器706在資料線736(1280x4)上接收由FIFO 704所輸出之4-位元顯示資料之列，且將視訊資料儲存足夠數量時間，此資料所用於之信號對應於：在顯示器710之適當像素711上所施加資料之灰階值。響應於此控制信號，此循環記憶體緩衝器706將此與顯示器710之列713之各像素711有關之4-位元顯示資料施加於資料線738上。
為了控制資料之輸入與輸出，此循環記憶體緩衝器706包括：單位元負載輸入740、與10-位元位址輸入742。取決於在負載輸入740與位址輸入742上所施加之信號，可操作此循環記憶體緩衝器706以：從FIFO 706載入在資料線736上所施加列713之4-位元顯示資料，或經由資料線738(1280x4)將先前儲存4-位元顯示資料之列提供給列邏輯708。例如，如果此在負載輸入740上所施加信號為HIGH，則顯示此寫位址是由位址產生器604輸出，然後，此循環記憶體緩衝器706將在資料線736上所施加之視訊資料之位元載入於記憶體中。此位元所載入記憶體位置是由位址轉換器716決定，其將此轉換記憶體位址施加至位址輸入742上。如果在另一方面，此在負載輸入740上所施加信號為LOW，則表示由位址產生器604輸出讀取列位址，然後，此循環記憶體緩衝器706從記憶體擷取一列之4-位元顯示資料，且將此資料施加在資料線738上。此所獲得之先前儲存顯示資料之記憶體位址，亦藉由位址轉換器716決定，其將此所轉換讀取記憶體位址施加至位址輸入742上。
取決於在線738上之4-位元資料值、在輸入746上之調整時間值、在輸入748上之邏輯選擇信號、以及在某些情況下在像素711中目前所儲存資料，此列邏輯708將單一位元資料寫至顯示器710之像素711。此列邏輯708經由資料線738接收整列之4-位元顯示資料，且根據此顯示資料經由顯示資料線744而更新：在特定列713之像素711上所施加之單一位元。應注意，使用第一組1280個資料線744，由像素711讀取資料，而使用第二組1280個資料線744，將資料寫至像素711。此列邏輯708適當寫入此單-位元資料，而將在各像素711上之電性脈衝啟始與終止，以致於此脈衝期間對應於：此用於特定像素之4-位元視訊資料之灰階值。
應注意，此列邏輯708在此列調變期間將顯示器710之各列713更新多次，而將電性脈衝施加至列713之各像素711上適當期間。取決於在邏輯選擇輸入748上所提供之邏輯選擇信號，此列邏輯708使用不同邏輯組件(第8圖)，將在像素711上所施加之電氣信號更新不同次數。
亦應注意，在本實施例中，此列邏輯708為“盲目”獨立式邏輯組件。換句話說，此列邏輯708並無須知道它正在處理顯示器710之那一個列713。反而是，此列邏輯708：接收用於特定列713之各像素711之4-位元資料；經由資料線744之一接收目前儲存於列713中各像素711中之值；在調整計時輸入746上之調整時間值；以及在邏輯選擇輸入748上之邏輯選擇信號。根據此顯示資料、調整時間值、邏輯選擇信號、以及在某些情形下目前儲存於像素711中之值，此列邏輯708決定是否在特定調整時間將此像素711“導通”(ON)或“切斷”(OFF)，且將數位HIGH或數位LOW值各施加至：顯示器資料線744之相對應之一上。
顯示器710為典型反射或透射式液晶顯示器(LCD)，具有1280個行712與768個列713之像素711。顯示器710之各列713藉由與多個列線750之相連接之一而致能。因為顯示器710包括768個列之像素711，所以有768個列線750。此外，2560(1280x2)個資料線744在此列邏輯708與顯示器710間傳輸資料。尤其是有兩個資料線744以列邏輯708連接顯示器710之各行712。一個資料線744在當像素711被致能時，將單一位元資料由列邏輯708提供至特定行712中之像素711；另一個資料線744亦在當像素711被致能時，可以將先前寫入資料由像素711提供列邏輯708。雖然顯示兩個各別資料線以方便提供本發明清楚之瞭解。然而，應瞭解此資料線744之各讀/寫對可以單一線取代，其可被使用以來/去像素711讀與寫資料。
顯示器710亦包括此覆蓋所有像素711之共同電極(例如：此未圖示之銦錫氧化物(ITO)層)。可以經由共同電壓輸出724將電壓施加至共同電極上。此外，取決於在此整體資料轉換輸入722上所施加信號、藉由將儲存於其中之單一位元反轉(即，在正常與反轉值間切換)，而將電壓施加至各像素711上。將此施加至整體資料轉換輸入722上之信號提供給：顯示器710之各像素單元711。
使用此施加至整體資料轉換端子722上之信號、與施加至共同電壓輸入724上之電壓，將顯示器710去除偏壓。如同在此技術中為熟知，當跨此液晶淨DC偏壓不等於0時，則由於在液晶材料中離子遷移，會造成液晶顯示器之劣化。此種離子遷移會造成由顯示器所產生影像品質之退化。藉由將顯示器710去除偏壓，可以將此跨液晶層之淨DC偏壓保持在或接近0，且將由顯示器710所產生影像品質保持得高。
列解碼器714一次將信號施加於此等字元線750之一上，以致於將先前儲存在像素列中之資料經由顯示資料線744之一半傳送回此列邏輯708，以及此由列邏輯708在另一半顯示資料線744上所施加之單一位元資料，被鎖定於顯示器710之像素711之經致能列713中。列解碼器714包括：10-位元位址輸入752、去能輸入754、以及768個字元線750作為輸出。取決於此在位址輸入752上所接收之列位址，與在去能輸入754上所施加之信號，可操作此列解碼器714將此等字元線750之一致能(例如：藉由施加數位HIGH值)。此去能輸入754接收由位址產生器604在負載資料輸出622上所輸出之：單一位元負載資料信號。在去能輸入754上所施加之數位HIGH值顯示：此由列解碼器714在位址輸入752上所接收之列位址為“寫入”位址，且該資料被載入於此循環記憶體緩衝器706中。因此，當此施加於去能輸入754上之信號為數位HIGH時，則列解碼器714忽略在位址輸入752上所施加之位址，且並不將此等字元線750之一的字元線致能。在另一方面，如果此在去能輸入754上之信號為數位LOW，則列解碼器714將與在位址輸入752上所施加之列位址有關之此等字元線750之一致能。列解碼器714接收在位址輸入752上之10-位元列位址。須要此10-位元列位址以獨特地界定：顯示器710之各768個列713。
位址轉換器716經由位址輸入730接收10-位元列位址，將各列位址轉換成多個記憶體位址，且提供此等記憶體位址至：循環記憶體緩衝器706之位址輸入742。此位址轉換器716尤其提供：用於顯示資料各位元之記憶體位址，其被獨立地儲存於循環記憶體緩衝器706中。例如，在目前之4-位元驅動設計中，此位址轉換器716將在位址輸入730上所接收列位址轉換成：四個不同記憶體位址。此第一個記憶體位址與循環記憶體緩衝器706之最低有效位元(B0 )區段有關，此第二個記憶體位址與循環記憶體緩衝器706之下一個最低有效位元(B1 )區段有關，此第三個記憶體位址與循環記憶體緩衝器706之最高有效位元(B3 )區段有關，以及此第四個記憶體位址與循環記憶體緩衝器706之下一個最高有效位元(B2 )區段有關。取決於在負載輸入740上所施加之負載資料信號，此循環記憶體緩衝器706將資料載入於：循環記憶體緩衝器706中之特定位址中、或從其擷取資料；此循環記憶體緩衝器706藉由：位址轉換器716所輸出用於顯示資料各位元之記憶體位址所辨識。
第8圖為方塊圖，其更詳細地顯示此列邏輯708。此列邏輯708包括多個邏輯單元802(0-1279)，其各負責經由各顯示資料線744(0-1279，1)，而更新與行712之一有關之一之像素711上所施加之電氣信號。各邏輯單元802(0-1279)包括：前脈衝邏輯804(0-1279)、後脈衝邏輯806(0-1279)、以及多工器808(0-1279)。前脈衝邏輯804(0-1279)與後脈衝邏輯806(0-1279)各包括單一位元信號輸出810(0-1279)與812(0-1279)。此與各邏輯單元802(0-1279)有關之信號輸出810(0-1279)與812(0-1279)提供：兩個單一位元輸入至此等多工器808(0-1279)之各一。此外，各邏輯單元802(0-1279)包括儲存元件814(0-1279)，用於經由有關之一資料線744(0-1279，2)接收與儲存：先前寫入於顯示器710有關行712中像素711之鎖之資料值。在每一次列解碼器714將顯示器710之列713致能時，此等儲存元件814(0-1279)接收新的資料值，且提供先前寫入之資料至各後脈衝邏輯806(0-1279)。請注意，此等顯示資料線744之指數依據此規則744(行數，資料線數目)。
前脈衝邏輯804(0-1279)與後脈衝邏輯806(0-1279)均從循環記憶體緩衝器706、經由各組資料線738(0-1279)接收4-位元資料字元。前脈衝邏輯804(0-1279)與後脈衝邏輯806(0-1279)亦經由調整計時輸入746各接收4-位元調整時間值。在一特殊持實施例中，只有此後脈衝邏輯806(0-1279)接收此先前寫至顯示器710之致能列713之各像素711之資料值。取決於此在調整計時輸入746上所施加之調整時間值、與經由資料線738(0-1279)所接收之顯示資料，各邏輯單元820(0-1279)之前脈衝邏輯804與後脈衝邏輯806、均各在信號輸出810(0-1279)與812(0-1279)上輸出電氣信號。請注意，此後脈衝邏輯806使用此來自有關儲存元件814之輸出，以產生施加於輸出810上之輸出。因此，此後邏輯806之輸出取決於：此目前施加於有關像素711上位元之值。此由前脈衝邏輯804(0-1279)與後脈衝邏輯806(0-1279)所輸出之電氣信號代表：數位“ON”(例如：數位HIGH值)，或數位“OFF”(例如：數位LOW值)。
各多工器808(0-1279)經由邏輯選擇輸入748接收邏輯選擇信號。此邏輯選擇輸入748耦接至各多工器808(0-1279)之控制端子，且造成多工器808(0-1279)將前脈衝邏輯804之輸出或後脈衝邏輯806之輸出施加至各顯示資料線744(0-1279，1)上。例如：如果此在邏輯選擇輸出748上所接收邏輯選擇信號為數位HIGH值，則各多工器808(0-1279)以顯示資料線744(0-1279)連接前脈衝邏輯804(0-1279)之信號輸出810(0-1279)。如果在另一方面，此在邏輯選擇輸入748上所接收邏輯選擇信號為數位LOW值，則各多工器808(0-1279)以顯示資料線744(0-1279)連接後脈衝邏輯806(0-1279)之信號輸出812(0-1279)。
如同以上說明，此由邏輯選擇單元606(第6圖)在邏輯選擇輸入748上所施加邏輯選擇信號、對於第一多個預先確定次數為HIGH，以及對於第二多個預先確定次數為LOW。在本實施例中，對於調整時間值為1至3而言，此邏輯選擇信號為HIGH，且對於任何其他調整值而言，此邏輯選擇信號為LOW。因此，在各第一多個預先確定次數期間，多工器808(0-1279)將前脈衝邏輯804(0-1279)之信號輸出810(0-1279)與顯示資料線744(0-1279)耦接；以及對於第二多個預先確定次數，多工器808(0-1279)將後脈衝邏輯806(0-1279)之信號輸出812(0-1279)與顯示資料線744(0-1279)耦接。
第9圖為方塊圖，其顯示根據本發明將顯示器之列713編組之方法。此將列713分割為組902之數目是由下列之式決定：
組數=(2n -1)
其中n為資料字元中位元之數目，其用以界定顯示器710之像素711之灰階值。在本實施例中，n=4，因此有15組。此組之數目亦決定由計時器602所產生時間值之數目。如同稍後將說明，此具有相同數目時間值與組902可以確保顯示器710之調變保持實質上均勻，但此並非本發明之基本須求。
如同在本實施例中所示，將顯示器710分割成15組920(0-14)。組920(0-2)各包含五十二(52)列，而其餘組920(3-14)包含51列。在本實施例中，將顯示器710之列713分割成組，其順序為從顯示器710之頂部至顯示器710之底部，以致於組920(0-14)包含以下列713：
組0：列0至列51
組1：列52至列103
組2：列104至列155
組3：列156至列206
組4：列207至列257
組5：列258至列308
組6：列309至列359
組7：列360至列410
組8：列411至列461
組9：列462至列512
組10：列513至列563
組11：列564至列614
組12：列615至列665
組13：列666至列716
組14：列717至列767
應注意顯示器710之列713並無須以在以上提供順序編組。例如，920(0)包含列713(0)與此後每第15列。在此情形中，920(1)包含列713(1)與此後每第15列。在此特定例中，顯示器710之列713根據(rMOD2n )而被分配組902(0-14)。其中，r代表列713(0-767)以及MOD為餘數函數。將特定列713分配給各組902(0-14)之方式為可以改變。然而，顯示器710之列713應在此等組902(0-15)之間儘可能平均分佈，雖然，此並非基本須求。此外，無論如何將列713在此等組902(0-14)之間分佈，此資料管理器514以此列邏輯708更新列713相同順序提供資料給影像器504(r,g,b)。
可以使用數個一般式以確保各組902(0-14)包含大致相同數目之列。例如，包含於各組902中之列之最小數目可以由下式給定：
INT(r/2n -1)
而r為在顯示器710中列713之數目，n為在資料字元中位元數目、其用於界定顯示器710之像素711之灰階值，以及INT為整數函數，其將十進位數捨位至最接近整數。
如果顯示器710中列713之數目並不可由組902之數目整除(如同在第9圖中之情形)，則可以使用下式以決定：此包含額外列713之組902之第一數目：
第一組數目=rMOD(2n -1)，
而MOD為餘數函數。
因此，此等組902之第一組數目具有由下式所給定列之數目：
INT(r/2n -1)+1，
以及第二組數目(即，其餘組)具有由上式所給定列之數目。此等第二組數目可以由下式決定：
((2n -1)-rMOD(2n -1))
最後，雖然在本實施例中持續地顯示組902(0-2)(即，組之第一數目)。但應注意，此等組902(0-2)可以在此等組902(0-14)中均勻分佈。例如：組902(0)、902(5)以及902(10)可以包含52列，而其餘組902(1-4)、902(6-9)、以及902(11-14)可以具有51列。
第10圖為時序圖1000，其顯示根據本發明之調變設計。時序圖1000顯示：將各組902(0-14)之調變期間分割成多個時間區間1002(1-15)。組902(0-14)在圖1000中垂直配置，而時間區間1002(1-15)跨圖1000水平配置。各組902(0-14)之調變期間為一種時間期間，其被分割成(2n -1)個彼此相等之時間區間，其在本實施例中為(24 -1)或15個區間。各時間區間1002(1-15)對應於：由計時器602所產生之各時間值(1-15)。
將對應於特定灰階值之電氣信號在此組之各調變期間中，由列邏輯708寫入於各組902(0-14)中。因為組902(0-14)之數目等於時間區間1002(1-15)之數目，各組902(0-14)之調變期間由時間區間1002(1-15)之一之開始而開始，且在距此調變期間開始第15個時間區間1002(1-15)過去之後結束。因此，此等組902(0-14)之調變期間彼此相同。例如，組902(0)之調變期間是在時間區間1002(1)之開始而開始，以及在時間區間1002(15)過去後結束。組902(1)之調變期間是在時間區間1002(2)之開始而開始，以及在時間區間1002(1)過去後結束。組902(2)之調變期間是在時間區間1002(3)之開始而開始，以及在時間區間1002(2)經過後結束。此趨勢對於組902(3-13)之調變期間持續，而以組902(14)結束，其調變期間為在時間區間1002(15)之開始而開始，以及在時間區間1002(14)經過後結束。各組此等之902調變期間之開始，在第10圖中是以星號(*)表示。
通常，各組902(0-14)之調變期間相對於在顯示器710中各其他組902(0-14)時間偏移。例如，組902(1)之列713調變期間相對於組902(0)之列713調變期間作時間偏移，其偏移數量為T1 /(2n -1)，而T1 代表組902(0)之調變期間。類似地，組902(2)之列713調變期間相對於組902(0)之列713調變期間作時間偏移，其偏移數量為2T1 /(2n -1)，且相對於組902(1)之列713調變期間作時間偏移，其偏移數量為T1 /(2n -1)。因此，將顯示器之列非同步地驅動。以另一種方式而言，將對應於一畫面資料之灰階值之信號施加至一些列之像素上，而同時將對應於來自前一個或後一個畫面資料之灰階值之信號施加在其他列上。根據此設計，在將先前畫面資料完全施加至其他列上之前，此系統開始將用於畫面資料之影像信號施加於顯示器710之一些列上。
列邏輯708及列解碼器714在此由影像器控制單元516(第5圖)所提供信號之控制下，在此組之各調變期間更新各組902(0-14)六次。此組902(0-14)之更新過程涉及：此列邏輯708依序地更新在特定組902中像素711各列713上之電氣信號。因此，此片語“更新一組”其用意為表示，列邏輯708依序更新：此儲存於且施加於特定組902(0-14)之各特定列713之像素711上之單一位元資料。
圖1000包括多個更新記號1004，其各顯示：特定組902(0-14)在特定時間區間1002(1-15)之期間被更新。使用此組902(0)作為例子，列邏輯708在時間區間1002(1)、1002(2)、1002(3)、1002(4)、1002(8)、以及1008(12)之期間，更新組902(0)。每一次更新組902(0)時，列邏輯708藉由將數位“ON”或數位“OFF”值載入於此等列713(0-51)之各一之各像素711中，而持續處理顯示器710之列713(0-51)之期間。如同所顯示，可操作列邏輯708，在各多個持續時間區間1002(1-4)之期間，以更新組902(0)之各列713(0-51)上之電氣信號，以及然後在此後每四個時間期間(例如：在區間1002(8)與1002(12))之期間更新信號，一直至下一個調變期間開始為止。在本實施例中，列邏輯708使用前脈衝邏輯804(0-1279)，在時間區間1002(1-3)期間更新組902(0)，以及使用後脈衝邏輯806(0-1279)，在時間區間1002(4)、1002(8)、以及1002(12)更新組902(0)。
當將此時間區間1002(1-15)調整用於特定組之調變期間時，則將其餘組902(1-14)在相同時間區間1002(1-15)期間如同組902(0)地更新。例如，以如同所示數目之時間區間1002(1-15)，在時間區間1002(2)、1002(3)、1002(4)、1002(5)、1002(9)、以及1002(13)期間更新組902(1)。然而，組902(1)所具有之調變期間是在較組902(0)晚一個時間區間開始。如果將時間區間1002(1-15)調整(即，藉由將各時間區間減1)，以致於組902(1)變成為參考組，則在時間區間1002(1)、1002(2)、1002(3)、1002(4)、1002(8)、以及1002(12)期間，更新組902(1)。因此，當相對於一特定組(即，組902(0))調變期間觀之，各組902(0-14)是在不同時間處理。然而，各組902(0-14)根據相同算法更新。此算法在此等列之各組902(1-14)在不同時間開始。
影像器控制單元516之時間調整器610確保：將此由計時器602所產生之計時信號調整，而用於各組902(0-14)之列713，以致於列邏輯708接收用於各組902(0-14)之適當調整計時信號。例如：對於與組902(0)有關之列位址，時間調整器610並不調整由計時器602所接收之計時信號。對於與組902(1)有關之列位址，時間調整器610將由計時器602所接收之計時信號遞減1。對於與組902(2)有關之列位址，時間調整器610將由計時器602所接收之計時信號遞減2。此趨勢對於所有902組持續，一直至最後對於與組902(14)有關之列位址，時間調整器610將由計時器602所接收之計時信號遞減十四(14)為止。
應注意，時間調整器610並不產生負的時間值，而是如果此調整值須要遞減至值1以下，則其將計數回路回至15以完成此時間調整。例如，如果此計時器602所產生值為11，且此調整器610接收與與組902(14)有關之列位址，然後，此時間調整器610會輸出經調整時間值12。
因為各組902(1-14)在組之各調變期間中相同時間區間期間被更新，時間調整器610只須輸出六個不同之調整時間值。在本實施例中，此調整時間值為1、2、3、4、8、以及12。如同先前說明，邏輯選擇單元606在邏輯選擇輸出634上、對於調整時間值1至3產生數位HIGH選擇信號，以及對於所有其餘調整時間值產生數位LOW選擇信號。因此，此邏輯選擇單元對於調整時間值1、2、以及3產生數位HIGH選擇信號，以及對於調整時間值4、8、以及12產生數位LOW選擇信號。因此，多工器808(0-1279)對於調整時間值1、2、以及3：將前脈衝邏輯804(0-1279)之信號輸出810(0-1279)與顯示資料線744(0-1279，1)耦接；以及對於調整時間值4、8、以及12：將後脈衝邏輯806(0-1279)之信號輸出812(0-1279)與顯示資料線744(0-1279，1)耦接。
除了顯示在其調便期間中，此組902被更新之次數外，此圖1000亦顯示在各時間區間1002(1-15)組902(0-14)之那一些被列邏輯708更新。此在各時間區間1002(1-15)中更新記號1004之相對位置顯示：在時間區間1002(1-15)中，特定組902(0-14)何時被更新。例如，在第一時間區間中，組902(0)首先被更新、組902(14)第二被更新、組902(13)第三被更新、組902(12)第四被更新、組902(8)第五被更新、以及組902(4)第六被更新。作為另一個例子，在時間區間1002(2)中，此等組是以902(1)、902(0)、902(14)、902(13)、902(9)、以及902(5)之順序更新。此等在時間區間中所處理之各六個組902是在不同時間處理，這是因為列邏輯708耗用有限數量時間以更各此等六個組902。換句話說，在特定時間區間1002中所更新之各此等六個組902必須在：小於或等於時間區間1002六分之一之時間數量中更新。因為此顯示器710被分割為組902(0-14)之數目等於：時間區間1002(1-15)之數目，此在各時間區間1002(1-15)所處理組之數目(例如：6)均相同。此所提供之優點為：在操作期間，影像器504(r,g,b)與顯示驅動器502之功率須求保持大致均勻。
應注意在本實施例中，此與各組902(0-14)有關之調變期間形成：用於組902(0-14)之畫面時間。因此，一旦在其本身畫面時間期間，則將此對應於完整灰階值之信號寫至各組902(0-14)。然而，在每個畫面資料可以被寫至像素711多於一次。例如，一個組之畫面時間可以包括多個(例如：2、3、以及4等)調變期間，以致於在該組902之畫面時間期間將資料重複地寫至此組各像素711。在各組畫面時間期間將資料寫入多次，可以大幅降低此由顯示器710所產生影像中之閃爍。
亦請注意，第10圖為針對本發明之實施例，其中顯示器701之列703之數目大於時間區間1002(1-15)(即，2n -1)之數目。應注意，此等實施例亦為可能，其中顯示器701之列703之數目小於時間區間1002(1-15)之數目。在此種情形中，各列之調變期間可以對於先前列之調變期間時間偏移大於一個時間區間。例如，此等調變期間可以偏移時間區間1002整數倍，而由此比例給定：
偏移=INT(2n -1)/r
其中，(2n -1)為時間區間1002之數目，以及r為顯示器701中列703之數目。在此種情形中，顯示器701之列703對先前列713時間偏移，其偏移數量為θT1 /(2n -1)，而T1 代表列713之調變期間，θ為大於或等於1之整數，且n為視訊資料之位元數目(例如：4位元)。在此種情形中，(2n -1)/r產生整數結果。如果值(2n -1)/r產生十進位結果，則對於不同列θ可以為不同值。例如，對於第一列與第二列調變期間之間之時間偏移可以為一個時間區間1002，而第二列與第三列調變期間之間之時間偏移可以為兩個時間區間1002。亦可以使用替代實施例，如果其變得令人期望此組902之數目小於時間區間1002之數目，即使如果顯示器701之列703之數目大於時間區間1002之數目。在大部份情形中，令人期望隨著時間使得列之調變平穩，以便降低記憶體與尖峰頻寬之須求。
第11圖為時序圖，其顯示在時間區間1002之期間被更新之特定組902(x)之列713(i-i+51)。在組902(x)中之各列713(i-i+51)由列邏輯708在時間區間1002六分之一中不同時間更新。在第11圖中提供更新顯示器1102(i-i+51)，以品質方面地顯示何時將特定列713(i-i+51)更新。一個低更新顯示器1102(i-i+51)顯示：在時間區間1002中，此相對應列713(i-i+51)並未被更新。在另一方面，一個高更新顯示器1102(i-i+51)顯示：在時間區間1002中，此列713(i-i+51)並被更新。在組902(x)中，列邏輯708在第一時間更新此鎖定於第一列703(i)之像素中之資料位元，以及然後在列703(i)被更新一段短時間之後，此列邏輯708更新下一個列703(i+1)。各列713(i-i+51)在先前列被更新一段短時間之後被連續更新，一直至在組902(x)中所有(例如：51或52)列被更新為止。應注意，對於此僅具有51列之組902(3-14)而言，此在第11圖中所示之列i+51並不會被更新，因為此種列並不存在。
因為列邏輯708在不同時間更新特定組902(x)之所有列713(i-i+51)，此顯示器710之各列是在其整個本身次調變期間被更新。換句話說，因為各組902(0-14)由列邏輯708在調變期間處理，此調變期間相對於每隔一組902(0-14)之調變期間時間偏移，且在組902(0-14)中每一列713(i-i+51)由列邏輯708在不同時間更新。此顯示器710之各列713是在其本身調變期間更新，其取決於此特定列所在組902(0-14)之調變期間。
第12圖說明如何決定此組902(0-14)被更新之時間區間之數目。列邏輯708之各邏輯單元802(0-1279)接收二進位加權資料字元1202，其顯示在列713中各像素711上所施加之灰階值。在本實施例中，資料字元1202為4-位元資料字元，其包括：最高有效位元B3 其具有權數(23 )等於時間區間1102(1-51)之8個，第二重要位元B2 其具有權數(22 )等於時間區間1102(1-51)之4個，第三重要位元B1 其具有權數(21 )等於時間區間1102(1-51)之2個，最低有效位元B0 其具有權數(20 )等於時間區間1102(1-51)之1個。
選擇此二進位加權資料字元1202之預先確定位元數目以決定：在各調變期間此組902(0-14)被更新期間之時間區間之數目。例如，在本實施例中，第一組位元1204包括所選擇之B0 與B1 。此B0 與B1 。所具有組合權數等於三個時間區間，且可以被設想為第一組(即，3)單一權數溫度計位元1206，各具有權數值20 ，而等於一個時間區間。在本實施例中，第一組位元1204包括：二進位加權資料字元1202之一或多個連續位元，其包括最低有效位元B0 。
二進位加權資料字元1202之其餘位元B2 與B3 形成第二組位元1208，其所具有之組合權數等於時間區間1002(1-15)之十二(即：4+8)個。此等位元B2 與B3 之組合意義可以設想為第二組溫度計位元1210(即，相等權數位元)，其各具有等於2x 之權數，而x為在第一組數位中數位之權數。在此情形中，第二組溫度計位元1210包括3個溫度計位元，其各具有四個時間區間1002(1-15)之權數。
藉由以上說明方式估計位元，列邏輯708僅須將顯示器701之組902(0-14)更新六次以獲得：在第一組溫度計位元1206(即，3、4加權位元)中之各溫度計位元，以及在第二組溫度計位元1210(即，3、4加權位元)中之各位元。通常，此列邏輯708在其調變期間必須更新給定組902(0-14)之總次數是由此式所給定：
更新=((2x -1)+(2n -2x /2x )).，其可以化約為
更新=(2x +2n /2x -2)
其中，x為此二進位加權資料字元1202之第一組位元1204中之位元數目，以及n代表此二進位加權資料字元1202之位元總數。
藉由以上述方式估計資料字元1202之位元，此列邏輯708可以在像素調變期間藉由重新訪問與更新像素711多次，而以單一脈衝在像素711上施加任何灰階值。在此像素711調變期間之前各首先三個時間區間1002(1-3)之期間，此列邏輯708使用特定邏輯單元802之前脈衝邏輯804，以估計第一組位元1204。取決於B0 與B1 之值，此前脈衝邏輯804將數位ON值或數位OFF值施加至像素711。然後，在此像素711調變期間之其餘時間區間1002(4)、1002(8)以及1002(12)之期間，此列邏輯708使用後脈衝邏輯806以估計：資料位元1202之第二組位元1208之至少之一、以及儲存於儲存元件814中像素711之目前數位ON或數位OFF值，且將數位ON或數位OFF值寫至像素711。
此外，此施加至像素711上之電氣信號在此像素711之調變期間，只一次地由數位OFF轉換成數位ON值，且由數位ON轉換成數位OFF值。在此前四個時間期間1002(1-4)之一期間，啟始此施加於像素711上之電氣信號(即，由數位OFF轉換成數位ON)，且在時間區間1002(4)、1002(8)、以及1002(12)之一期間將其終止(由數位ON轉換成數位OFF值)。
應注意，在以上所討論用於像素711之特定時間區間1002(1)、1002(2)、1002(3)、1002(4)、1002(8)、以及1002(12)為與像素711所位於之組902(0-14)有關之調整時間期間。列邏輯708根據：此組902(0-14)之調變期間、在相同之時間區間1002(1)、1002(2)、1002(3)、1002(4)、1002(8)、以及1002(12)之期間，更新在各像素711上所施加之電氣信號。
第13圖顯示16(即，24 )個灰階波形1302(0-15)，其列邏輯708可以根據此二進位加權資料字元1202之值，而施加於各像素711上，以產生各灰階值。此對應於用於各灰階值1302之波形之電氣信號是在：此第一多個連續預先確定時間區間1304之一之期間被啟始，以及在此第二多個預先確定時間區間1306(1-4)之一之期間被終止。在本實施例中，此連續預先確定時間區間1304由時間區間1002(1)、1002(2)、1002(3)、以及1002(4)構成，以及此第二多個預先確定時間區間1306(1-4)對應於時間區間1002(4)、1002(8)、1002(12)、以及1002(1)(時間區間1306(4)對應於此像素下一個調變期間之第一時間區間1002)。換句話說，此用於下一個灰階值之信號之啟始，將用於前一個灰階值之信號終止。
為了啟始像素711上之電氣信號，列邏輯708將數位ON值寫至像素711，而施加至像素711上之先前值為數位OFF(即，第13圖中所示從低至高之轉換)。在另一方面，為了終止在像素711上之電氣信號，列邏輯將數位OFF值寫至像素711，而在此處先前施加數位ON值(即，為從高至低之轉換)。如同於第13圖中所示，在調變期間中，此電氣信號只發生過一次啟始與終止。因此，可以使用單一脈衝將所有16個灰階值寫至像素711。
藉由估計此二進位加權資料字元1202之第一組位元1204之值(例如：B0 與B1 )，此驅動像素711之列邏輯708之前脈衝邏輯804可以決定：何時啟始像素711上之脈衝。尤其僅根據此第一位元組1204之值，前脈衝邏輯804在任何此前三個連續預先確定時間區間1304之期間可以將脈衝啟始。例如，如果B0 =1且B1 =0，則前脈衝邏輯804會在此第三時間區間1002(3)之期間，啟始像素711上之脈衝，如同由灰階波形1302(1)、1302(5)、1302(9)以及1302(13)所顯示者。如果B0 =0且B1 =1，則前脈衝邏輯804會在此第二時間區間1002(2)之期間，啟始像素711上之脈衝，如同由灰階波形1302(2)、1302(6)、1302(10)以及1302(14)所顯示者。如果B0 =1且B1 =1，則前脈衝邏輯804會在此第一時間區間1002(1)之期間，啟始像素711上之脈衝，如同由灰階波形1302(3)、1302(7)、1302(11)以及1302(15)所顯示者。最後，如果B0 =0且B1 =0，則前脈衝邏輯804在任何此等前三個連續時間區間1304之期間，並不啟始像素711上之脈衝。
可操作此列邏輯708之後脈衝邏輯806，而在此連續預先確定時間區間1304之時間區間1002(4)之期間(取決於灰階值)，以啟始像素711上之脈衝；以及在第二多個預先確定時間區間1002(4)、1002(8)、以及1002(12)之期間根據以下值，維持或終止在像素711上之脈衝：二進位加權資料字元1202之位元B2 與B3 之一或兩者之值；而在某些情況下為像素711之目前數位ON或數位OFF值。可操作後脈衝邏輯806，而如果此脈衝並未先前被啟始、以及如果位元B2 及/或B3 具有值1，則在時間區間1002(4)之期間，啟始此在像素711上之脈衝。在此種情形中，後脈衝邏輯806會啟始在像素711上之脈衝，如同由灰階波形1302(4)、1302(8)、以及1302(12)所顯示者。如果，在另一方面，先前在像素711上並未啟始脈衝(即，第一組位元1204均為0)，且位元B2 與B3 均為0，則此後脈衝邏輯806對於所給定調變期間，將在像素711上之脈衝維持低值。
如果此脈衝已先前在像素711上啟始，則可操作後脈衝邏輯806或前脈衝邏輯804之一，在第二多個預先確定時間區間1306(1-4)之一之期間，將此脈衝終止。例如，如果B2 =0且B3 =0，則可操作後脈衝邏輯806，在時間區間1002(4)之期間終止在像素711上之脈衝，如同由灰階波形1302(1)、1302(2)、以及1302(3)所顯示者。如果B2 =1且B3 =0，則可操作後脈衝邏輯806，在時間區間1002(8)之期間終止在像素711上之脈衝，如同由灰階波形1302(4)、1302(5)、1302(6)以及1302(7)所顯示者。如果B2 =0且B3 =1，則可操作後脈衝邏輯806，在時間區間1002(12)之期間終止在像素711上之脈衝，如同由灰階波形1302(8)、1302(9)、1302(10)以及1302(11)所顯示者。如果B2 =1且B3 =1，則後脈衝邏輯806並無法將像素711上之脈衝終止。而是，前脈衝邏輯804將在像素711之下一個調變期間之時間區間1002(1)之期間、取決於下一個灰階值，而終止在像素711上之脈衝。此種情況可以由灰階波形1302(12)、1302(13)、1302(14)以及1302(15)所說明。應注意，後脈衝邏輯806可以或不可以須要此兩個位元B2 與B3 ，以決定何時將像素711上之脈衝終止，這將由以下說明。
如果B2 =1且B3 =1，則前脈衝邏輯804並不總是在時間區間1002(1)之期間將像素711上之脈衝終止。例如，如果對於下一個調變期間，B0 =1且B1 =1，則可操作列邏輯708以啟始在像素711上之新脈衝，而無須終止在先前調變期間在像素711上所施加之脈衝。在此種情形中不將脈衝終止，可以防止在像素711上之電氣信號沒有必要地在數位ON與數位OFF之間轉換。如果灰階波形1302(12)、1302(13)、1302(14)以及1302(15)之一在下一個調變期間是接著灰階波形1302(3)、1302(7)、1302(11)以及1302(15)之一，則此種情形會發生。
以下以另一種方式說明此種調變設計。列邏輯708根據二進位加權資料字元1202之值、在首先(m)個連續時間區間1002(1-4)之一期間，啟始在像素711上之電氣信號。然後，列邏輯708在時間期間1002(1-15)之第m個期間終止在像素711上之電氣信號。此第m個時間區間對應於時間區間1002(4)、1002(8)、1002(12)、以及1002(1)。
通常，數目(m)可以由下式決定：
m=2x
而x等於二進位加權資料字元1202之第一組位元1204中之位元數目。在本實施例中，此等x位元包括至少：此二進位加權資料字元1202之最低有效位元(B0 )，以及選擇性地包括所選擇數目之連續位元(例如：B0 、B1 、以及B2 等)。因此，此第一多個預先確定時間區間1304對應於首先(m)個連續時間區間。
一旦將x界定，則第二多個預先確定時間區間1306(1-4)可以由下式決定：
區間=y2x MOD(2n -1)
而MOD為餘數函數，以及y為大於0且小於或等於(2n /2x )之整數。對於此種情形(y=2n /2x )，此所產生之時間區間為：在像素711調變期間中之第一時間區間1002(1)。依據上式，此對於4-位元二進位加權資料字元1202與第一組位元1204，其中x=2，則此上式所產生第二多個時間區間1306(1-4)對應於：時間區間1002(4)、1002(8)、1002(12)、以及1002(1)。
根據以上說明之驅動設計，取決於時間區間1002，列邏輯708僅須要估計像素資料之特定位元。例如，此列邏輯708在該像素之調變期間之(經調整)時間區間1002(1-3)之期間，根據二進位加權資料字元1202之位元B0 與B1 之值，以更新在像素711上所施加之電氣信號。因為，列邏輯708之前脈衝邏輯804在時間區間1002(1-3)之期間、更新在像素711上所施加之電氣信號。此前脈衝邏輯804僅須要估計：此多位元資料字元1202之第一組位元1204中之位元(B0 、B1 )。雖然，將前脈衝邏輯804耦接以接收第8圖中之完整4-位元資料字元1202。此前脈衝邏輯804可以確實僅接收第一組位元1204(例如：B0 、B1 )。
類似地，在所其餘之(調整)時間區間1002(4)、1002(8)、以及1002(12)，此列邏輯708使用後脈衝邏輯806，以更新在像素711上所施加之電氣信號。此後脈衝邏輯須要此位元B2 與B3 之一或兩個、以及在某些情形中儲存於儲存位元814中像素711之目前值，而在此等時間區間之期間，適當地更新在像素711上之電氣信號1302。例如，列邏輯708須要位元B2 與B3 以在時間區間1002(4)之期間更新：在像素711上之電氣信號。如果位元B2 與B3 之一具有值1，則在時間區間1002(4)之期間，列邏輯708將在像素711上所施加之電氣信號更新至數位ON值。
此下一次像素711在時間區間1002(8)更新時，列邏輯708僅須要位元B3 ，以更新電氣信號。請注意由第13圖，此對於B3 =1之所有灰階值，在時間區間1002(8)之期間將脈衝維持在ON。對於B3 =0之所有灰階值，在時間區間1002(8)之期間，此脈衝為OFF。因此，如果此B3 之值為1，則在時間區間1002(8)之期間，此後脈衝邏輯806將數位ON值施加至像素711上。
其次，在時間區間1002(12)，此後脈衝邏輯806僅須位元B3 、以及先前寫至像素711之值，以適當地更新在像素711上之電氣信號。後脈衝邏輯806經由儲存元件814以存取先前寫至像素711之值，此儲存元件814在當像素711被致能而由列解碼器714更新時，儲存像素711之先前值。響應於位元B2 與先前像素值，此後脈衝邏輯806將數位ON值或數位OFF值施加於輸出812上。
在時間區間1002(12)之期間，如果位元B2 =0，則後脈衝邏輯806將數位OFF值施加於輸出812上，以致於此像素711被切斷(turned off)。此種情形由灰階波形1302(0-3)與1302(8-11)所示。然而，如果B2 =1，則後脈衝邏輯806在將數位ON或數位OFF值施加於輸出812上之前，必須考慮像素711之先前值。如果此儲存於儲存元件814中之先前值為數位ON值(即，數位HIGH)，則後脈衝邏輯806將數位ON值施加至輸出812與像素711上。在另一方面，如果此儲存於儲存元件814中之先前值為數位OFF值(即，數位LOW)，以顯示此在像素711上脈衝已被終止，則後脈衝邏輯806將數位OFF值寫至輸出812與像素711上。換句話說，如果B2 =1，則後脈衝邏輯806並不改變先前儲存於像素711中之值。
因此，列邏輯708可以被認為實施設定/清除功能。在此首先三個時間區間之期間，此前脈衝邏輯804執行設定作業(施加ON)、或不作任何動作。在隨後之時間區間之期間，此後脈衝邏輯806執行清除作業(施加OFF)、或不作任何動作。
最後，應注意，雖然將後脈衝邏輯806耦接以接收第8圖中之完整4-位元資料字元1202。此後脈衝邏輯806可以的確僅接收第二組位元1208(例如：B2 與B3 )。
總之，列邏輯708根據以下位元值，於特定時間區間1002之期間，更新此在像素711上所施加之電氣信號：
所有此等位元灰階值之實現並無須決定：在調變期間之各種時間區間之期間、是否將特定像素上之脈衝終止，以方便大幅降低影像器504之記憶體須求，如同以下將更詳細說明。
現在請參考截至目前所說明第1-13圖，以提供此顯示驅動系統500操作之一般說明。
最初，在開機或當視訊重設時，資料管理器514經由同步輸入端子508接收第一Vsync信號，以及從計時器602經由協調線522接收第一計時信號，且開始將顯示資料供應至影像器504(r,g,b)。為提供顯示資料至影像器504(r,g,b)，此資料管理器514從視訊資料輸入端子510接收視訊資料，將此等視訊資料暫時儲存於畫面緩衝器506A中，然後從畫面緩衝器506A擷取視訊資料(同時，將下一個畫面資料寫至畫面緩衝器506B)，根據顏色(例如：紅色、綠色、以及藍色)以分割視訊資料，且經由各影像器資料線520(r,g,b)，將適當顏色視訊資料提供給各影像器504(r,g,b)。因此，在特定計時信號值(例如：1-15)之前或期間，資料管理器514將顯示資料供應至各影像器504(r,g,b)，而用於與特定時間區間1002有關之特定組902(x)之列713之各像素711。因為在本實施例中，在一些組902(0-14)中包括一直至52個列713。資料管理器514提供經顏色顯示資料至影像器504(r,g,b)，其速率足以在時間區間1002(1-15)之一之期間中，提供52列視訊資料至影像器504(r,g,b)。
此由各影像器504(r,g,b)經由資料輸入720所接收之顏色視訊資料，以一次八位元載入於位移暫存器702中。當將足夠之視訊資料累積用於像素711之整個列713時。此位移暫存器702輸出4位元視訊資料，用於在1280x4資料線734之各一上之各像素711。此由位移暫存器702輸出之視訊資料，在其以先進先出方式輸出至資料線736上之前，載入於FIFO 704中暫時儲存。
當由影像器控制單元516之位址產生器604產生HIGH“負載資料”信號、且施加於負載輸入740上時，此循環記憶體緩衝器706將施加於資料線736上之資料裝載。此與在資料線736上所施加視訊資料有關之列位址由位址產生器604同時產生，且施加於位址輸入730上。此位址由位址轉換器716轉換成：與循環記憶體緩衝器706有關之記憶體位址。將此與用於各像素711與此4-位元視訊資料之各位元有關之記憶體位址施加至：循環記憶體緩衝器706之位址輸出742上，以致於將此4-位元視訊資料依序儲存於：循環記憶體緩衝器706中之有關記憶體位址中。
當此循環記憶體緩衝器706從位址轉換器716接收記憶體位址序列、且此在負載輸入740上信號為LOW時，則此循環記憶體緩衝器706將此與轉換列位址有關列713中用於各像素711之視訊資料，經由資料線738持續輸出至列邏輯708。此列邏輯708之各邏輯單元802(0-1279)將此與其各前脈衝邏輯804(0-1279)與後脈衝邏輯806(0-1279)中像素711之一有關之4-位元視訊資料接收與暫時儲存。列邏輯708同時接收：在調整計時輸入746上之4-位元調整時間值，以及在邏輯選擇輸入748上之邏輯選擇信號。
將提供至位址轉換器716之相同列位址亦提供至時間調整器610。根據此列位址，此時間調整器將此由計時器602所提供計時信號調整，以及將此經調整計時信號施加至：經調整計時輸出匯流排630上，其提供經調整時間值至：邏輯選擇單元606之經調整計時輸入632；以及至影像器504(r,g,b)之經調整計時輸入728。根據此由時間調整器610所接收之調整時間值，此邏輯選擇單元606在邏輯選擇輸出634上提供：HIGH或LOW邏輯選擇信號。此邏輯選擇信號提供給各影像器504(r,g,b)之邏輯選擇輸入726。在本實施例中，此由邏輯選擇單元606輸出之邏輯選擇信號，對於調整時間值1至3為HIGH，以及對於調整時間值為4、8、以及12為LOW。
當將HIGH信號施加至邏輯選擇輸入748上時，此列邏輯708之多工器808(0-279)，以各顯示資料線744(0-1279，1)耦接前脈衝邏輯804(0-1279)之輸出810(0-1279)。因此，當將HIGH邏輯選擇信號施加至邏輯選擇輸入748上時，使用前脈衝邏輯804(0-1279)之輸出，在特定時間區間1002(1-3)之期間更新列713之像素711。類似地，當將LOW信號施加至邏輯選擇輸入748上時，多工器808(0-279)以各顯示資料線744(0-1279，1)耦接後脈衝邏輯806(0-1279)之輸出812(0-1279)。因此，當將LOW邏輯選擇信號施加至邏輯選擇輸入748上時，使用後脈衝邏輯806(0-1279)，在時間區間1002(4)、1002(8)、以及1002(12)之期間，更新此施加至列713之各像素711上之電氣信號。
換句話說，可操作此列邏輯708，在此列713之調變期間之第一部份期間之各多個連續時間區間(例如：時間區間1002(1-4))之期間，以更新此在列713之各像素711上所施加之電氣信號。亦可操作此列邏輯708，在此列713之調變期間之第二部份期間之最後連續時間區間1002經過之後，在每m個時間區間1002更新在像素711上所施加之電氣信號，而m如同以上所界定。
此列解碼器714亦在位址輸入752上從位址產生器604接收列位址，以及經由去能輸入754接收去能信號。當此施加在去能輸入754上之去能信號為LOW時，此列解碼器714將對應於在位址輸入752上所施加列位址之字元線750之一致能。當此像素711之列713由字元線750之一致能時，則經由顯示資料線744(0-1279，2)將施加於各像素711上脈衝之值鎖定於：列邏輯708之有關儲存元件814(0-1279)中。如果將HIGH去能信號施加至去能輸入754上，則列解碼器714會忽略此施加於位址輸入752上之位址，因為此由其上所接收位址對應於：此被載入於循環記憶體緩衝器706中資料之列位址。
根據此經由資料線738所接收之顯示資料、此施加於各像素711上之先前值、此經由調整計時輸入746所接收之調整計時信號、以及施至邏輯選擇輸入748上之邏輯選擇信號，此列邏輯708更新此在顯示器710之特定列713之各像素711上所施加之電氣信號。當此像素711之相對應列713被列解碼器714致能時，此由列邏輯708所產生之數位ON或數位OFF值被鎖定於像素711中。取決於此調整時間值與顯示資料，可操作此列邏輯708，而在其調變期間將在各像素711上之電氣信號(例如：單一脈衝)啟始或終止，以產生灰階值1302(0-15)之一。如同於第13圖中所示，此在各像素711之調變期間，此在各像素711上所施加電氣信號被啟始與終止最多一次。因此，本發明有利地減少在各像素711上所施加電氣信號之轉換次數，因此改善各像素711之電子光學響應。
如同在第13圖中所示，此對應於各灰階值1302(1-15)之脈衝(灰階值為0則不須要脈衝)，在此對應於時間區間1002(1-4)之第一多個時間之一之期間被啟始，以及在對應於時間區間1002(4)、1002(8)、1002(12)、以及1002(1)之第二多個時間之一之期間被終止。
應注意，對於由計時器602所輸出之各計時信號，此資料管理器514、影像器控制單元516、以及影像器504(r,g,b)處理此顯示器710之列713之六個完整組(即，更新其上之電氣信號)。例如，如同在第10圖中所示，當計時器602輸出此具有值1之計時信號，以辨識時間區間1002(1)時，影像器控制單元516與影像器504(r,g,b)必須處理在組902(0)、902(14)、902(13)、902(12)、902(8)、以及902(4)中所有列713。因此，位址產生器604依序輸出此包含於：各組902(0)、902(14)、902(13)、902(12)、902(8)、以及902(4)中各列713之列位址。對於在第9圖中所示之編組，此位址產生器輸出用於列713(0-51)之列位址，然後輸出用於列713(717-767)之位址，然後輸出用於列713(666-716)之位址，然後輸出用於列713(615-665)之位址，然後輸出用於列713(411-461)之位址，以及最後輸出用於列713(207-257)之位址。
響應於所接收之計時信號與列位址，此時間調整器610調整此由計時器602所輸出之時間值，而用於與各組902(0)、902(14)、902(13)、902(12)、902(8)、以及902(4)之各列713有關之調變期間。例如，在第一時間區間1002(1)中，此時間調整器610並不調整此由計時器602所輸出之時間值，而其用於與組902(0)有關之列位址。對於與組902(14)有關之列位址，此時間調整器610將時間值遞減14，且輸出經調整之時間值2。對於與組902(13)有關之列位址，此時間調整器610將時間值遞減13，且輸出經調整之時間值3。對於與組902(8)有關之列位址，此時間調整器610將時間值遞減8，且輸出經調整之時間值8。最後，對於與組902(4)有關之列位址，此時間調整器610將時間值遞減4，且輸出經調整之時間值12。
應注意，此由計時器602所輸出具有值1之計時信號標示：此用於包含於組902(0)中列713之新調變期間之開始。因此，在此列邏輯708可以更新列713(0-51)之前，此資料管理器514必須提供用於列713(0-51)之新的顯示資料至各影像器504(r,g,b)。因此，資料管理器514可以在各種不同時間將用於組902(0)之資料提供至影像器504(r,g,b)。例如，資料管理器514可以在組902(0)由影像器控制單元516與影像器504(r,g,b)處理之前，將所有顯示資料在時間期間1002(1)之開始提供。以替代方式，資料管理器514可以將：用於組902(0)之顯示資料、在前一個時間區間1002(15)之期間、傳送至影像器504(r,g,b)。在此兩種情形之任一中，此用於組902(0-14)之一之顯示資料必須在各時間區間1002(1-15)之期間、傳送至影像器504(r,g,b)。在本實施例中，其假設此資料管理器514在此等組902(11-14)、902(7)、以及902(3)被更新之後、在時間區間1002(15)之期間，將用於組902(0)之顯示資料載入。
因為FIFO 704包括足夠記憶體，以儲存用於列713整個組之顯示資料。資料管理器514可以將用於列713之組902之顯示資料載至影像器504(r,g,b)，而無須與位址產生器604同步。因此，此由多-列記憶體緩衝器704所提供之資料儲存有利地將：提供顯示資料至影像器504(r,g,b)、以及由位止產生器604將顯示資料載入於循環記憶體緩衝器706中之過程有利地解除連接。
不論使用何種設計，將顯示資料提供至影像器504(r,g,b)，此位址產生器604將在適當時間施加：此由資料管理器514提供、用於顯示資料之各列713之“寫入”位址至影像器504(r,g,b)。例如，此位址產生器604可以在各此等組902(11-14)、902(7)、以及902(3)在時間區間1002(1-15)之期間被處理之後，依序地施加此用於顯示資料各列713之寫入位址，此顯示資料與儲存於FIFO 704中之組902(0)有關。以替代方式，位址產生器可以在時間區間1002(1)之開始，施加此用於902(0)之各寫位址。在此兩種方式之任一中，重要的是要注意，此顯示資料必須以此列被處理相同之順序、供應至各影像器504(r,g,b)。在本實施例中，由於將顯示器之列713依序編組於組902(0-14)中，資料以從列713(0)至列713(767)之順序供應至影像器504(r,g,b)。
當此“寫入”位址施加於位址輸出匯流排620上時，位址產生器604亦在負載資料輸出622上施加HIGH負載資料信號，而造成循環記憶體緩衝器706儲存：此由FIFO 704在資料線736上所施加之顯示資料。此外，此施加在負載資料輸出622上之HIGH負載資料信號，亦暫時地將列解碼器714去能，而使其無法將與寫入位址有關之新字元線750致能，以及防止此時間調整器610將：施加於調整計時輸出630(1-2)上調整計時信號改變。
當影像器504(r,g,b)之顯示器710被調變時，此去偏壓控制器608藉由：在整體資料轉換輸出640上施加資料轉換信號、以及在共同電壓輸出638上施加多個共同電壓，而協調各影像器504(r,g,b)之顯示器710之去偏壓過程。此去偏壓控制器608將各影像器504(r,g,b)之顯示器710去偏壓，以避免顯示器710之劣化。以下將說明特殊之去偏壓設計。
因為資料管理器514之操作，此影像器控制單元516與各影像器504(r,g,b)之元件是直接或間接地依靠由計時器602所產生之計時信號。在此顯示器驅動過程期間，各影像器504(r,g,b)之顯示器710之調變保持同步。因此，當此由影像器504(r,g,b)之顯示器710所產生之影像重疊時，可以形成同調且完整顏色之影像。
第14圖為代表方塊圖，其顯示循環記憶體緩衝器706，其具有預先確定數量記憶體而分配用於儲存多位元資料字元1202之各位元。循環記憶體緩衝器706包括：B0 記憶體區段1402、B1 記憶體區段1404、B3 記憶體區段1406、以及B2 記憶體區段1408。在本實施例中，循環記憶體緩衝器706包括：在B0 記憶體區段1402中(1280x156)位元之記憶體、在B0 記憶體區段1402中(1280x156)位元之記憶體、在B1 記憶體區段1404中(1280x156)位元之記憶體、在B3 記憶體區段1406中(1280x144)位元之記憶體、以及在B2 記憶體區段1408中(1280x615)位元之記憶體。因此，對於像素711之各行712，須要156位元記憶體用於位元B0 、須要156位元記憶體用於位元B1 、須要411位元記憶體用於位元B3 、以及須要615位元之視訊記憶體用於位元B2 。此等記憶體容量較習知技術類似系統大幅降低，習知技術須要足夠記憶體以儲存整個畫面之資料。
本發明能夠提供記憶體節省之優點，這是因為顯示器資料之各位元儲存於循環記憶體緩衝器706中之時間長度僅為：此列邏輯708將適當電氣信號1302施加於有關像素711上之長度。回顧以上說明，此列邏輯708根據以下位元值、在特定時間區間1002之期間，更新在像素711上之電氣信號：
因此，此等與像素711有關之位元B0 與B1 在時間區間1002(3)之後不再須要，可以在時間區間1002(3)過後，將位元B0 與B1 丟棄。類似地，位元B3 與可以在時間區間1002(8)過後之任何時間丟棄。最後，位元B2 與可以在時間區間1002(12)過後之任何時間丟棄。如果此第二組位元1208包括兩個以上位元，則此等位元可以從最重要至最不重要之順序丟棄。
通常，此二進位加權資料字元1202之位元、在根據下式所計算之特定在時間區間1002(TD )經過之後丟棄。對於二進位加權資料字元1202之第一組位元1204中之各位元，TD 是根據下式給定：
TD =(2x -1)
而x為第一組位元中之位元數目。
對於二進位加權資料字元1202之第二組位元1208，TD 是根據此組式給定：
TD =(2n -2n-b )，1≦b≦(n-x)
而b為從1至(n-x)之整數，其代表第二組位元1208之第b個最高有效位元。
循環記憶體緩衝器706之各記憶體區段之大小取決於：顯示器710中行712之數目、在各組902中列713之最小數目、在調變期間(例如：TD )中所須特定位元之時間區間1002之數目、以及包括額外列713之組之數目。如同以上說明，在各組902中列713之最小數目由下式所給定：
列之最小數目=INT(r/2n -1)
而r為在顯示器710中列713之數目，n為包含於多位元資料字元1202中之位元數目，以及INT為整數函數，其將十進位數向下捨位至最接近整數。
此具有額外列之組之數目由下式給定：
額外列之組之數=rMOD(2n -1)
其中MOD為餘數函數。
根據以上諸式，此在循環記憶體緩衝器706之區段中所須記憶體之數量可以由下式所給定：
記憶體區段數量=c x[(INT(r/2n -1)xTD )+rMOD(2n -1)]，
而c為在顯示器710中行712之數目。
因此，各記憶體區段必須足夠大以容納：用於在各組902中列之最小數目之視訊資料位元，而用於從調變期間開始之TD 時間區間1002。此外，如果顯示器710中列713之數目在此等組902中並非平均分割，則各記憶體區段必須包括足夠記憶體以容納：此與具有額外列之所有組902中額外列有關之位元。例如，在本實施例中，各組具有最少51個列713，且3組902(0-2)具有額外列。須要位元B0 與B1 用於首先三個時間區間1002(1-3)(即，TD =3)，以及因此，B0 記憶體區段1402與B1 記憶體區段1404為156位元大(即，(51x3)+3)，而用於顯示器710之各行712。類似地，須要位元B3 用於首先8個時間區間1002(1-8)(即，TD =8)，以及因此，B3 記憶體區段1406為411位元大(即，(51x8)+3)，而用於各行712。最後，須要位元B2 用於首先12個時間區間1002(1-12)(即，TD =12)，以及因此，B3 記憶體區段1406為615位元大(即，(51x12)+3)，而用於各行712。
根據上式，當此顯示器710之行712可以在組902間平均分割時，則循環記憶體緩衝器706之記憶體須求為最小。然而，如果此等列713之數目無法在組902中平均分割時，則應注意根據那一個組902包含額外列，而可以進一步降低循環記憶體緩衝器706之記憶體須求。尤其是如果此包含額外列之此等組902之間隔為TD ，則可以進一步降低此特定記憶體區段(例如：B0 記憶體區段1402與B1 記憶體區段1404等)之記憶體須求。例如，在本實施例中有3個組902包括額外列。如果此包括額外列之各組902之間隔為3或更多組902(例如：組902(0)、902(4)、以及902(8)包含額外組)，則B0 記憶體區段1402與B1 記憶體區段1404之記憶體須求可以各減少2位元。
因此相當明顯，本發明較習知技術輸入緩衝器110可以大幅降低用於驅動顯示器710所須記憶體數量。如同以上說明，習知技術輸入緩衝器110包含128x768x4位元(3.93Mbit)記憶體儲存體。相反的，循環記憶體緩衝器706僅包含1.71Mbit記憶體儲存體。因此，循環記憶體緩衝器706之大小僅為習知技術輸入緩衝器110之大約43.5%，且因此，此在影像器504(r,g,b)上所須面積實質上小於：在習知技術影像器102上輸入緩衝器110所須面積。
應注意，可以對本發明實施額外記憶體節省選擇。例如，如果在不同時間將特定資料字元1202之不同位元寫至：循環記憶體緩衝器706，則可將循環記憶體緩衝器706之尺寸減少。在此種實施例中，資料管理器514藉由：在將視訊資料儲存於畫面緩衝器506(A-B)中之前，根據位元平面(例如：B0 、B1 、B2 等)將視訊資料分割，而將資料平面化。因為，在首先3個時間區間1002(1-3)之期間，使用資料字元1202之第一組位元1204，而根據以上說明方法將B0 與B1 位元寫至循環記憶體緩衝器706。然而，一直至時間區間1002(4)為止，此列邏輯708並不須要資料字元1202之第二組位元1208。因此，可以較相對應第一組位元1204(例如：在時間區間1002(4)之前)遲3個時間區間，將第二組位元1208寫至循環記憶體緩衝器706。
如果將位元B2 與B3 (即，第二組位元1208)各別地寫至循環記憶體緩衝器706，則在第二組位元1208中用於各位元之TD 值可以減少3(即，2x -1)個時間區間1002。因此，當在本實施例中調整時，B3 僅在總共5個時間區間1002期間須要，以及B2 僅在總共9個時間區間1002期間須要。因此，B3 記憶體區段1406僅須儲存258位元(即：(51x5)+3)記憶體，用於顯示器710之各行712；以及B2 記憶體區段1408僅須儲存462位元(即：(51x9)+3)記憶體空間。因此，循環記憶體緩衝器706之尺寸為大約1.32百萬位元(1.32M)，或者為習知技術輸入緩衝器110大小之25.4%。此外，循環記憶體緩衝器706之尺寸較以上說明實施例減少大約22.8%。
熟習此技術人士瞭解，可以視須要修正此與循環記憶體緩衝器706各部份有關之記憶體特定數量。例如，增加在各記憶體區段中之記憶體數量，以符合標準記憶體尺寸及/或標準計數器，或考慮到資料傳輸計時須求。作為另一例，此記憶體區段之尺寸可以增加，而另一記憶體區段之尺寸可以減少。的確，可以作許多修正。
第15A圖說明將資料寫至B0 記憶體區段1402之循環次序。此所顯示之記憶體空間代表用於儲存資料位元B0 之記憶體空間，而用於顯示器710之單一行712之像素711。可以將第15A圖中所顯示記憶體空間複製，而用於B0 記憶體區段1402中所有1280個行712。
記憶體空間1402包括156個記憶體位置1504(0-155)，其各儲存顯示資料之最低有效位元(即，位元B0 )，而用於有關像素711。B0 位元以顯示器710之列713被驅動之順序，而寫至記憶體位置1504(0-155)。在本實施例中，將顯示器710之列713(0-767)以從列713(0)至列713(767)之順序驅動。在各時間區間1002，將用於特定組902之各列713之位元B0 ，寫至B0 記憶體區段1402中。
在第15A圖中，將記憶體區段1402顯示5次，以便說明在各種時間之記憶體區段1402。當將B0 位元寫至B0 記憶體區段1402中時，開始將個別記憶體位置1504依序填滿。在時間t1 ，將第5B0 位元(B0 4)寫至B0 記憶體區段1402之第5記憶體位置1504(4)。在時間t1 之前，將位元B0 0-B0 4依序寫至記憶體位置1504(0-3)中。此B0 位元(例如：位元B0 5-B0 154)繼續載入一直至：在稍後時當將第156個位元B0 155寫至最後記憶體位置1504(155)，B0 記憶體區段1402第一次裝滿為止。
因為B0 記憶體區段1402是以“循環”方式裝載，此在B0 155後寫至第一記憶體位置1504(0)後，將下一個位元寫至B0 記憶體區段1402。因此，在時間t3 ，將第157個位元B0 156寫至記憶體位置1504(0)，因而，將位元B0 0覆寫(overwriting)。當此額外B0 位元繼續寫入B0 記憶體區段1402中時，此記憶體位置1504(1-155)以新位元B0 156-B0 311覆寫。例如，在時間t4 ，將第311個位元B0 310寫至記憶體位置1504(154)，因而，將位元B0 154覆寫。此B0 位元之覆寫為可以接受，且達成記憶體須求之減少，因為對於特定B0 位元，此調變期間之首先3個時間期間1002將已經通過。因此，不再須要將B0 位元覆寫，以適當調變有關像素。
此將B0 位元寫至B0 記憶體區段1402之循環過程繼續，而在同時將顯示器710調變。例如，在任何時間tn ，將第1089個位元B0 1089寫至記憶體位置1504(153)，因而，將先前儲存位元B0 933覆寫。在時間tn ，B0 記憶體區段1402已被循環幾乎7次，以儲存用於各行712之B0 顯示資料。請注意使用此名稱(即，B0 X)以辨識特定B0 位元，其只被使用以表示：此已經通過B0 記憶體區段1402之B0 位元序列，以及X並不對應於顯示器710之任何特定列713。
將此用於顯示器710之列713之顯示資料之B0 位元、以其被編組成組902(0-14)相同順序，寫入於B0 記憶體區段1402中。以此方式將B0 位元寫入於B0 記憶體區段1402中可以確保：此與特定列713有關之B0 位元在各調變期間，總是儲存在記憶體位置1504(1-155)相同之一中。此與特定列713有關之B0 位元所儲存之記憶體位址1504是根據下式決定：
記憶體位置=(列位址)MOD(B0 記憶體尺寸)
其中，“列位址”為列713之數位列位址；B0 記憶體尺寸為用於像素711之單一行712之各記憶體區段1402之尺寸(例如：156位元)；以及MOD為餘數函數。顯示資料之B0 位元可以使用相同之式由記憶體位置1504擷取。
第15B圖顯示此將位元B1 寫至記憶體區段1404之順序。此所顯示記憶體空間代表：用於儲存資料之位元B1 之記憶體空間，而用於顯示器710之單一行712之像素711。可以將第15B圖中所示之記憶體空間複製用於：在B1 記憶體區段1404中之所有1280個行712。記憶體區段1404包括156個記憶體位置1508(0-155)，各儲存顯示資料之下一個最低有效位元(即，位元B1 )。此將B1 位元寫入於記憶體位置1508(0-155)之方式、是與將B0 位元寫至記憶體區段1402之方式實質上相同，如同第15A圖所示。
將此用於顯示器710之列713之顯示資料之B1 位元、以其被編組成組902(0-14)相同順序，寫入於B1 記憶體區段1404中。以此方式將B1 位元寫入於B1 記憶體區段1404中可以確保：此與特定列713有關之B1 位元，在各調變期間，總是儲存在記憶體位置1508(1-155)相同之一中。此與特定列713有關之B1 位元所儲存之記憶體位址可以根據下式決定：
(列位址)MOD(B0 記憶體尺寸)
其中，“列位址”為列713之數位列位址；B1 記憶體尺寸為用於：顯示器710之單一行712之各記憶體區段1404之尺寸(例如：156位元)；以及MOD為餘數函數。顯示資料之B1 位元可以使用相同之式由記憶體位置1508擷取。
第15C圖顯示：將位元B3 寫至記憶體區段1406之順序。此所顯示記憶體空間代表：用於儲存資料之位元B3 之記憶體空間，而用於顯示器710之單一行712之像素711。可以將第15C圖中所示之記憶體空間複製用於：在B3 記憶體區段1406中之所有1280個行712。
記憶體空間1406包括411個記憶體位置1512(0-410)，各儲存顯示資料之最高有效位元(即，位元B3 )，而用於有關像素711。將位元B3 以顯示器710之列713被驅動順序、寫入於記憶體位置1512(0-410)中。在本實施例中，將顯示器710之列713(0-767)以從列713(0)至713(767)之順序驅動。在各時間區間1002期間，將用於特定組902之各列713之位元B3 寫入於B3 記憶體區段1406中。
當將B3 位元寫入於B3 之記憶體區段1406中時，記憶體位置1512(0-410)開始填入。在時間t1 ，在將位元B0 4與B1 4各寫入於B0 之記憶體區段1402與B1 之記憶體區段1404大約相同時間，將第5個B3 位元(B3 4)寫入於B3 之記憶體區段1406之第5個記憶體位置1512(4)中。在時間t1之前，將位元B3 0-B3 3寫入於記憶體位置1512(0-3)中。將B3 位元(例如：位元B3 5-B3 409)繼續裝載，一直至在稍後時間t5 、當將第411個位元B3 410寫入於最後記憶體位置1512(410)時，B3 之記憶體區段1406第一次成為裝滿為止。
因為B3 之記憶體區段1406是循環式，在位元B3 410之後，寫至B3 之記憶體區段1406之下一個位元，將寫至第一個記憶體位置1512(0)。因此，在時間t6 ，將第412個位元B3 411寫入於記憶體位置1512(0)中，因而將位元B3 0覆寫。再度，當將B3 位元寫入於B3 之記憶體區段1406中時，則以新位元B3 411-B3 821將記憶體位置1512(1-410)覆寫。例如，在時間t7 ，將第821個位元B3 820寫入於記憶體位置1512(409)中，因而將位元B3 409覆寫。
此將B3 位元寫至B3 之記憶體區段1406之循環過程繼續，而同時將顯示器710調變。例如，在任何時間tn ，將第3286個位元B3 3285寫入於記憶體位置1512(408)中，因而將先前儲存之位元B3 2874覆寫。在時間tn ，B3 之記憶體區段1406將已經幾乎循環8次，而儲存用於各行712之B3 顯示資料。再度說明，使用此名稱(即，B3 X)以辨識特定B3 位元，以顯示位元順序，而非與此特定位元有關任何特定列713。
將此用於顯示器710之列713之顯示資料之B3 位元，以其將在組902(0-14)中編組之相同順序、寫入於B3 之記憶體區段1406中。以此種方式將B3 位元寫入於B3 之記憶體區段1406中可以確保：與此特定列713有關之B3 位元在各調變期間，總是儲存於此等記憶體位置1512(0-410)相同之一中。此與特定列713有關B3 位元所儲存之記憶體位置1512根據下式決定：
記憶體位置=(列位址)MOD(B3 記憶體大小)，
其中，“列位址”為列713之數字列位址；B3 記憶體大小為用於各像素711單一行712各記憶體區段1406之大小(例如：411位元)；以及MOD為餘數函數。顯示資料之B3 位元可以使用相同之式從記憶體位置1512擷取。
第15D圖顯示將位元B3 2寫入於記憶體區段1408中之順序。此所顯示記憶體空間代表此用於儲存位元B2 之記憶體空間，此資料用於顯示器710之單行712之像素711。將此在第15D圖中所示之記憶體空間複製，而用於B2 之記憶體區段1408中所有1280個行712。
記憶體空間1408包括615個記憶體位置1516(0-614)，其各儲存用於有關像素711之顯示資料之第二最高有效位元(即，位元B2 )。B3 位元以顯示器710之列713被驅動之順序，而寫入於記憶體位置1516(0-614)中。在本實施例中，顯示器710之列713(0-767)是此從列713(0)至列713(767)之順序驅動。在各時間區間1002期間，將用於特定組902各列713之位元B2 寫入於B2 之記憶體區段1408中。
當將B3 位元寫入於B2 之記憶體區段1408中時，開始將記憶體位置1516(0-614)裝入。在時間t1 ，在將位元B0 4、B1 4、以及B3 4各寫入於B0 之記憶體區段1402、B1 之記憶體區段1404、以及B3 之記憶體區段1406大約相同時間，將第5個B2 位元(B2 4)寫入於B2 之記憶體區段1408之第5個記憶體位置1512(4)中。在時間t1 之前，將位元B2 0-B2 3寫入於記憶體位置1516(0-3)中。將B2 位元(例如：位元B2 5-B2 613)繼續裝載，一直至在稍後時間t8 ，當將第615個位元B3 614寫入於最後記憶體位置1516(614)中時，B2 之記憶體區段1408第一次成為裝滿為止。
因為B2 之記憶體區段1408是循環式，在位元B2 614之後，寫至B2 記憶體區段1408之下一個位元，將寫至第一個記憶體位置1516(0)。因此，在時間t9 ，將第616個位元B2 615寫入於記憶體位置1516(0)中，因而將位元B2 0覆寫。再度，當將B2 位元寫入於B2 之記憶體區段1408中時，則以新位元B2 615-B2 1299將記憶體位置1516(1-614)覆寫。例如，在時間t710 將第1229個位元B3 1228寫入於記憶體位置1516(613)中，因而將位元B2 613覆寫。
此將B2 位元寫至B2 之記憶體區段1408之循環過程繼續，而同時將顯示器710調變。例如，在任何時間tn ，將第4918個位元B3 4917寫入於記憶體位置1512(612)中，因而將先前儲存之位元B3 4302覆寫。在時間tn ，B3 之記憶體區段1408將已經幾乎循環8次，而儲存用於各行712之B2 顯示資料。再度說明，使用此名稱(即，B2 X)以辨識特定B2 位元，而非表示：列713與此特定位元有關。
將此用於顯示器710之列713之顯示資料之B2 位元，以其將在組902(0-14)中編組之相同順序、寫入於B2 之記憶體區段1408中。以此種方式將B2 位元寫入於B2 之記憶體區段1408中可以確保：與此特定列713有關之B2 位元在各調變期間，總是儲存於此等記憶體位置1516(0-614)相同之一中。此與特定列713有關B2 位元所儲存之記憶體位置1516根據下式決定：
記憶體位置=(列位址)MOD(B2 記憶體大小)，
其中，“列位址”為列713之數字列位址；B2 記憶體大小為用於各像素711單一行712各記憶體區段1408之大小(例如：615位元)；以及MOD為餘數函數。顯示資料之B2 位元可以使用相同之式從記憶體位置1516擷取。
如同由第14圖與第15A-15D圖之說明而為明顯，此顯示資料之新位元是覆寫在：列邏輯708不再須要之顯示資料之位元上。然而，每一次將像素711更新時，此列邏輯708從循環記憶體緩衝器706接收四位元之顯示資料。因此，在特定時間區間之期間，此由列邏輯708所接收之一些顯示資料對於特定像素711是錯誤的，可取決於時間區間操作此列邏輯708，以忽略此所接收用於像素之顯示資料之特定位元。例如，在本實施例中，在此像素調變期間中在過了(調整)時間區間1002(3)後，可操作此列邏輯708，以忽略位元B0 與B1 。以此方式，列邏輯708根據時間區間，藉由忽略顯示資料之無效位元，而將其丟棄。
第16圖為方塊圖，其更詳細地顯示位址產生器604。位址產生器604包括：更新計數器1602、轉換表1604、組產生器1606、讀取位址產生器1608、寫位址產生器1610、以及多工器1612。
更新計數器1602經由計時輸入618從計時器602接收4-位元計時信號，以及經由同步輸入616接收Vsync信號，且經由更新計數線1614，將多個3-位元計數值提供給轉換表1604。此更新計數器1602所產生更新計數值之數目等於：在各時間區間1002期間所更新組902(0-14)之數目。因此，在本實施例中，更新計數器1602依序輸出0至5之六個不同計數值，以響應在計時輸入618上所接收之計時信號。
轉換表1604從更新計數器1602接收各3-位元更新計數值，將此更新計數值轉換成各轉換值，且將此轉換值輸出至4-位元轉換值線1616上。因此，因為此更新計數器1602在每個時間區間1002提供六個更新計數值，轉換表1604在每個時間區間1002亦輸出六個轉換值。在本實施例中，轉換表1604為簡單之查閱表，其查閱此從更新計數器1602所接收各更新計數值有關之特定轉換值。如同先前顯示，各組902是在其”調整”調變期間在六個時間區間1002之一期間被更新。此六個時間區間對應於時間區間1002(1)、1002(2)、1002(3)、1002(4)、1002(8)以及1002(12)。因此，各轉換值對應於時間區間1002(1)、1002(2)、1002(3)、1002(4)、1002(8)以及1002(12)之一。特別是，轉換表1604將更新計數值0-5各轉換成轉換值1-4、8、以及12。
組產生器1606從轉換表1604接收4-位元轉換值，以及從計時輸入618接收時間值，且取決於時間值與轉換值，輸出組值其顯示在與時間值有關之特定時間區間1002中更新一組902(0-14)。因為轉換表1604在每個時間區間輸出六個轉換值，組產生器1606在每個時間區間1002產生六個組值，且將此等值施加至4-位元組值線1618上。各組值根據以下過程而決定：
組值=時間值-轉換值
if組值＜0
則組值=組值+(時間值)max
end if
而(時間值)max 代表由計時器602所產生之最大時間值，其在本實施例中為15。
讀取位址產生器1608經由組值線1618接收各組值、經由計時輸入618接收時間值、經由同步輸入616接收同步信號。讀取位址產生器1608從組產生器1606接收組值，且以上升順序將此與組值有關之列位址依序輸出至10-位元讀取位址線1620上。
此讀取位址產生器1608亦計算在計時輸入618上所接收隨後計時信號間之間中從組產生器1606接收組值之數目。當在時間區間1002中所接收組值之數目小於或等於6、且讀取位址產生器1608正在產生列位址時，此讀取位址產生器1608亦在寫致能線1622上產生LOW寫致能信號。將寫致能線1622耦接至：寫入位址產生器1610、多工器1612之控制端子、以及至負載資料輸出622。此LOW寫致能信號將寫位址產生器1610去能，且指示多工器1612將讀取位址線1620與位址輸出匯流排620耦接，以致於將此“讀取”列位址傳送至時間調整器610與影像器504(r,g,b)。
此施加於負載資料輸出622上之LOW寫致能信號作為LOW負載資料信號，而用於時間調整器610、循環記憶緩衝器706、以及列解碼器714。因此，當此寫致能信號保持LOW時：時間調整器610調整此由計時器602所產生之時間值，而用於由讀取位址產生器1608所產生之各讀取列位址；循環記憶體706將與各讀取列位址有關之顯示資料之位元輸出；以及列解碼器714將對應於各讀取列位址之字元線750致能。
當在一時間區間中所接收組值之數目等於6、且在讀取位址產生器1608已產生用於第6組值之最後讀取列位址一段短時間後，讀取位址產生器1608將HIGH寫致能信號施加於寫致能線1622上。作為響應，此寫入位址產生器1610開始在寫位址線1624上產生“寫”列位址，以致於將新的資料列寫入於循環記憶緩衝器706中。此外，當將HIGH寫致能信號施加於寫致能線1622上時，可操作此多工器1612將寫位址線1624與位址輸出匯流排620耦接。因此，將寫位址傳送至時間調整器610與影像器504(r,g,b)。此HIGH寫致能信號(即，HIGH負載資料信號)亦將時間調整器610與列解碼器714去能，且造成此循環記憶緩衝器706將來自多列記憶體緩衝器704之顯示資料載入於：此與所產生寫列位址有關之記憶體位置中。
此寫入位址產生器1610亦：經由計時輸入618接收此顯示時間區間1002之計時信號；經由同步輸入616接收Vsync信號。當此寫致能信號為HIGH時，此寫入位址產生器1610輸出用於列713之列位址，其調變期間在隨後之時間區間1002中開始。例如，如果此經由計時輸入618所接收之計時信號具有：對應於時間區間1002(1)之值1，則此寫入位址產生器1610將會產生用於：與第二組902(1)有關列713之列位址。類似地，如果此計時信號具有值2，則此寫入位址產生器1610將會產生用於：與第三組902(2)有關列713之列位址。作為另一個例子，如果此計時信號具有值15，則此寫入位址產生器1610將會輸出此用於：與第一組902(0)有關列713之列位址。以此方式，此儲存於FIFO 704中顯示資料之列，在其由列邏輯708須要以調變顯示器710之前，可以寫至循環記憶緩衝器706中。
第17A圖顯示三個互相連接之表，其顯示第16圖一些元件之輸出。第17A圖包括：更新計數值表1702、轉換值表1704、以及組值表1706。此更新計數值表1702顯示：由更新計數器1602所連續輸出之六個計數值0-5。轉換值表1704顯示由轉換表1604所輸出之特定轉換值，而用於由更新計數器1602所接收之特定更新計數值。例如，如果轉換值表1604接收計數值0，則轉換表1704輸出值1。類似地，如果更新計數器1602輸出計數值1、2、3、4、以及5，則轉換表1604各輸出轉換值2、3、4、8以及12。如同以上說明，此轉換表1704之轉換值對應於時間值/時間區間1002，在此區間期間，此組902在其調變期間被更新。
當接收到特定轉換值與時間值(於頂部列中顯示)時，此組產生器1606產生在組值表1706中所示之特定組值。再度，組產生器1606根據下列邏輯過程計算組值：
組值=時間值-轉換值
If組值＜0
則組值=組值+(時間值)max
end if
其中，(時間值)max 代表由計時器602所產生之最大時間值，其在本實施例中為15。例如，對於由計時器602所產生時間值1所顯示之時間區間1002(1)，則此組產生器1606產生組值0、14、13、12、8、以及4，以各響應於所接收之轉換值1、2、3、4、8、以及12。的確，如同於第10圖中所示，此等組902(0)、902(14)、902(13)、902(12)、902(8)、以及902(4)是在第一時間區間1002(1)，以此順序更新。作為另一個例子，對於由時間值2所顯示之時間區間1002(2)，則此組產生器1606產生組值1、0、14、13、9、以及5，以各響應於所接收之轉換值1、2、3、4、8、以及12。的確，如同於第10圖中所示，此等組902(1)、902(0)、902(14)、902(13)、902(9)、以及902(5)是在第一時間區間1002(2)之期間，以此順序更新。
第17B圖為表1708，其顯示由讀取位址產生器1608所輸出之列位址，而用於由組產生器1606所接收之特定組值。如同於第17B圖所示，對於特定組902，此讀取位址產生器1608輸出用於顯示器710以下列713之列位址：
組0：列0至列51(R0-R51)
組1：列52至列103(R52-R103)
組2：列104至列155(R104-R155)
組3：列156至列206(R156-R206)
組4：列207至列257(R207-R257)
組5：列258至列308(R258-R308)
組6：列309至列359(R309-R359)
組7：列360至列410(R360-R410)
組8：列411至列461(R411-R461)
組9：列462至列512(R462-R512)
組10：列513至列563(R513-R563)
組11：列564至列614(R564-R614)
組12：列615至列665(R615-R665)
組13：列666至列716(R666-R716)
組14：列717至列767(R717-R767)
第17C圖為表1710，其顯示由寫位址產生器1610所輸出之列位址，而用於經由計時輸入618由計時器602所接收之各特定時間值。如同於第17C圖所示，對於顯示時間區間1002特定組時間值，此寫位址產生器1610輸出用於顯示器710以下列713之列位址：
時間值/區間1002(1)：列52至列103(R52-R103)
時間值/區間1002(2)：列104至列155(R104-R155)
時間值/區間1002(3)：列156至列206(R156-R206)
時間值/區間1002(4)：列207至列257(R207-R257)
時間值/區間1002(5)：列258至列308(R258-R308)
時間值/區間1002(6)：列309至列359(R309-R359)
時間值/區間1002(7)：列360至列410(R360-R410)
時間值/區間1002(8)：列411至列461(R411-R461)
時間值/區間1002(9)：列462至列512(R462-R512)
時間值/區間1002(10)：列513至列563(R513-R563)
時間值/區間1002(11)：列564至列614(R564-R614)
時間值/區間1002(12)：列615至列665(R615-R665)
時間值/區間1002(13)：列666至列716(R666-R716)
時間值/區間1002(14)：列717至列767(R717-R767)
時間值/區間1002(15)：列0至列51(R0-R51)。
第18圖更詳細顯示位址轉換器716。此位址轉換器716包括：10-位元列位址輸入1802；t0-位元記憶體位址輸出1804；以及多個位址轉換模組1806(4)，其各與n-位元二進位加權資料字元、例如二進位加權資料字元1202之特定位元(例如：B0 -B3 )相關。轉換模組1806(1)將列位址轉換至：位於循環記憶緩衝器706之B0 之記憶體區段1402中、B0 之記憶體位置1504有關之記憶體位址中。轉換模組1806(2)將相同列位址轉換至：位於循環記憶緩衝器706之B1 之記憶體區段1404中、B1 之記憶體位置1508有關之記憶體位址中。轉換模組1806(3)將相同列位址轉換至：位於循環記憶緩衝器706之B3 之記憶體區段1406中、B3 之記憶體位置1512有關之記憶體位址中。最後，轉換模組1806(4)將相同列位址轉換至：位於循環記憶緩衝器706之B2 之記憶體區段1408中、B2 之記憶體位置1516有關之記憶體位址中。然後，將此經轉換之記憶體位址施加至記憶體位址輸出1804上，以致於循環記憶緩衝器706將資料載入於：循環記憶緩衝器706中有關記憶體位置中或從其讀取資料。
轉換模組1806(1-4)使用以下算法將列位址轉換至：用於循環記憶緩衝器706之各記憶體區段1402、1404、1406、以及1408之記憶體位址中。
位元B0 :(列位址)MOD(B0 記憶體大小)
位元B1 :(列位址)MOD(B1 記憶體大小)
位元B3 :(列位址)MOD(B3 記憶體大小)
位元B2 :(列位址)MOD(B2 記憶體大小)，
而MOD為餘數函數。
應注意，因為B0 之記憶體區段1402與B1 之記憶體區段1404為相同大小，以致於可以將轉換模組1806(1)或1806(2)從位址轉換器716去除。然而，顯示各別模組用於一般性說明解釋。
第19圖為方塊圖，其更詳細地顯示影像器504(r,g,b)之一部份。尤其，顯示器710包括：配置於多個行712(0-1279)與多個列713(0-767)中之像素單元陣列711(r,c)，其中r代表特定列，c代表特定行。此外，資料經由各一此等顯示資料線744(0-1279,1)，而寫入於各一此等行712(0-1279)中之各像素711(0-767,c)，以及將各像素711(0-797,c)之先前值經由各一此等顯示資料線744(0-1279,2)，而提供至列邏輯708。因此，將像素711之各行712(0-767)經由兩個各別資料線744(0-1279，1-2)(為簡單起見顯示為單一2-位元線)耦接至列邏輯708。類似地，將各一此等列713(0-767)中各像素711(r,0-1279)經由各一此等字元線750(0-767)而致能。此外，顯示器710包括：耦接至各像素711之電路(未圖示)之整體資料轉換線756。整體資料轉換線756從整體資料轉換輸入722接收資料轉換信號，且同時將此資料轉換信號提供至各像素711。顯示器710亦包括：覆蓋此整個像素陣列711(r,c)之共同電極758。在本實施例中，此共同電極758為銦錫氧化物(ITO)層。最後，將電壓經由共同電壓供應端子760施加於共同電極758上，其由共同電壓輸入724接收共同電壓(第7圖)。
此施加至共同電壓供應端子760上之電壓、與施加至整體資料轉換線756上之資料轉換信號，藉由去偏壓控制器608(第6圖)而控制與協調。此去偏壓控制器608經由：影像器控制單元516之共同電壓輸出638、與影像器504(r,g,b)之共同電壓輸入724，將正常或反轉共同電極電壓(VCn或VCi)施加於共同電壓供應端子760上。此去偏壓控制器608亦施加數位HIGH或數位LOW電壓至整體資料轉換線756上。此去偏壓控制器608如同以下說明實施顯示器710之去偏壓。
第20A圖更詳細顯示像素711(r,c)之第一實施例，而(r)與(c)代表像素711位於其中之列與行之交叉處。在此第20A圖中所顯示之實施例中，像素711包括：儲存元件2002、互斥或(XOR)閘2004、電晶體2005、以及像素電極2006。儲存元件2002為靜態隨機存取記憶體(SRAM)閂。儲存元件2002之控制端子耦接至字元線750(r)，其與像素711位於其中之列713(r)相連接；以及儲存元件2002之資料輸入端子，耦接至顯示資料線744(c,1)，其與像素711位於其中之行712(c)相連接。儲存元件2002之輸出耦接至XOR閘2004之輸入。XOR閘2004之另一輸入耦接至整體資料轉換線756。此在字元線750(r)上之寫信號造成：此來自列邏輯708而施加在資料線744(c,1)上之更新信號(例如：數位ON或OFF電壓)之值、被鎖定於儲存元件2002中。
取決於此由儲存元件2002與整體資料轉換線756施加在XOR閘2004輸入上之信號，可以操作XOR閘將HIGH或LOW驅動電壓施加在像素電極2006上。例如，如果此施加在資料轉換線756上之信號為數位HIGH，則電壓轉換器2004將此由儲存元件2002所反轉之電壓輸出值施加在像素電極2006上。在另一方面，如果此施加在資料轉換線756上之信號為數位LOW，則電壓轉換器2004將此由儲存元件2002所輸出電壓值施加在像素電極2006上。因此，取決於此施加在整體資料轉換線756上之信號，此鎖定於儲存元件2002中之資料位元將施加至像素電極2006(正常狀態)上，或此反轉之鎖定位元將施加至像素電極2006(反轉狀態)上。
響應於此在字元線750(r)上之信號，此電晶體2005選擇性地將儲存元件2002之輸出與顯示資料線744(c,2)耦接。當列解碼器714將寫信號施加至字元線750(r)上時，電晶體2005導通，因此，將儲存元件2002之輸出施加至顯示資料線744(c，2)上。資料線744(c,2)然後將儲存元件2002之輸出傳輸至列邏輯708，以致於可以使用在像素電極2006上之電流值，以決定寫至儲存元件2002之下一個值。
第20B圖顯示根據本發明像素711(r,c)之實施例。在此替代實施例中，像素711(r,c)是與在第20A圖中所顯示實施例相同，所不同者為此XOR閘2004是以經控制之電壓反相器2008取代。電壓反相器2008在其輸入端子上接收由儲存元件2002所輸出之電壓，而具有耦接至整體資料轉換線756之控制端子，且將其輸出施加至像素電極2006上。此經控制反相器2008提供相同輸出，以響應於如同第20A圖之XOR閘2004相同輸入。的確，可以使用任何等同邏輯以取代XOR閘2004或反相器2008。
請注意，此等像素單元711可以有利的為單一閂鎖單元。此外，因為此施加至像素電極2006上之電壓、可以僅藉由將轉換器2004或2008之電壓輸出切換而反轉，因此可以容易地實施顯示器710之去偏壓，而無須將資料覆寫至像素711，因此相較於習知技術可以減少所須之頻寬。
在第20A與20B圖中所顯示之實施例中，像素711為反射式的。因此，像素電極2006為反射式像素鏡。然而，應注意，本發明可以與其他光線調變裝置一起使用，其包括但並不受限於：透射式顯示器與可變形鏡裝置(DMD)。
表1為真值表，其顯示此用於本發明特定實施例之各XOR閘2004與電壓反相器2008之輸入與輸出值。
此標示為“儲存元件”之行表示：此由儲存元件2002所輸出之數位邏輯值；此標示為“整體DD-bar”之行表示：此由去偏壓控制器608施加至整體資料轉換線756上之數位邏輯值；以及此標示為“像素電壓”之行表示：此由XOR閘2004或反相器2008施加至像素電極2006上之數位邏輯值。在本實施例中，在任何行中之“1”代表數位HIGH電壓(例如：5V)，以及在任何行中之“0”代表數位LOW電壓(例如：0.3V)。當將數位HIGH(即，數位1)施加在資料轉換線756上時，像素711是在反轉狀態中；以及當將數位LOW(即，數位0)施加在資料轉換線756上時，像素711是在正常狀態中。
如果儲存元件2002之輸出為HIGH，且施加至資料轉換線756上之反轉信號為LOW，則電壓轉換器2004、2008將數位HIGH電壓施加至像素電極2006上。如果儲存元件2002之輸出為HIGH，且施加至資料轉換線756上之反相信號為HIGH，則電壓轉換器2004、2008將數位LOW電壓施加至像素電極2006上。如果儲存元件2002之輸出為LOW，且施加至資料轉換線756上之反轉信號為LOW，則電壓轉換器2004、2008將數位LOW電壓施加至像素電極2006上。最後，如果儲存元件2002之輸出為LOW，且施加至資料轉換線756上之反相信號為HIGH，則電壓轉換器2004、2008將數位HIGH電壓施加至像素電極2006上。
第21圖為電壓圖，其顯示施加在：各像素711之像素電極2006、與共同電極758上之電壓。尤其，此電壓圖包括：第一預先確定電壓VC_n、第二預先確定電壓Von_n、第三預先確定電壓Von_i、第四預先確定電壓Voff_n、第五預先確定電壓Voff_i、以及第六預先確定電壓VC_i。當此等像素711是在正常狀態(例如：此施加至整體資料轉換線756上之信號為數位0)中驅動時，去偏壓控制器608將“正常”共同電壓VCn施加在共同電極758上；以及電壓轉換器2004、2008將：具有電壓值為V1之“正常”ON電壓Von_n、或具有電壓值為V0之“正常”OFF電壓Voff_n施加至像素電極2006上。當像素711是以反轉狀態驅動時，去偏壓控制器608將“反轉”共同電壓VCi施加在共同電極758上；以及電壓轉換器2004、2008將：具有電壓值為V0之“反轉”ON電壓Von_i、或具有電壓值為V1之“反轉”OFF電壓Voff_i施加至像素電極2006上。
此Von_n與VC_n間之電壓差造成：亮或“ON”像素。此Voff_n與VC_n間之電壓差造成：暗或“OFF”像素。請注意，跨此液晶材料之反轉ON與OFF電壓(即，各為Von_i與Voff_i)之大小與正常ON與OFF電壓(即，各為Von_n與Voff_n)之大小相等，然而方向相反。因為液晶之光學響應取決於RMS電壓，所以對於正常與反相電壓液晶之光學響應相同。
此去偏壓控制器608將VCn或VCi施加至顯示器710之共同電壓供應端子760上。此外，取決於將那一種電壓施加至共同電壓供應端子760上，去偏壓控制器608將數位高或數位低資料轉換信號施加至整體資料轉換線756上，以致於施加於各像素711之像素電極2006上之電壓、與施加於顯示器710之共同電極758上之共同電壓相同，是在正常與反轉狀態中。藉由將電壓之方向在各像素711之像素電極2006與共同電極758之間切換，去偏壓控制器608可以有效地將顯示器710去偏壓。當此隨時間之淨DC電壓為大約為0時，此等像素711被去偏壓。
應注意，此在第21圖中所示之電壓圖為示範性質，以及可以使用許多不同電壓以產生“ON”像素與“OFF”像素。例如，VCn、VCi、Voff_n、以及Voff_i可以均為相同電壓VC，因此減少此跨像素711所施加不同電壓之數目。然後，Von_n、Von_i具有相對於VC相同之電壓大小，但具有相反極性。在此種情形中，VC、Von_n、以及Von_i可以各具有值0V、3.3V以及-3.3V。作為另一個例子，VC_n與VCi可以為相同電壓VC，以致於Von_n大於VC、Von_i小於VC、Voff_n大於VC但小於Von_n、以及Voff_i小於VC但大於Von_i。的確，可以使用許多可能設計以驅動本發明之像素711。
第22A圖顯示根據本發明實施例之去偏壓設計2300A，用於將顯示器710去偏壓。此在第22A圖中所顯示之波形是用於：組902(0)之視訊資料任意畫面(例如：畫面n)。在本實施例中，組902(0)之畫面時間(且每隔一組902(1-14))被分割成：在其各畫面時間內之兩個完整調變期間2302(1)與2302(2)，以致於此組之畫面時間中、將相同顯示資料寫至顯示器710兩次。如同在各調變期間2302(1)與2302(2)中所示，將灰階值9寫至像素711之儲存元件2002(標示為“儲存元件”)作為例子。在時間區間1002(1-2)期間，儲存元件2002之輸出為數位LOW；對於時間區間1002(3-11)期間，儲存元件2002之輸出為數位HIGH；在時間區間1002(12-15)期間，儲存元件2002之輸出回至數位LOW值。因此，在各調變期間2302(1)與2302(2)，在時間區間1002(3-11)期間、像素711應為ON，以及在時間區間1002(1-2)與1002(12-15)期間、像素711應為OFF。
當此在共同電極758與像素電極2006間電壓為數位OFF值時，由於在VC_n與Voff_n、或VC_i與Voff_i間之電壓差，而產生跨液晶層之小DC偏壓。此外，當此在共同電極758與像素電極2006間之電壓降為數位ON值時，則由於在VC_n與Von_n、或VC_i與Von_i間之電壓差，而產生跨像素711之液晶層之較大DC偏壓。如同以上顯示，DC偏壓可以造成離子遷移，其可導致液晶顯示器之劣化。
為了將顯示器710去偏壓，此去偏壓控制器608在每個時間區間1002，將施加至共同電極758之電壓(標示VC)與整體資料轉換線756之電壓(標示為整體D/D-bar)，在其正常(第一偏壓方向)與反轉(第二偏壓方向)狀態間切換。因此，當將正常電壓VC_n施加至共同電極758時，此去偏壓控制器608將數位LOW值施加於整體資料轉換線756上；以及當反轉電壓(VC_i)施加至共同電極758時，此去偏壓控制器608將數位HIGH值施加至整體資料轉換線756上。最後，此去偏壓控制器608在各時間區間1002之中點，將此施加至共同電極758與整體資料轉換線756上之波形，在其正常與反轉狀態間切換。請注意，因為將灰階值寫至顯示器兩次，此整體資料轉換信號與共同電極可以在時間區間1002之間邊界切換，且仍然可以達成有效去偏壓。
響應於此在整體資料轉換線756上之信號，電壓轉換器2008將施加至像素電極2006上之電壓切換，而當此在共同電極758上之電壓亦切換時，可以將液晶單元保持在正確之ON或OFF狀態。例如，當儲存元件2002具有鎖定於其中之數位LOW值時，則此施加至像素電極2006之電壓應為OFF電壓。在此種情形中，此施加至像素電極2006之電壓在Voff_n與Voff_i間切換，而各與此施加至共同電極758之電壓在VC_n與VC_i間之切換同步，以致於此像素711保持OFF。與此相對地，當儲存元件2002具有鎖定於其中之數位HIGH值時，則此施加至像素電極2006之電壓應為ON電壓。此施加至像素電極2006之電壓在Von_n與Von_i間切換，而各與此施加至共同電極之電壓在VC_n與VC_i間之切換同步，以致於此像素711保持ON。
綜上所述，即使此施加至像素電極2006上之電壓在像素711 ON或OFF之時間期間改變，此跨像素711之液晶之電壓大小保持相同，因為在共同電極758上之電壓亦被切換。因此，取決於此鎖定儲存元件2002中位元之值，像素711保持在ON狀態或OFF狀態中。
如同觀看第22A圖而為明顯，雖然在時間區間1002(1-2)與1002(12-15)期間像素711為OFF，仍然存在0伏特之淨DC偏壓，這是因為將正常OFF電壓與反相OFF電壓施加相同期間。類似地，雖然在時間區間1002(3-11)期間像素711為ON，仍然存在0伏特之淨DC偏壓，這是因為將正常ON電壓與反相ON電壓施加相同期間。這在兩個調變期間2302(1)與2302(2)均為此種情形。
因為像素711在每個時間區間1002被去偏壓，此去偏壓設計2300A提供增加之優點：在一畫面時間期間，並無須將顯示資料寫至各像素711兩次。因此，顯示器710可以被完美地去偏壓，而不論各畫面包含多少調變期間。如同於第22A圖中所示，將畫面時間分割成兩個調變期間2302(1)與2302(2)，且將資料寫入兩次，以減少在顯示影像中之閃爍，但此第二調變期間並無必要，因為，在各調變期間2302(1)與2302(2)，此跨顯示器710之各像素711之淨DC偏壓為0伏特。
雖然，此在第22A圖中所示之去偏壓設計用於組902(0)，各其他組902(1-14)可以藉由此調變設計有效地去偏壓，即使各組902(1-14)是與一畫面時間(即，調變期間)有關，其對各其他組902之畫面時間在時間上偏移。可以產生有效去偏壓而不論畫面時間如何，因為對於時間區間1002之一半，此跨像素711所施加電壓為正常(即，第一偏壓方向)；且對於各時間區間1002期間、此時間區間1002之一半，此跨像素711所施加電壓反轉(即，第二偏壓方向)。因此，在各時間區間1002期間，不論像素711所在之組902，此跨各像素711液晶材料產生0伏特之淨DC偏壓。
此跨液晶電壓之經常切換，並不會不利地影響液晶單元之光電響應，此如同說明為習知技術之缺點。這是因為以上說明之去偏壓切換並不會改變液晶之狀態(即，ON或OFF)，且在此轉換期間並不允許液晶放鬆閒置。相對的，在此習知技術之二進位加權PWM設計中各調遍期間中，此液晶狀態可以改變許多次。相對的，此根據本發明單一脈衝調變設計，此像素711之實際狀態只改變兩次。
最後，應注意，此施加在整體資料轉換線756與顯示器710之共同電壓供應端子760上之波形、在數位HIGH與數位LOW之間一致地轉換。可以將整體資料轉換線756與共同電壓供應端子760組合成：用於顯示器710之單一輸入。例如，可以將像素711之電壓轉換器2004、2008耦接至共同電極758，以致於此施加至共同電壓供應端子760與共同電極758上之反轉電壓會造成：電壓轉換器2004、2008將施加至各像素電極2006上之電壓反轉。
第22B圖顯示在隨後畫面(即，畫面n+1)期間，將偶數灰階值(4)寫至像素711之儲存元件2002，此與在第22A圖中所示之奇數灰階值(9)不同。藉由使用去偏壓設計2300A，此去偏壓控制器608可以對於所有偶數(以及奇數)灰階值將像素711完美地去偏壓，因為此跨像素711所施加電壓在各時間區間1002期間，對於時間區間1002之一半為正常，對於時間區間1002之另一半為反轉，而不論是將數位ON或數位OFF值施加至儲存元件2002上。
亦應注意，此等由去偏壓控制器608所施加之波形每隔一畫面反轉。例如，在第22B圖中所示之畫面n+1期間，此施加於共同電極758與整體資料轉換線756上之波形為：在第22A圖中在畫面n期間施加於共同電極758與整體資料轉換線756上所施加波形之反轉。在本實施例中，並無須將此等信號在每個畫面反轉，然而，如同以下說明，其可以方便去偏壓設計2300A之替代實施例。此外，此等信號為簡單的方波，其特別容易產生。
第22C圖顯示替代之去偏壓設計2300B，其為去偏壓設計2300A之修正版本。此設計並不將此施加於共同電極758與整體資料轉換線756上之去偏壓波形、在每個時間區間1002反轉一次，此去偏壓控制器608將偏壓方向每(z)個時間區間1002反轉一次。在本實施例中，z等於2。藉由將波形每隔一個時間區間1002反轉，此去偏壓控制器608並無須將在共同電極758與整體資料轉換線756上之電壓值經常切換，因此可以降低此系統之功率須求。最後，請注意第22C圖顯示將奇數灰階值(11)在各調變期間2302(1)與2302(2)施加於像素711上。在此整個畫面期間，產生淨DC偏壓2Von_i。
第22D圖顯示去偏壓設計2300B之第二個畫面n+1，在此期間再度將灰階值(11)寫至像素711之儲存元件2002。在畫面n+1期間，此施加於共同電極與整體資料轉換線756上之波形為：第22C圖中所示之畫面n之反轉。因此，在畫面n+1之調變期間2302(1)與2302(2)產生等於2Von_n之淨DC偏壓。當將畫面n與n+1之DC偏壓加在一起時，在此兩個畫面上產生淨DC偏壓0。
雖然，在兩個相繼畫面期間施加等值之灰階值之可能性最初看來很小，在實際上，相同灰階值通常施加在許多畫面時間上施加於像素711上。這是由於此事實，在每秒鐘將顯示資料之許多(例如：60個或更多)顯示資料之畫面寫至像素711。此外，如果有足夠可供使用之頻寬，則另人期望無論如何重複相同資料，例如，以減少所顯示影像中之閃爍。
第22E～F圖顯示在畫面n+2與n+3期間，將灰階值(10)寫至像素711。如同於第22E～F圖中顯示，當偶數灰階值施加於其上時，亦可將像素711去偏壓。此由去偏壓控制器608在畫面n+2期間所施加之波形為在先前在畫面n+1期間所施加波形之反轉。類似地，此在畫面n+3期間由去偏壓控制器608所施加波形(第22F圖)為在畫面n+2期間所施加之波形之反轉。在畫面n+2期間，產生等於2Von_i之淨DC偏壓。在畫面n+3期間，所產生DC偏壓等於2Von_n。因此，在兩個畫面n+2與n+3上，在像素711上之淨DC偏壓為0伏特。
請注意特定灰階值會造成各畫面0伏特之淨DC偏壓。例如，灰階值(4)會造成：各畫面0伏特之淨DC偏壓。此外，如同以上說明，各組902(0-14)是與一畫面時間有關，其在時間上與每一個其他組902時間偏移。因此，如果此在第22C圖中所示波形是用於組902(0)，則此用於組902(1)之調變期間將在與組902(1)有關之調變期間2302(1)之時間區間1002(2)之期間開始。然而，因為此施加於共同電極758與整體資料轉換線756上之電壓波形，對於在畫面時間中15個時間區間1002具有正常值，以及在畫面時間中15個時間區間具有反轉值，因此，不論像素畫面時間何時開始，可以在至少兩個畫面時間上將像素711去偏壓。最後應注意，並無須將顯示資料每畫面寫至像素711兩次。此顯示資料可以只寫一次，然而，此由去偏壓控制器608所產生之波形將不會一致，因為，此等波形在每個畫面被反轉。
最後，如果因為在隨後畫面期間將不同灰階值寫至儲存元件2002，而使得像素711並未完全去偏壓，則像素711將在長時間期間被近似去偏壓。這是因為在延伸之時間期間產生：大致相等數目之過大Von_n與Von_i。因此，本案發明人發現此去偏壓設計2300B提供顯示器710可接受之去偏壓。
第23A～23D圖顯示根據本發明用於像素711去偏壓之畫面(n)至(n+3)之另一個去偏壓設計2400。如同先前實施例，像素711之畫面時間等於兩個調變期間2402(1)與2402(2)，各由15個時間區間1002(1-15)所構成。
在去偏壓設計2400中，此去偏壓控制器608在每個畫面期間，將相同電壓波形施加至共同電極758與整體資料轉換線756上，所不同者為在各畫面將波形向左位移一個時間區間1002。例如，在第23B圖中顯示畫面n+1，將波形向左位移一個時間區間1002。在第23C圖中顯示畫面n+2，將波形向左位移另一個時間區間1002。在第23D圖中顯示畫面n+3，將波形向左再位移另一個時間區間1002。畫面n+4具有與在第23A圖中所顯示相同波形。
此由去偏壓控制器608所產生波形，亦每兩個畫面期間1002在反轉與正常狀態間切換。取決於此由偏壓控制器608所產生波形已經位移多少時間區間，此等波形可以在畫面開始在僅一個時間區間1002後反轉。例如，因為此等波形在第23B圖中已經位移一個時間區間1002，此第一次信號施加至共同電極758與整體資料轉換線756上被反轉，這是在第23B圖中僅一個時間區間1002後發生。
此去偏壓控制器608將此施加至共同電極758與整體資料轉換線756上之波形在各畫面期間位移一個時間區間1002，以致於顯示器710之一些組902(0-14)被完全去偏壓，而其他並未完全去偏壓。對於時間區間1002每一次位移，此由去偏壓控制器608所施加之波形被位移(-90)度而異相，以致於每四個畫面重覆特定波形。因為，此由去偏壓控制器608所施加之波形須要四個畫面以重複，當相同畫面資料施加於像素711上連續四個畫面時，可以發生像素711之完全去偏壓。
例如，在第23A圖中，在第一畫面n期間將灰階值(9)寫至像素711。根據此施加於顯示器710之共同電極758與整體資料轉換線756之波形狀態，在畫面n期間像素711具有淨DC偏壓2Voff_i。在第23B圖中，此由去偏壓控制器608所產生之電壓波形向左位移一個時間區間1002，而對畫面n+1所產生之淨DC偏壓等於2Von_n。然後，在第23C圖中，此由去偏壓控制器608所產生之電壓波形向左位移兩個時間區間1002，而在畫面n+2期間對於像素711所產生之淨DC偏壓等於2Voff_n。最後，在第23D圖中，此由去偏壓控制器608所產生之電壓波形向左位移三個時間區間1002，而對畫面n+3所產生之DC偏壓等於2Von_i。因此，在此四個畫面上淨DC偏壓等於：2Voff_i+2Von_n+2Voff_n+2Von_i。因此，在四個畫面之後，像素711被完全去偏壓。雖然在一些情況下淨DC偏壓仍然存留(例如：當對於四個畫面此在像素711上之顯示資料並不恆定)。本案發明人發現，此去偏壓設計2400可以滿意地將像素711去偏壓。
應注意，如果所使用之電壓改變，則此DC偏壓結果可以改變。例如，如果使用電壓設計，而VC_n、VC_i、Voff_n、以及Von_i均為相同電壓，則根據在第23A圖與第23C圖中所示之波形，可以將像素711完全去偏壓。的確，此種“位移”去偏壓設計之許多變化均為可能。
目前已經完成此具有4-位元灰階值用於顯示視訊資料之本發明實施例之說明。以下之說明是針對：用於驅動具有8-位元(每個顏色)灰階資料之影像器之實施例。應瞭解，本發明可以具有較大或較小位元解析度之視訊資料一起使用。
第24圖為根據本發明另一實施例另一顯示器驅動系統2500之方塊圖。此驅動系統2500包括：顯示驅動器2502、紅色影像器2504(r)、綠色影像器2504(g)、藍色影像器2504(b)、以及多個畫面緩衝器2506(A)與2506(B)。顯示驅動器2502從視訊資料源(未圖示)接收輸入，其包括：經由同步輸入端子之Vsync信號、經由24-位元視訊資料輸入2510之8-位元視訊資料、以及經由時脈輸入端子2512之時脈信號。各此等影像器2504(r,g,b)包括像素單元之陣列(未圖示)，其被配置成1285個行與768個列而用於顯示影像。
顯示驅動器2502包括：資料管理器2514、與影像器控制單元2516。資料管理器2514被耦接以接收來自：Vsync輸入端子2508、視訊資料輸入端子2510、以及時脈輸入端子2512之輸入。資料管理器2514經由144-位元緩衝資料匯流排2518耦接至各此等畫面緩衝器2506(A)與2506(B)，以及經由多個(在本實施例中16個)影像器資料線2520(r，g，b)耦接至各影像器2504(r,g,b)。緩衝資料匯流排2518之數目為組合影像器資料線2520(r，g，b)之三倍，然而，其他比例(例如：2倍、4倍等)亦為可能。最後，資料管理器2514被耦接，經由協調線2522從影像器控制單元2516接收協調信號。影像器控制單元2516耦接至：Vsync輸入2508、協調線2522、以及經由多個(在本實施例中22個)影像器控制線2524(r，g，b)而至各此等影像器2504(r,g,b)。
此顯示器驅動系統2500之元件與在第5圖中所示之顯示器驅動系統500實施實質上相同功能，所不同者為其各元件適用於處理8-位元視訊資料而非4-位元視訊資料。例如，資料管理器2514經由視訊資料輸入端子2510接收24-位元視訊資料(每顏色8位元)。此外，影像器2504(r,g,b)適用於操控與顯示此8-位元視訊資料，以致於可以顯示一直至256個不同灰階值(強度位準)。影像器控制單元2516使用22個影像器控制線2524、根據8-位元調變設計，提供控制信號至各此等影像器2504(r,g,b)。
第27圖為方塊圖，其更詳細地顯示影像器控制單元2516。影像器控制單元2516包括：計時器2602、位址產生器2604、邏輯選擇單元2606、去偏壓控制器2608、以及時間調整器2610。計時器2602、位址產生器2604、邏輯選擇單元2606、去偏壓控制器2608、以及時間調整器2610各執行：與計時器602、位址產生器604、邏輯選擇單元606、去偏壓控制器608、以及時間調整器610相同之一般性功能，所不同者為其被修正用於8-位元資料設計，如同以下將說明者。
如同計時器602，此計時器2602藉由產生計時信號序列，以協調影像器控制單元2516各種元件之操作。計時器2602作用如同計時器602，所不同者為計時器2602會產生255(即，28 -1)個時序信號。因此，計時器2602從1至255連續計數，且將8-位元時間值輸出至：8-位元計時器輸出匯流排2614上。一旦此計時器2602抵達255之值，計時器2602將回路回，以致於下一個時間值輸出為1。計時器2602經由計時器輸出匯流排2614與協調線2512將時間值提供至資料管理器2514，以致於此資料管理器2514保持與影像器控制單元2516同步。
位址產生器2604運作類似如同位址產生器604。然而，位址產生器2604從計時器2602接收8-位元時序信號，以及根據8-位元時序信號，將列位址提供至：影像器2504(r,g,b)與時間調整器2610。如同位址產生器604，此位址產生器2604具有：多個輸入包括，Vsync輸入2616與計時輸入2618；以及多個輸出包括，10-位元位址輸出匯流排2620與單一位元負載資料輸出2622。
此時間調整器2610根據從位址產生器2604所接收之列位址，藉由調整由計時器2602輸出之時間值，而類似於時間調整器610地運作。然而，時間調整器2610經由計時器輸出匯流排2614，接收來自計時器2602之8-位元時間值；經由輸入2626接收來自位址產生器2604之去能調整信號；以及經由位址輸出匯流排2620從位址產生器2604接收10-位元位址。響應於此等輸入，時間調整器2610將8-位元經調整時間值施加至：經調整時間值輸出匯流排2630上。
如同邏輯選擇單元606，此邏輯選擇單元2606提供邏輯選擇信號至各此等影像器2504(r,g,b)。此邏輯選擇單元2606根據：在計時輸入2632上從時間調整器2610所接收之8-位元經調整時間值，將HIGH或LOW邏輯選擇信號施加至邏輯選擇輸出2634上。例如，如果此施加至經調整計時輸入2632上之經調整時間值為：第一多個預先確定時間值(例如：時間值1至3)之一，則可操作邏輯選擇單元606，將數位HIGH值施加至邏輯選擇輸出2634上。以替代方式，如果此調整時間值為：第二多個預先確定時間值(例如：時間值4至255)之一，則可操作邏輯選擇單元2606，將數位LOW值施加至邏輯選擇輸出2634上。
去偏壓控制器2608作用類似於去偏壓控制器608，但其響應於：來自計時器2602之8-位元計時信號，而非4-位元計時信號。此去偏壓控制器2608控制用於各此等影像器2504(r,g,b)之去偏壓過程，以便防止液晶材料之劣化。因此，此去偏壓控制器2608經由此耦接至時間值輸出匯流排2614之計時輸入2636接收時間值，且使用此時間值將去偏壓信號施加至：共同電壓輸出2638與整體資料轉換輸出2640上。如果將此去偏壓設計修正以適應由計時器2602所產生之8-位元計時信號，則此去偏壓控制器2608可以實施在第22A～F圖與第23A～D圖中所詳細說明之一般去偏壓設計。
最後，影像器控制線2524將影像器控制單元2516各種元件之輸出，傳送至各此等影像器2504(r,g,b)。尤其，影像器控制線2524包括：經調整時間值輸出匯流排2630(8線)、位址輸出匯流排2620(10線)、負載資料輸出2622(1線)、邏輯選擇輸出2634(1線)、共同電壓輸出2638(1線)、以及整體資料轉換輸出2640(1線)。因此，影像器控制線2524包括22條控制線，其各從影像器控制單元2516之特定元件提供信號至各影像器2504(r,g,b)。各此等影像器2504(r,g,b)從影像器控制單元2516接收相同信號，以致於此等影像器2504(r,g,b)保持同步。
第26圖為方塊圖，其更詳細地顯示此等影像器2504(r,g,b)之一。影像器2504(r,g,b)包括：位移暫存器2702、多列記憶體緩衝器2704、循環記憶體緩衝器2706、列邏輯2708、顯示器2710其包括配置成1280個行2712與768個列2713之多個像素2711、列解碼器2714、位址轉換器2716、多個影像器控制輸入2718、以及顯示器資料輸入2720。影像器控制輸入2718包括：整體資料轉換輸入2722、共同電壓輸入2724、邏輯選擇輸入2726、調整計時輸入2728、位址輸入2730、以及負載資料輸入2732。整體資料轉換輸入2722、共同電壓輸入2724、邏輯選擇輸入2726、以及負載資料輸入2732均為單線輸入，且各耦接至影像器控制線2524之：整體資料轉換線2640、共同電壓線2638、邏輯選擇線2634、以及負載資料線2622。類似地，調整計時輸入2728為8-線輸入耦接至影像器控制線2524之經調整時間值輸出匯流排2630，以及位址輸入2730為10-線輸入耦接至影像器控制線2524之位址輸出匯流排2620。最後，顯示器資料輸入2720為16線輸入耦接至顯示驅動器2502之16個影像器資料線2520(r，g，b)之各組，用於接收各紅、綠、或藍顯示資料而用於影像器2504(r,g,b)。影像器2504(r,g,b)之元件與影像器504(r,g,b)相對應元件(第7圖)執行實質上相同功能，但其被修正以適應8-位元調變設計，如同以下所說明者。
位移暫存器2702接收且暫時儲存用於：像素2711之單一列2713之顯示資料。此顯示資料經由資料輸入2720一次16位元(兩個8-位元資料字元)寫入位移暫存器2702，一直至完整列2713之顯示資料被接收與儲存為止。在本實施例中，此位移暫存器2702是足夠大以儲存用於列2713中各像素2711之八位元顯示資料。換句話說，位移暫存器2702可以儲存10240位元(例如：1280像素/列x8位元/像素)之顯示資料。一旦此位移暫存器2702接收用於像素單元2711完整列2713之資料，則此列資料經由資料線2734而位移至多列記憶體緩衝器2704中。
此多列記憶體緩衝器2704為先進先出(FIFO)緩衝器，其提供暫時儲存用於儲存：從位移暫存器2702所接收多個完整列之視訊資料。在本實施例中，此多列記憶體緩衝器2704經由：此包括1280x8個別線之資料線2734，一次接收完整列之8-位元視訊資料。當此FIFO 2704充滿資料時，此首先接收之資料被位移至資料線2736上，以致於資料可以轉換至循環記憶體緩衝器2706中。FIFO 2704包含足夠記憶體以儲存4(即，上限(768/28 -1)個完整列2713之8-位元顯示資料，或大約41k(103 )位元。
此循環記憶體緩衝器2706接收：由FIFO 2704在資料線2736上所施加8-位元顯示資料之列，且儲存此視訊資料足夠數量時間，而用於此對應於在顯示器2710之適當像素2711上所施加資料之信號。此循環記憶體緩衝器2706響應於：在位址輸入2742上所施加經調整位址、與在負載輸入2740上所施加之負載資料信號，而裝載與擷取資料。取決於在負載輸入2740與位址輸入2742上所施加信號，此循環記憶體緩衝器2706將由：FIFO 2704在資料線2736上所施加8-位元顯示資料之列裝載，或將先前儲存8-位元顯示資料之列施加至資料線2738上，其數目亦為1280 x 8。此等位元載入或擷取之記憶體位置是由位址轉換器2716所決定。
此列邏輯2708取決於由與各像素2711有關8-位元顯示資料所界定之灰階值，而將單一資料位元載入於：顯示器2710之像素2711中。此列邏輯2708經由資料線2738接收完整列之8-位元顯示資料，以及根據此顯示資料以及在某些情形中載入於像素2711中之先前資料，經由多個(1280 x 2)顯示資料線2744，更新此等鎖定於特定列2713之各像素2711中之位元。如同以上相對於4位元實施例說明，以及由於以下8位元實施例之說明而為明顯，取決於此特定更新時間，此由列邏輯2708所接收之一或更多個8-位元資料可以為無效。然而，列邏輯2708可以根據剩餘有效位元，以決定將位元之適當值寫至各像素2711。
此列邏輯2708根據下列信號/資料，從施加在資料線2738上資料而產生鎖定於像素2711中之位元：經由調整計時輸入2746從時間調整器2610(第27圖)所接收之經調整時間值、經由邏輯選擇輸入2748從邏輯選擇單元2606所接收邏輯選擇信號、以及選擇性地經由顯示資料線2744之一半所接收先前鎖定於像素2711中之資料。藉由將適當值之位元鎖定於像素2711中，此列邏輯2708將各像素2711上電性脈衝啟始與終止。此脈衝之寬度對應於：與各特定像素2711有關之顯示資料之灰階值。
如同列邏輯708，此列邏輯2708為“看不見”之邏輯元件。換句話說，此列邏輯2708無須知道其正在處理顯示器2710之那一個列2713。而是，此列邏輯2708接收：用於特定列2713之各像素2711之8-位元資料字元、用於特定列之各像素2711之先前資料值、在經調整計時輸入2746上之經調整時間值、以及在邏輯選擇輸入2748上之邏輯選擇信號。根據此顯示資料、先前資料值、經調整時間值、以及邏輯選擇信號，此列邏輯2708決定：在特定調整時間此像素應為“ON”或“OFF”，且將數位HIGH或數位LOW值施加至顯示資料線2744之相對應之一上。因此，各像素2711以單一脈衝驅動，而在此施加8-位元資料值期間相較於習知技術、有利地減少將液晶充電與閒置之次數。
顯示器2710與顯示器710實質上相同。一對顯示資料線2744提供資料給：顯示器2710之1280個行之2712之各一，且從其接收先前資料。此外，顯示器2710之各列2713藉由多個(在此例中為768)字元線2750之一而致能。此等像素2711之結構如同第20A或20B圖中所示、或為任何適當之等同結構。此外，共同電壓供應端子2760將正常或反轉共同電壓供應至：此覆蓋各像素2711之顯示器2710之共同電極2758。同樣地，整體資料轉換線2756將資料轉換信號供應至各像素2711，以致於可以將像素2711之偏壓方向由正常方向切換至反轉方向，反之亦然。因為，像素2711之結構類似於在第20A～20B圖中所顯示者，因此，像素2711並未更詳細顯示。
如同列解碼器714，此列解碼器2714將此等字元線2750之一能與列邏輯2708同步，以致於此先前鎖定於此經致能列2713之像素2711中之資料、可以經由顯示資料線2744之一半讀回至列邏輯2708，以及此由列邏輯2708施加至顯示資料線2744之一半上之新資料可以鎖定於：顯示器2710之正確列2713之各像素2711中。列解碼器2714包括：10-位元位址輸入、去能輸入2754、以及768個字元線2750作為輸出。取決於在位址輸入2752上所接收之列位址、以及在去能輸入2754上所施加之信號，可操作此列解碼器2714(例如：藉由施加數位HIGH值)將此等字元線2750之一致能。
位址轉換器2716從位址輸入2730接收10-位元列位址，將各列位址轉換成多個記憶體位址，且提供此記憶體位址至循環記憶體緩衝器2706之位址輸入2742。尤其，位址轉換器2716提供此用於顯示資料各位元之個別記憶體位址。例如，在目前8-位元驅動設計中，此位址轉換器2716將在位址輸入2730上所接收之列位址轉換成8個不同記憶體位址：此與循環記憶體緩衝器2706之最低有效位元(B0 )區段有關之第一記憶體位址、此與循環記憶體緩衝器2706之下一個最低有效位元(B1 )區段有關之第二記憶體位址、此與循環記憶體緩衝器2706之最高有效位元(B7 )區段有關之第三記憶體位址、此與循環記憶體緩衝器2706之下一個最高有效位元(B6 )區段有關之第四記憶體位址、此與循環記憶體緩衝器2706之第二下一個最高有效位元(B5 )區段有關之第五記憶體位址、此與循環記憶體緩衝器2706之第三下一個最高有效位元(B4 )區段有關之第六記憶體位址、此與循環記憶體緩衝器2706之第四下一個最高有效位元(B3 )區段有關之第七記憶體位址、以及此與循環記憶體緩衝器2706之第五下一個最高有效位元(B2 )區段有關之第八記憶體位址。
第27圖為方塊圖，其更詳細地顯示列邏輯2708。列邏輯2708包括多個邏輯單元2802(0-1279)，其各負責施加資料位元至顯示資料線2744(0-1279，1)之各一上，且從顯示資料線2744(0-1279，2)之各一接收先前所施加之資料位元。各邏輯單元2802(0-1279)包括：前脈衝邏輯2804(0-1279)、後脈衝邏輯2806(0-1279)、以及多工器2808(0-1279)。此前脈衝邏輯2804(0-1279)與後脈衝邏輯2806(0-1279)各包括：單-位元輸出2810(0-1279)與2812(0-1279)。此等輸出2810(0-1279)與2812(0-1279)各提供單一位元輸入至各多工器2808(0-1279)。最後，各邏輯單元2802(0-1279)包括儲存元件2814(0-1279)，用於接收與儲存先前寫至顯示器2710相關行2712中像素2711之閂鎖之資料位元。每一次顯示器710之列713由列解碼器714致能時，儲存元件2814(0-1279)接收新資料值，以及將先前寫入資料提供至各後脈衝邏輯2806(0-1279)。請注意，此用於顯示資料線2744之符號再度依據符號2744(行數、資料線數)。
列邏輯2708之運作類似於列邏輯708，所不同者為前脈衝邏輯2804(0-1279)與後脈衝邏輯2806(0-1279)被設計成：在全部或部份8-位元資料字元上、而非在4-位元資料字元上操作。前脈衝邏輯2804(0-1279)與後脈衝邏輯2806(0-1279)亦各經由調整計時輸入2746接收8-位元調整時間值。此外，各多工器2808(0-1279)經由邏輯選擇輸入2748接收邏輯選擇信號。此施加於邏輯選擇輸入2748上邏輯選擇信號、對於第一多個預先確定調整時間值為HIGH，且對於其餘第二多個預先確定調整時間值為LOW。在本實施例中，此邏輯選擇信號對於調整時間值1至3為HIGH，以及對於任何其他調整時間值為LOW。
第28圖為方塊圖，其顯示根據本發明將顯示器2710之列2713編組之另一方法。在此實施例中，將顯示器2710之列2713分割成255(即，28 -1)個組2902(0-254)。因為組2902之數目等於：由計時器2602所產生時間值之數目，此顯示驅動系統2500之功率須求與調變隨著時間保持實質上均勻。
在顯示器2710所分割成之組2902(0-254)中，組2902(0-2)各包含4列2713，而其餘組各包含3列2713。尤其，組2902(0-254)包括以下列2713：
組0：列0至列3
組1：列4至列7
組2：列8至列11
組3：列12至列14
組4：列15至列17
組5：列18至列20
組6：列21至列23
組7：列24至列26
組8：列27至列29
…
組252：列759至列761
組253：列762至列764
組254：列765至列767
最後，應注意，此列2713編組之方式對應於：此用於決定每組最小數目列之式、此包括額外列之組數、以及此包含最小數目列之組數，如同以上參考第9圖所說明者。
第29圖為時序圖3000，其顯示根據本發明替代實施例之調變設計。時序圖3000顯示將各組2902(0-254)之調變期間分割成多個(即，28 -1)個彼此相等時間區間3002(1-255)。各時間區間3002(1-255)對應於由計時器2602所產生各時間值(1-255)。
此由列邏輯2708所計算之資料位元，在組之各調變期間中寫至各組2902(0-254)之像素列2713。因為組2902(0-254)之數目等於：時間區間3002(1-255)之數目，各組之調變期間在時間區間3002(1-255)之一開始，以及在距調變期間開始經過255個時間區間3002(1-255)之後結束。例如，組2902(0)所具有調變期間在時間區間3002(1)之開始而開始，以及經過時間區間3002(255)後結束。組2902(1)所具有調變期間在時間區間3002(2)之開始而開始，以及經過時間區間3002(1)後結束。組2902(2)所具有調變期間在時間區間3002(3)之開始而開始，以及經過時間區間3002(2)後結束。此用於組2902(3-253)之調變期間之趨勢持續，而以組2902(254)結束，其所具有調變期間在時間區間3002(254)之開始而開始，以及經過時間區間3002(253)後結束。此用於各組2902之調變期間之第一時間區間3002在第29圖中是以星號(*)表示。
列邏輯2708與列解碼器2714根據由影像控制單元2516所提供之控制信號，在此組之各調變期間將各組2902(0-254)更新66次。例如，列邏輯2708在以下時間區間更新組2902(0)：3002(1)、3002(2)、3002(3)、3002(4)、3002(8)、3002(12)、3002(16)、3002(20)、3002(24)、3002(28)、3002(32)、3002(36)、3002(40)、3002(44)、3002(48)、3002(52)、3002(56)、3002(60)、3002(64)、3002(68)、3002(72)、3002(76)、3002(80)、3002(84)、3002(88)、3002(92)、3002(96)、3002(100)、3002(104)、3002(108)、3002(112)、3002(116)、3002(120)、3002(124)、3002(128)、3002(132)、3002(136)、3002(140)、3002(144)、3002(148)、3002(152)、3002(156)、3002(160)、3002(164)、3002(168)、3002(172)、3002(176)、3002(180)、3002(184)、3002(188)、3002(192)、3002(196)、3002(200)、3002(204)、3002(208)、3002(212)、3002(216)、3002(220)、3002(224)、3002(228)、3002(232)、3002(236)、3002(240)、3002(244)、3002(248)、以及3002(252)。列邏輯2708在時間區間3002(1-3)期間，使用前脈衝邏輯2804(0-1279)以產生資料位元；而在時間區間3002(4)、3002(8)、3002(12)....3002(248)、以及3002(252)期間，使用後脈衝邏輯2806(0-1279)以產生資料位元。
當此時間區間3002(1-255)調整用於特定組之調變期間時，在此等時間區間3002(1-255)期間之一些相同期間，將其餘組2902(1-254)更新為組2902(0)。例如，對於所接收而與組2902(0)有關之列位址，時間調整器2610並不調整：此由計時器2602所接收之時序信號。對於與組2902(1)有關之列位址，此時間調整器2610將從計時器2602所接收之時序信號遞減1。對於與組2902(2)有關之列位址，此時間調整器2610將從計時器2602所接收之時序信號遞減2。此對於所有組2902之趨勢持續，一直至最後此與組2902(254)有關之列位址，此時間調整器2610將從計時器602所接收之時序信號遞減254為止。
因為各組2902(1-254)在各組之調變期間中之相同時間區間之期間被更新，時間調整器2610輸出66個不同調整時間值。此特定時間調整器2610輸出調整時間值1、2、3、4、8、12、16、20、24、28、32、36、40、44、...、232、236、240、244、248、以及252。如同先前說明，邏輯選擇單元2606在邏輯選擇輸出2634上施加數位HIGH選擇信號、而用於經調整時間值1至3，且產生數位LOW用於所有其餘經調整時間值。因此，多工器2808(0-1279)以顯示資料線2744(0-1279，1)耦接前脈衝邏輯2804(0-1279)之輸出2810(0-1279)，而用於經調整時間值1、2、以及3；以及以顯示資料線2744(0-1279，1)耦接後脈衝邏輯2806(0-1279)之輸出2812(0-1279)，而用於其餘63個經調整時間值。
除了顯示在其調變期間中組2902被更新之次數以外，圖3000亦包括更新記號3004，其顯示：在各時間區間3002(1-255)期間由列邏輯2708將那些組2902(0-254)更新。因為此顯示器被分割成組2902(0-254)之數目等於時間區間3002(1-255)之數目，此在各時間區間3002(1-255)期間所更新組之數目(例如：66)相同。此所提供優點為：在操作期間此影像器2504(r,g,b)與顯示驅動器2502電力須求保持大致均勻。
第30圖為時序圖，其顯示特定組2902(x)之列2713(i-i+3)在特定時間區間3002期間被更新。組2902(x)中之各列2713(i-i+3)由列邏輯2708在66個時間區間3002中之不同時間更新。在第30圖中提供更新顯示器3102(i-i+3)，以品質地顯示何時將特定列2713(i-i+3)相對於其他列更新。LOW之更新顯示器3102(i-i+3)顯示：此相對應列2713(i-i+3)在此時間區間3002中尚未被更新。在另一方面，HIGH之更新顯示器3102(i-i+3)顯示：此列2713(i-i+3)已被更新。在組2902(x)中，此列邏輯2708在第一時間更新此施加於第一列2713(i)上之電氣信號，然後在稍後一段短時間在列2713(i)被更新後，此列邏輯2708更新下一列2713(i+1)。各列2713(i-i+3)在先前列被更新後一段短時間被連續更新，一直至在組2902(x)中所有列(例如：3或4)被更新為止。應注意此僅具有三列之組2902(3-254)，在第30圖中所示列i+3將不會被更新，因為此種列並不存在。
應瞭解，此更新顯示器之用意為對於此等列之順序提供品質之顯示。雖然，在第30圖中顯得此所顯示時間期間之大約一半使用於更新列i-i+3。實際上，取決於所使用特定電路之速率，其典型地須要少許多之時間。
因為列邏輯2708在不同時間更新此特定組2902(x)之所有列2713(i-i+3)，顯示器之各列在其本身次-調變期間中更新。換句話說，因為各組2902(0-254)由列邏輯2708於調變期間處理，其相對於組2902(0-254)之其他各組時間偏移，以及在組2902(x)中之每一列2713(i-i+3)在不同時間由列邏輯2708更新。顯示器2710之各列2713在其本身調變期間被更新，此調變期間取決於列之組2902(0-254)之調變期間。
亦應注意，雖然列邏輯2708在每時間區間3002所更新之組2902(0-254)數必須大於列邏輯708(第7圖)所更新者，列邏輯2708在每時間區間3002所更新較少列2713。例如，在時間區間1002中，此由列邏輯708所更新列713之最大數目為309(例如，在時間區間1002(3)與1002(4)中)。在本實施例中，在時間區間1002中，此由列邏輯2708所更新列2713之最大數目為201(例如，在時間區間1002(3)與1002(4)中)。因此，在本實施例中，在時間區間1002中，此由列邏輯2708所更新較少列2713。然而，在各組2902被更新期間之時間區間3002之數目增加。
第31圖顯示如何決定：組2902(0-254)更新期間之時間區間3002之數目。列邏輯2708之各邏輯單元2802(0-1279)接收二進位加權資料字元3202，其顯示施加於列2713中特定像素2711之灰階值。在本實施例中，資料字元3202是8-位元資料字元，其包括：最高有效位元B7 ，其所具有權數(27 )等於128個時間區間3002(1-255)；第二最高有效位元B6 (未圖示)，其所具有權數(26 )等於64個時間區間3002(1-255)；第三最高有效位元B5 (未圖示)，其所具有權數(25 )等於32個時間區間3002(1-255)；第四最高有效位元B4 ，其所具有權數(24 )等於16個時間區間3002(1-255)；第五最高有效位元B3 ，其所具有權數(23 )等於8個時間區間3002(1-255)；第六最高有效位元B2 ，其所具有權數(22 )等於4個時間區間3002(1-255)；第七最高有效位元B1 ，其所具有權數(21 )等於2個時間區間3002(1-255)；以及最低有效位元B0 ，其所具有權數(20 )等於1個時間區間3002(1-255)。
在本實施例中，第一組位元3204包括：最低有效位元B0 與下一個最低有效位元B1 ，其被選擇以便決定時間區間3002之數目。在此期間組2902(0-254)在其調變期間被更新。B0 與B1 所具有之組合有效性(significance)等於三個時間區間3002，且可以被認為是單權數溫度計位元3206之第一組(即，3)，各具有加權值20 。如同第一組位元1204，第一組位元3204亦包括：二進位加權資料字元3202之一或更多個連續位元，其包括最低有效位元B0 。
二進位加權資料字元3202之其餘位元B2 至B7 形成第二組位元3208，其所具有組合有效性等於252個(即，4+8+16+32+34+128)時間區間3002。此等位元B2 至B7 之組合有效性可以被認為是第二組溫度計位元3206，各具有權數等於2x ，而x等於第一組位元3204中之位元數目。在此情形中，第二組溫度計位元3210包括63個溫度計位元，其各具有四個時間區間3002之權數。
藉由以上述方式估計位元，列邏輯2708可以更新顯示器2710之組2902(0-254)六十六次，以獲得第一組溫度計位元3206之各溫度計位元(即，3個單一加權位元)，與第二組溫度計位元3210之各位元(即，63個4加權位元)。如同以上對於第12圖說明，此組在調變期間中所必須更新之次數是由下式給定：
更新=(2x +2n /2x -2)
而x等於在二進位加權資料字元3202之第一組位元3204中之位元數目，以及n代表在二進位加權資料字元3202中之總位元數。
藉由以上述方式估計資料字元3202之位元，列邏輯2708可以藉由在像素調變期間重新訪問與更新像素2711多次(即，66次)，而以單一脈衝將任何灰階值施加至像素2711上。在此像素2711之調變期間之各首先三個時間區間3002(1-3)，列邏輯2708使用特定邏輯單元2802之前脈衝邏輯2804，而由第一組位元3204產生資料位元。取決於位元B0 與B1 之值，前脈衝邏輯2804提供數位ON值或數位OFF值至像素2711。然後在像素2711調變期間之其餘時間區間3002(4)、3002(8)、3002(12)....3002(248)、以及3002(252)，列邏輯2708使用後脈衝邏輯2806以估計資料字元3202之第二組位元3208之至少之一，且依據先前施加至像素2711上之資料位元，選擇性地提供數位ON值或數位OFF值至像素2711。
應注意，以上討論用於像素2711之特定時間區間1002(1)、1002(2)、1002(3)、1002(4)、1002(8)、1002(12).....3002(348)、以及3002(252)是與像素2711位於其中，而與組2902(0-254)有關之經調整時間區間。列邏輯2708根據組2902(0-254)之各調變期間，在相同之時間區間3002(1)、3002(2)、3002(3)、3002(4)、3002(8)、3002(12)....3002(248)、以及3002(252)期間提供所更新資料位元至各像素2711。
第32圖顯示256(即，28 )個灰階波形3302(0-255)之一部份，其此列邏輯2708根據二進位加權資料字元3202之值，而寫至各像素2711，以產生各灰階值。此電氣信號對應於用於各灰階值3302波形，在此第一多個連續預先確定時間區間3304之一之期間被啟始，以及在此第二多個預先確定時間區間3306(1-64)之一之期間終止。在本實施例中，此連續預先確定時間區間3304對應於時間區間3002(1)、3002(2)、3002(3)、以及3002(4)。此外，此第二多個預先確定時間區間3306(1-64)對應於每四個時間區間3002(4)、3002(8)、3002(12).....、3002(248)、3002(252)、以及3002(1)(時間區間3006(64)對應於像素下一個調變期間之第一個時間區間3002)。如同先前實施例，所有灰階值可以產生作為單一脈衝(例如，將所有數位ON位元寫入於相鄰時間區間中)。
為了啟始在像素2711上之脈衝，列邏輯2708將數位ON值寫至像素2711，在此處在像素2711上先前所施加值為數位OFF(即，如同於第13圖中所示，為從低至高之轉換)。在另一方面，為了終止在像素2711上之脈衝，列邏輯2708將數位OFF值寫至像素2711，在此處先前所施加為數位ON值。如同於第32圖中所示，在此像素調變期間中脈衝只發生一次啟始與一次終止。因此可以使用單一脈衝將所有256個灰階值寫至像素2711。
藉由估計二進位加權資料字元3202之第一組位元3204(例如：B0 與B1 )之值，此驅動像素2711之列邏輯2708之前脈衝邏輯2804可以決定：何時啟始在像素2711上之脈衝。尤其，僅根據第一組位元3204之值，此前脈衝邏輯2804可以在任何此等首先三個連續預先確定時間區間3304之期間，啟始此脈衝。例如：如果B0 =1且B1 =0，則前脈衝邏輯2804在第三時間區間3002(3)之期間，啟始在像素2711上之脈衝。例如：灰階值3302(1)、3302(5)、以及3302(253)藉由在時間區間3002(3)之期間所啟始之脈衝而界定。如果B0 =0且B1 =1，則前脈衝邏輯2804在第二時間區間3002(2)之期間，啟始在像素2711上之脈衝。灰階值3302(2)、3302(6)、以及3302(254)藉由在時間區間3002(2)之期間所啟始之脈衝而界定。如果B0 =1且B1 =1，則前脈衝邏輯2804在第二時間區間3002(1)之期間，啟始在像素2711上之脈衝。灰階值3302(3)、3302(7)、以及3302(255)藉由在時間區間3002(1)之期間所啟始之脈衝而界定。最後，如果B0 =0且B1 =0，則前脈衝邏輯2804在任何此等首先三個連續預先確定時間區間3304之期間，並不在像素2711上啟始脈衝。灰階值3302(0)、3302(4)、以及3302(252)藉由不啟始脈衝之任何此等首先三個連續時間區間3002(1-3)之波形而界定。熟習此技術人士瞭解，此在第32圖中所未顯示之其餘灰階值，將會落入於以上說明組之一中。
在此連續預先確定時間區間3304之時間區間3002(4)之期間，可操作列邏輯2708之後脈衝邏輯2806，以啟始/維持在像素2711上之脈衝，以及在第二多個預先確定時間區間3002(4)、3002(8)、3002(12).....3002(248)、3002(252)、以及3002(1)之一期間，根據二進位加權資料字元3202之位元B2 至B7 之一或更多之值，終止在像素2711上之電氣信號，且在當須要時，將先前資料位元寫至像素2711。如果先前並未啟始脈衝且如果位元B2 至B7 之任何位元具有值1，則可在時間區間3302(4)之期間操作後脈衝邏輯2806，以啟始在像素2711上之脈衝。灰階值3302(4)、3302(8)、以及3302(253)說明此種情形。如果，在另一方面，在像素2711上先前並未啟始脈衝(即，此第一組位元3204均為0)，且所有位元B2 至B7 均為0，則對於所給定調變期間，後脈衝邏輯2806並無法啟始在像素2711上之脈衝。在此情形中，灰階值3302(0)之值為0。
如果在像素2711上已經先前啟始脈衝，則在第二多個預先確定時間區間3306(1-64)之一期間，可操作後脈衝邏輯2806或前脈衝邏輯2804之一，以終止此脈衝。例如，B2 至B7 均為0，則在時間區間3002(4)之期間可以操作後脈衝邏輯2806，以終止在像素2711上之脈衝。灰階值3302(1)、3302(2)、以及3302(3)說明此種情形。在任何其他情形中，取決於位元B2 至B7 之一或更多值、且選擇性地取決於先前所施加之資料位元值，可以在時間區間3002(8)、3002(12)、3002(16).....3002(248)、以及3002(252)之一期間，操作後脈衝邏輯2806，以終止在像素2711上之脈衝。為了說明數個不同情形，對於灰階值3302(4-7)，後脈衝邏輯2806可以在時間區間3002(8)之期間將脈衝終止；對於灰階值3302(8-11)，後脈衝邏輯2806可以在時間區間3002(12)之期間將脈衝終止。
在位元B2 至B7 均為1之情形下，可以在時間區間3002(1)之期間操作前脈衝邏輯2804，將在像素2711上之脈衝終止(藉由施加用於下一個像素值之第一區間之資料位元)。灰階值3302(252)、3302(253)、3302(254)、以及3302(255)說明此種情形。在此種情形中，在調變期間只有一次轉換(從OFF至ON)。
以另一種方式說明此調變設計如下。列邏輯2708可以根據二進位加權資料字元3202之至少一位元(例如，兩個LSB)，在首先(m)個連接時間區間3002(1-4)之一期間選擇性地啟始像素2711上之脈衝。如果啟始此脈衝，則列邏輯2708可以時間區間3002(1-255)之第(m)個期間，終止在像素2711上之脈衝。此第m個時間區間對應於時間區間3002(4)、3002(8)、3002(12).....3002(248)、3002(252)、以及3002(1)。
如同以上說明並參考第13圖，則m可以由下式界定：
m=2x
而x等於二進位加權資料字元3202之第一組位元3204之位元數。因此，此第一多個預先確定時間對應於首先連續(m)個時間區間3002。一旦將x界定，則第二多個預先確定時間區間可以由下式給定：
區間=y2x MOD(2n -1)
而MOD為餘數函數，且y為大於0且小於或等於(2n /2x )之整數。對於(y=2n /2x )之情形，此所產生之時間區間為：像素2711下一個調變期間之第一時間區間3002(1)。
由於此灰階脈衝界定之方式，此列邏輯2708取決於時間區間3002，僅須估計多位元資料字元3202之某些特定位元。例如，列邏輯2708之前脈衝邏輯2804，在像素調變之(調整)時間區間3002(1-3)期間，僅根據位元B0 至B1 之值，而更新施加在像素2711上之電氣信號。類似地，列邏輯2708之後脈衝邏輯2806，在(調整)時間區間3002(4)、3002(8)、3002(12).....3002(248)以及3002(252)之期間，根據位元B2 至B7 之一或更多個值，而更新施加在像素711上之電氣信號。因此，雖然在第27圖中顯示前脈衝邏輯2804與後脈衝邏輯2806接收：多位元資料字元2302之整個8位元。應注意，前脈衝邏輯2804與後脈衝邏輯2806可以僅估計多位元資料字元2302之一部份，例如：各為B0 至B1 與B2 至B7 。
以下圖顯示多位元資料字元2302之那一些位元在特定(調整)時間區間3002之期間由列邏輯2708估計，以更新在在像素2711上所施加之脈衝。
後脈衝邏輯806，此後脈衝邏輯2806經由儲存元件2814而存取：此寫至像素2711之先前值，以致於其可以適當地更新像素2711。例如，在時間區間3002(132)之期間(位元B6 至B2 可供使用)，如果位元B6 至B2 之任何位元具有值1，則在將新資料位元寫至像素2711之前，此後脈衝邏輯2806須要確定此儲存於像素2711之閂鎖中資料位元之先前值。如果像素2711之先前值為數位ON，則此後脈衝邏輯2806知道：此具有尚未施加至像素2711上之值1之任何位元B6 至B2 之強度權數。因為位元B6 至B2 之總權數小於位元B7 之權數。因此，在時間區間3002(128)之期間，像素2711仍然保持ON之唯一方式為：如果B7保持1。相反的，如果像素2711之先前值為數位OFF，則此後脈衝邏輯2806知道：此具有已施加至像素2711上之值1之B6 至B2 任何位元之強度，且此後脈衝邏輯2806將像素2711保持OFF，即使位元B6 至B2 之數字具有ON值。通常，一旦此多位元資料字元3202之第二組位元3208之一位元、對於此後脈衝邏輯2806不可供使用，則此後脈衝邏輯2806可能須要使用於像素2711中之先前值，以適當更新像素2711。
第33圖為代表方塊圖，其顯示具有預先確定數量記憶體之循環記憶體緩衝器2706，此記憶體分配用於儲存：多位元資料字元2302之各位元。循環記憶體緩衝器2706包括：B0 記憶體區段3402、B1 記憶體區段3404、B7 記憶體區段3406、B6 記憶體區段3408、B5 記憶體區段3410、B4 記憶體區段3412、B3 記憶體區段3414、以及B2 記憶體區段3416。在本實施例中，循環記憶體緩衝器2706包括：在B0 記憶體區段3402中(1280x12)位元之記憶體、在B1 記憶體區段3404中(1280x12)位元之記憶體、在B7 記憶體區段3406中(1280x387)位元之記憶體、在B6 記憶體區段3408中(1280x579)位元之記憶體、在B5 記憶體區段3410中(1280x675)位元之記憶體、在B4 記憶體區段3412中(1280x723)位元之記憶體、在B3 記憶體區段3414中(1280x747)位元之記憶體、以及在B2 記憶體區段3416中(1280x759)位元之記憶體。因此，對於像素2711之各行2712：須要12位元記憶體用於位元B0 、須要12位元記憶體用於位元B1 、須要387位元記憶體用於位元B7 、須要579位元記憶體用於位元B6 、須要675位元記憶體用於位元B5 、須要723位元記憶體用於位元B4 、須要747位元記憶體用於位元B3 、以及須要759位元記憶體用於位元B2 。
本發明可以提供記憶體節省優點，因為顯示資料之各位元只有在其由列邏輯2708須要、將適當電氣信號3302施加於有關像素2711上時，才儲存於循環記憶體緩衝器2706中。請回憶列邏輯2708根據在上述圖中所說明位元之值，在特定時間區間3002之期間更新在像素2711上之電氣信號。因此，因為在時間區間3002(3)之後，此列邏輯2708不再須要與像素2711有關之位元B0 與B1 ，所以：在時間區間3002(3)過後，可以將位元B0 與B1 丟棄(被隨後資料覆寫)。類似地，在時間區間3002(128)過後，可以將位元B7 丟棄；在時間區間3002(192)過後，可以將位元B6 丟棄；在時間區間3002(224)過後，可以將位元B5 丟棄；在時間區間3002(240)過後，可以將位元B4 丟棄；在時間區間3002(248)過後，可以將位元B3 丟棄；以及在時間區間3002(252)過後，可以將位元B2 丟棄。因此，將位元B7 至B2 從最高有效至最低有效之順序丟棄。
如同在第14圖中所示之實施例，此二進位加權資料字元3202之位元，可以在在特定時間區間3002(TD )過後丟棄。對於二進位加權資料字元3202之第一組位元3204之各位元，TD 可以根據下式而給定：
TD =(2x -1)
而x等於在第一組位元中之位元數目。
對於二進位加權資料字元3202之第二組位元3208，TD 藉由下組式而給定：
TD =(2n -2n-b) ，1≦b≦(n-x)；
b為從1至(n-x)之整數，其代表第二組位元3208第b個最高有效位元。根據上式，第二組位元3208之兩個最低有效位元，可以在相同時間區間3002過後丟棄。
如同循環記憶體緩衝器706，此循環記憶體緩衝器2706各記憶體區段之大小取決於：在顯示器2710中行2712之數目、在各組2902中列2713之最小數目、特定位元在調變期間(即，TD )中所須時間區間3002之數目、以及包括額外列2713之組之數目。因此，在循環記憶體緩衝器2706之區段中所須記憶體之數量由下式給定：
記憶體區段=cx[(INT(r/2n -1)xTD )+rMOD(2n -1)]，
而c等於在顯示器2710中行2712之數目。
本發明較習知技術輸入緩衝器110大幅減少在顯示器2710中所須記憶體數量。如果將習知技術輸入緩衝器110修正用於8-位元顯示資料，則輸入緩衝器110會須要1280x768x8位元(7.86Megabits)之記憶體儲存。相反的，循環記憶體緩衝器2706僅包含4.98M位元記憶體儲存。因此，循環記憶體緩衝器706僅為習知技術輸入緩衝器110之63.4%大，且其因此較在習知技術影像器102上之輸入緩衝器110、須要在影像器2504(r,g,b)實質上較少電路面積，以及具有電路元件數目之類似的減少。
應注意，此等顯示資料寫入與讀出此循環記憶體緩衝器2706之方式與資料寫入與讀出此循環記憶體緩衝器706之方式相同。尤其，位址轉換器2716將其所接收之各“讀取”或”寫入”列位址轉換成多個記憶體位址，各與記憶體區段3402、3404、3406、3408、3410、3412、3414、以及3416之一有關。位址轉換器2716然後提供8個記憶體位址至循環記憶體緩衝器2706，以致於可以將顯示資料之各位元寫入於：各與記憶體區段3402、3404、3406、3408、3410、3412、3414、以及3416中之特定記憶體位置。類似於位址轉換器716，位址轉換器2716使用以下方法將讀取或寫入列位址轉換成8個不同之記憶體位址：
B0 位址=(列位址)MOD(B0 記憶體大小)，
B1 位址=(列位址)MOD(B1 記憶體大小)，
B7 位址=(列位址)MOD(B7 記憶體大小)，
B6 位址=(列位址)MOD(B6 記憶體大小)，
B5 位址=(列位址)MOD(B5 記憶體大小)，
B4 位址=(列位址)MOD(B4 記憶體大小)，
B3 位址=(列位址)MOD(B3 記憶體大小)，以及
B2 位址=(列位址)MOD(B2 記憶體大小)。
各記憶體區段之容量決定：將區段之記憶體位置定址所須之位元數目。此用於各記憶體區段所須位址位元數目如下所示：
B0 區段3402:04位元
B1 區段3404:04位元
B7 區段3406:09位元
B6 區段3408:10位元
B5 區段3410:10位元
B4 區段3412:10位元
B3 區段3414:10位元
B2 區段3416:10位元
因此，位址輸入2742具有67條線。然而，應注意，因為B0與B1在相同時間儲存與丟棄，可以使用相同位址/線，而用於作為對之此等兩個位元。
因為在特定時間區間之期間，由列邏輯2708所接收之一些顯示資料為錯誤的(將新資料複寫於丟棄位元上)。取決於時間區間，可操作列邏輯2708以忽略此接收用於像素之顯示資料之特定位元。例如，在本實施例中，在經過在像素調變期間中(經調整)時間區間3002(3)後，可以操作列邏輯2708以忽略位元B0 與B1 。類似地，在經過時間區間3002(128)、3002(192)、3002(224)、3002(240)、3002(248)、以及3002(252)後，此列邏輯2708以忽略位元B7 、B6 、B5 、B4 、B3 、以及B2 。以此方式，列邏輯2708可以藉由根據：時間區間而忽略顯示資料之無效位元，而將其丟棄。
第34圖為方塊圖，其更詳細顯示位址產生器2604。此位址產生器2604包括：更新計數器3502、轉換表3504、組產生器3506、讀取位址產生器3508、寫入位址產生器3510、以及多工器3512。此位址產生器2604之組件之運作類似位址產生器604之組件之運作。然而，其被修正用於8-位元調變設計，而由顯示驅動系統2500使用。
例如，更新計數器3502經由計時輸入2618接收8-位元計時信號、經由同步輸入2616接收Vsync信號、以及經由更新計數線3514提供多個7-位元計數值至轉換表3504。此更新計數器3502所產生更新計數值之數目等於組2902(0-254)之數目，其在各時間區間3002之期間被更新。因此，在本實施例之中，更新計數器3502依序輸出66個不同計數值0至65，以響應於在計時輸入2618上所接收之計時信號。
轉換表3504從更新計數器3502接收各7-位元更新計數值，將各更新計數值轉換成各轉換值，且將此轉換值輸出至8-位元轉換值線3516上。因為更新計數器3502在每個時間區間3002提供66個更新計數值，轉換表3504亦在每個時間區間輸出66個轉換值。此66個轉換值對應於時間區間3002，在此期間一列在其各調變期間中被更新。因此，轉換表3504將各更新計數值0-66轉換成各轉換值1-4、8、12、16、20...、248、以及252之相關之一。
組產生器3506從轉換表3504接收8-位元轉換值、以及從計時輸入2618接收時間值，且取決於時間值與轉換值而輸出組值，其顯示在特定時間區間3002中被更新之組2902(0-254)。因為，轉換表3504在每個時間區間輸出66個轉換值，組產生器3506在每個時間區間3002輸出66個組值且施加此等組值至8-位元組值線3518上。各組值根據以下邏輯過程而決定：
組值=時間值-轉換值
If組值＜0
則組值=組值+(時間值)max
end if
而(時間值)max 代表由計時器2602所產生之最大時間值，其在本實施例中為255。
讀取位址產生器3508經由組值線3518接收組值，且經由同步輸入2616接收同步信號。讀取位址產生器3508從組產生器3506接收各組值，以及將此等與組值有關之列位址依序輸出至：10-位元讀取位址線3520上。在此讀取位址產生器3508在時間區間3002中已產生第66個組值之後一段短時間，此讀取位址產生器3508將HIGH寫致能信號施加至寫致能線3522上。
此寫入位址產生器3510產生“寫入”列位址，以致於資料之新列可以寫入於循環記憶體緩衝器2706中。此寫位址產生器3510在當此讀取位址產生器3508在寫入致能線3522上產生HIGH寫致能信號時被致能。在當此寫位址產生器3510被致能時，此寫位址產生器3510經由計時輸入2618接收時間值，以及在寫入位址線3524上輸出與列2713有關之多個寫入位址，其調變期間是在隨後之時間區間3002開始，從此由在計時輸入2618上所接收之計時信號所顯示之時間區間3002開始。以此方式，此儲存於多列記憶體緩衝器2704中顯示資料之列、在其由列邏輯2708須要之前，可以被寫入於循環記憶體緩衝器2706中。
第35A圖為數個表，其顯示位址產生器2604之一些組件之輸出。第35A圖包括：更新計數值表3602、轉換值表3604、以及組值表3606。此更新計數值表3602顯示：由更新計數器3502所連續輸出之66個計數值0-65。轉換值表3604顯示：由轉換表3504所輸出之特定轉換值，而用於從更新計數器3502所接收之特定更新計數值。對於更新計數值0-65(只顯示0-11與60-65)，轉換表3504輸出各轉換值：1-4、8、12、16、20、24、28、32、36...232、236、240、244、248、以及252。當接收到特定轉換值與時間值時，此組產生器3506產生在組值表3606中所示之特定組值。
第35B圖為表3608，其顯示由讀取位址產生器3508所輸出之列位址，而用於由組產生器3506所接收之各特定組值。如同於第35B圖中所示，對於特定組2902，此讀取位址產生器3508輸出用於3或4列2713之列位址。因為組2902(0-2)各包括4列2713，此讀取位址產生器3508輸出用於各組2902(0-2)之4個列位址。類似地，因為組2902(3-254)各包括3列2713，此讀取位址產生器3508輸出用於各組2902(3-254)之3個列位址。對於在第35B圖中所示例之組2902，此讀取位址產生器3508輸出以下之列：
組0：列0至列3(R0-R4)
組1：列4至列7(R4-R7)
組2：列8至列11(R8-R11)
組3：列12至列14(R12-R14)
組4：列15至列17(R15-R17)
組5：列18至列20(R18-R20)
組6：列21至列23(R21-R23)
組7：列24至列26(R24-R26)
組8：列27至列29(R27-R29)
...
組252：列759至列761(R759-R761)
組253：列762至列764(R762-R764)
組254：列765至列767(R765-R767)。
第35C圖為表3610，其顯示由此寫位址產生器3510所輸出之列位址，而用於此經由計時輸入2618從計時器2602所接收之各特定時間值。對於時間區間3002(255)、3002(1)、以及3002(2)，此寫位址產生器3510輸出4個列位址，因為，組2902(0-2)各包括顯示器2710之四個列2713。對於剩餘之時間區間3002(3-254)，此寫位址產生器3510輸出三個列位址，因為，組2902(3-254)各包括三列2713。對於在第35圖C中所示之特定時間區間3002，此寫位址產生器3510輸出列位址，用於顯示器2710之以下列2713：
時間區間1：列4至列7(R4-R7)
時間區間2：列8至列11(R8-R11)
時間區間3：列12至列14(R12-R14)
時間區間4：列15至列17(R15-R17)
時間區間5：列18至列20(R18-R20)
時間區間6：列21至列23(R21-R23)
時間區間7：列24至列26(R24-R26)
時間區間8：列27至列29(R27-R29)
...
時間區間252：列759至列761(R759-R761)
時間區間253：列762至列764(R762-R764)
時間區間254：列765至列767(R765-R767)
時間區間255：列0至列3(R0-R3)。
第36圖為圖3700，其顯示由顯示驅動系統2500在顯示器2710之組2902(0-254)上所實施之替代調變設計。組2902(0-254)(只顯示組2902(0-16))在圖3700中垂直配置，而時間區間3002(1-255)(只顯示時間區間3002(1-10，13-16))跨圖3700水平配置。如同在第29圖中所示之調變期間，將本實施例中各組2902之調變期間分割成(28 -1)或255個彼此相同的時間區間3002(1-255)。
亦如同在第29圖中所示之調變期間，各組2902之調變期間相對於各其他組2902之調變期間時間偏移。因此，各組2902(0-254)之調變期間是在時間區間3002(1-255)之一之開始而開始。各組2902調變期間之開始是在時間區間3002(1-255)適當之一中以星號(*)表示。
在圖3700中所顯示之調變設計中，各組2902(0-254)在各此組調變期間被更新38次。例如，列邏輯2708在下列時間區間之期間更新組2902(0)：3002(1)、3002(2)、3002(3)、3002(4)、3002(5)、3002(6)、3002(7)、3002(8)、3002(16)、3002(24)、3002(32)、3002(40)、3002(48)、3002(56)、3002(64)、3002(72)、3002(80)、3002(88)、3002(96)、3002(104)、3002(112)、3002(120)、3002(128)、3002(136)、3002(144)、3002(152)、3002(160)、3002(168)、3002(176)、3002(184)、3002(192)、3002(200)、3002(208)、3002(216)、3002(224)、3002(232)、3002(240)、以及3002(248)。在本實施例中，列邏輯2708在時間區間3002(1-7)之期間，使用前脈衝邏輯2804(0-1279)以更新組2902(0)；且在時間區間3002(8)、3002(16)、3002(24)...、3002(240)以及3002(248)之期間，使用後脈衝邏輯2806(0-1279)以更新組2902(0)。此等剩餘組2902(1-254)是在當調整時間區間3002(1-255)用於特定組2902之調變期間時，在相同時間區間3002(1-255)之期間被更新作為組2902(0)。
此由時間調整器2610輸出之經調整時間值亦在本實施例中修正。尤其，時間調整器2610僅輸出38個不同調整時間值：1、2、3、4、5、6、7、8、16、24、32、40、48、56、64、72、80、88、96、104、112、120、128、136、144、152、160、168、176、184、192、200、208、216、224、232、240、以及248。
此由邏輯選擇單元2606所選擇之邏輯選擇值在本實施例中亦須更新。因此，邏輯選擇單元2606在邏輯選擇輸出2634上產生數位HIGH邏輯選擇信號，用於調整時間值1至7，以及對於所有其餘調整時間值，產生數位LOW邏輯選擇信號。因此，多工器2808(0-1279)以顯示資料線2744(0-1279，1)耦接前脈衝邏輯2804(0-1279)之信號輸出2810(0-1279)，用於調整時間值1至7；以及以顯示資料線2744(0-1279，1)耦接後脈衝邏輯2806(0-1279)之信號輸出2812(0-1279)，而用於剩餘31個調整時間值。
第37圖說明如何根據第36圖中所示調變設計，以決定更新組2902(0-254)之時間區間之數目。第37圖顯示具有不同第一組位元3804之資料字元3202，其被選擇以決定：在其調變期間將組2902(0-254)更新所須之時間區間之數目。在本實施例中，第一組位元3804包括B0 、B1 、以及B2 。B0 、B1 、以及B2 所具有組合有效性等於七個時間區間3002，且可以被認為是第一組單一權數溫度計位元3806(即，7)，各具有加權值20 。在本實施例中，第一組位元3804包括二進位加權資料字元3202之三個連續位元，其包括最低有效位元B0 。
二進位加權資料字元3202之其餘位元B3 至B7 形成第二組位元3808，其所具有組合有效性等於248(即，8+16+32+64+128)個時間區間3002。此等位元B3 至B7 之組合有效性可以被認為是第二組溫度計位元3810，各具有權數2x ，而x等於第一組位元3804中之位元數目。在此種情形中，當x=3，則第二組溫度計位元3810包括31個彼此相等之溫度計位元，其各具有8個時間區間3002之權數。
藉由以上述方式估計位元，列邏輯2708可以更新顯示器2710之組2902(0-254)三十八次，以獲得第一組溫度計位元3206(即，7個單一加權位元)之各溫度計位元，與第二組溫度計位元3210(即，31個8加權位元)之各溫度計位元。因為列邏輯2708在每個調變期間必須只更新組2902共38次，此調變設計大幅降低列邏輯2708在各時間區間3002之期間必須處理組之數目。
如同其他調變設計，列邏輯2708在其調變期間中所必須更新組2902(0-254)之總次數通常由下式給定：
更新=(2x +2n /2x -2)
而x等於在二進位加權資料字元3202之第一組位元3804中之位元數目，以及n代表在二進位加權資料字元3202中之總位元數。
藉由根據本調變設計估計資料字元3202之位元，列邏輯2708可以藉由在像素調變期間重新訪問與更新像素2711多次(即，38次)，而以單一脈衝將任何灰階值施加至像素2711上。在此像素2711之調變期間之各首先七個時間區間3002(1-7)之期間，列邏輯2708使用替代前脈衝邏輯(未圖示)以估計第一組位元3204。取決於位元B0 、B1 、以及B2 之值，前脈衝邏輯2804將數位ON值或數位OFF值施加至像素2711。然後，在像素2711更新期間之像素2711調變期間之其餘時間區間3002(8)、3002(16)、3002(24)....3002(240)、以及3002(248)期間，列邏輯2708使用替代後脈衝邏輯(未圖示)，以估計資料字元3202之一或更多個第二組位元3808(以及選擇性地在像素2711上所施加先前值)，且將數位ON值或數位OFF值寫至像素2711。應注意，將此等替代前脈衝邏輯與後脈衝邏輯修正，以處理在各第一組位元3804與第二組位元3808中不同數目之位元。
第38圖顯示256(即，28 )個灰階波形3902之一部份，其此列邏輯2708根據在第36圖中所示調變設計，而施加至各像素2711上。此對應於用於各灰階值3902之波形之電氣信號，在此第一多個連續預先確定時間區間3904之一之期間啟始，以及在此第二多個預先確定時間區間3906(1-32)之一之期間終止。在本實施例中，此連續預先確定時間區間3904對應於時間區間3002(1-8)，且此等第二多個預先確定時間區間3906(1-32)對應於每八個時間區間3002(8)、3002(16)、3002(24).....、3002(240)、3002(248)、以及3002(1)(預先確定時間區間3906(32)對應於像素下一個調變期間之第一個時間區間3002(1))。
藉由估計二進位加權資料字元3202之第一組位元3204(例如：B0 、B1 、以及B2 )之值，此前脈衝邏輯可以決定：何時啟始在像素2711上之脈衝。尤其，僅根據第一組位元3204之值，此前脈衝邏輯可以在任何此等首先七個連續預先確定時間區間3904之期間，啟始此脈衝。
在此連續預先確定時間區間3904之時間區間3002(8)之期間，可操作列脈衝邏輯，以啟始/維持在像素2711上之脈衝，以及在第二多個預先確定時間區間3002(8)、3002(16)、3002(24).....3002(240)、3002(244)、以及3002(1)之一期間，可以根據二進位加權資料字元3202之位元B3 至B7 之一或更多之值，終止脈衝，以及選擇性地將先前值施加至像素2711上。如果先前並未啟始電氣信號且如果位元B3 至B7 之任何位元具有值1，則可在時間區間3302(8)之期間操作後脈衝邏輯，以啟始在像素2711上之脈衝。如果，在另一方面，在像素2711上先前並未啟始脈衝(即，此第一組位元3904均為0)，且B3 至B7 所有位元均為0，則對於所給定調變期間，後脈衝邏輯並不在像素2711上啟始電氣信號。最後，如果先前已經在像素2711上啟始電氣信號，則可以操作後脈衝邏輯或前脈衝邏輯2804(在下一個調變期間)，在第二多個預先確定時間區間3306(1-32)之一之期間，終止此脈衝。
以另一種方式說明此調變設計如下。列邏輯可以根據二進位加權資料字元之三個最低有效位元，在首先(m)個連接時間區間3002(1-8)之一期間啟始在像素2711上之脈衝。此等時間區間3002(1-8)對應於上述預先確定多個連續時間區間3904。然後，此列邏輯2708可以在時間區間3002(8-255)之第(m)個期間，終止在像素2711上之電氣信號。此第m個時間區間對應於：第二多個預先確定時間區間3906(1-32)。
如同以上討論，此數字(m)可以由下式決定：
m=2x
而x等於二進位加權資料字元3202之第一組位元3204中之位元數。因此，此第一多個預先確定時間區間3904對應於：首先(m)個連續時間區間3002。
一旦將x界定，則第二多個預先確定時間區間3906可以根據下式給定：
區間=y2x MOD(2n -1)
而MOD為餘數函數，y為大於0且小於或等於(2n /2x )之整數。對於(y=2n /2x )之情形，此所產生之時間區間為：像素2711調變期間之第一時間區間3002(1)，而此信號無論如何自動地終止，因為隨後會施加資料。
類似於先前實施例，此列邏輯2708取決於時間區間3002，僅須估計多位元資料字元3202之特定位元。例如，另一個前脈脈邏輯在像素調變期間之(調整)時間區間3002(1-7)之期間，僅根據位元B0 、B1 、以及B2 之值，而更新施加在像素2711上之電氣信號。然後，另一個後脈衝邏輯2806，在(調整)時間區間3002(8)、3002(16)、3002(24).....3002(240)以及3002(248)之期間，僅根據位元B3 至B7 之一或更多個值、以及選擇性地施加至像素2711上之先前值，而更新施加在像素711上之電氣信號。以下圖顯示多位元資料字元2302之那一些位元在特定(調整)時間區間3002由列邏輯2708須要，以更新在在像素2711上所施加之電氣信號。
再度，當其須要適當更新像素2711時，此後脈衝邏輯2806經由儲存元件2814而存取：此寫至像素2711之先前值。通常，一旦此多位元資料字元3202之第二組位元3808之一位元無法提供給後脈衝邏輯2806使用時，此後脈衝邏輯2806在更新像素2711之前，必須估計此寫至像素2711之先前值。
第39圖為代表方塊圖，其顯示具有預先確定數量記憶體之替代循環記憶體緩衝器2706A，此記憶體根據第36圖之調變設計用於儲存：多位元資料字元3202之各位元。循環記憶體緩衝器2706A包括：B0 記憶體區段4002、B1 記憶體區段4004、B2 記憶體區段4006、B7 記憶體區段4008、B6 記憶體區段4010、B5 記憶體區段4012、B4 記憶體區段4014、以及B3 記憶體區段4016。在本實施例中，循環記憶體緩衝器2706A包括：在B0 記憶體區段4002中(1280x24)位元之記憶體、在B1 記憶體區段4004中(1280x24)位元之記憶體、在B2 記憶體區段4006中(1280x24)位元之記憶體、在B7 記憶體區段4008中(1280x387)位元之記憶體、在B6 記憶體區段4010中(1280x579)位元之記憶體、在B5 記憶體區段4012中(1280x675)位元之記憶體、在B4 記憶體區段4014中(1280x723)位元之記憶體、在B3 記憶體區段4016中(1280x747)位元之記憶體。因此，對於像素2711之各行2712：須要24位元記憶體用於位元B0 、B1 、以及B2 、須要387位元記憶體用於位元B7 、須要579位元記憶體用於位元B6 、須要657位元記憶體用於位元B5 、以及須要747位元記憶體用於位元B3 。
因為在時間區間3002(7)之後，此列邏輯2708不再須要與像素2711有關之位元B0 、B1 、以及B2 ，所以：在時間區間3002(7)過後，可以將位元B0 、B1 、以及B2 丟棄。類似地，在時間區間3002(128)過後，可以將位元B7 丟棄；在時間區間3002(192)過後，可以將位元B6 丟棄；在時間區間3002(224)過後，可以將位元B5 丟棄；在時間區間3002(240)過後，可以將位元B4 丟棄；在時間區間3002(248)過後，可以將位元B3 丟棄。因此，將位元B7 至B3 從最高有效至最低有效之順序丟棄。
如同先前之實施例，此二進位加權資料字元3202之位元，可以在在特定時間區間3002(TD )過後丟棄。對於二進位加權資料字元3202之第一組位元3204之各位元，TD 可以根據下式而給定：
TD =(2x -1)
而x等於在第一組位元中之位元數目。
對於二進位加權資料字元3202之第二組位元3208，TD 藉由下組式而給定：
TD =(2n -2n-b )，1≦b≦(n-x)；
b為從1至(n-x)之整數，其代表第二組位元3208第b個最高有效位元。
如同循環記憶體緩衝器706與2706，此循環記憶體緩衝器2706A之各記憶體區段之大小取決於：在顯示器2710中行2712之數目、在各組2902中列2713之最小數目、特定位元在調變期間(即，TD )中所須時間區間3002之數目、以及包括額外列2713之組之數目。因此，在循環記憶體緩衝器2706之區段中所須記憶體之數量由下式給定：
記憶體區段=c x[(INT(r/2n -1)xTD )+rMOD(2n -1)]，
而c等於在顯示器2710中行2712之數目。
本調變設計較習知技術輸入緩衝器110可大幅減少：驅動顯示器2710所須記憶體數量。如同以上說明，如果將習知技術輸入緩衝器110修正用於8-位元顯示資料，則輸入緩衝器110會須要1280x768x8位元(7.86Megabits)之記憶體儲存。相反的，循環記憶體緩衝器2706A僅包括4.07 Megabits之記憶體儲存。因此，循環記憶體緩衝器2706A僅為習知技術輸入緩衝器110之51.8%大小，以及大約循環記憶體緩衝器2706之81.7%大小。因此，本發明提供記憶體節省之優點。
第40圖為方塊圖，其顯示替代位址產生器2604A，而根據第36圖之調變設計產生新的列位址。位址產生器2604A包括：替代更新計數器3502A、替代轉換表3504A、以及替代組產生器3506A。
將更新計數器3502A、轉換表3504A、以及組產生器3506A對應於第36圖中所示之調變設計而修正。例如，替代更新計數器3502經由計時輸入2618接收8-位元時間值、經由同步輸入2616接收Vsync信號、以及經由6-位元更新計數線3514A提供多個6-位元計數值至轉換表3504A。此更新計數器3502A所產生更新計數值之數目等於：組2902(0-254)之數目，其在各時間區間3002之期間被更新。因此，在本實施例之中，更新計數器3502A依序輸出38個不同計數值0至37，以響應於在計時輸入2618上所接收之計時信號。
替代轉換表3504A從替代更新計數器3502A接收各6-位元更新計數值，將各更新計數值轉換成各轉換值，且將此轉換值輸出至8-位元轉換值線3516上。因為替代更新計數器3502A在每個時間區間3002提供38個更新計數值，替代轉換表3504A亦在每個時間區間輸出38個轉換值。此38個轉換值對應於時間區間3002，在此期間一列在其各調變期間中被更新。因此，替代轉換表3504A將各更新計數值0-37轉換成各轉換值1-8、16、24、32、40...、208、216、224、232、240以及248有關之一。
替代組產生器3506A從替代轉換表3504A接收8-位元轉換值、以及從計時輸入2618接收時間值，且取決於時間值與轉換值而輸出組值，其顯示在特定時間區間中被更新之組2902(0-254)。因為替代轉換表3504A在每個時間區間3002輸出38個轉換值，替代組產生器3506A在每個時間區間3002輸出38個組值，且施加此等組值至8-位元組值線3518上。各組值根據以下過程而決定：
組值=時間值-轉換值
If組值＜0
則組值=組值+(時間值)max
end if
而(時間值)max 代表由計時器2602所產生之最大時間值，其在本實施例中為255。
第41圖為數個表，其顯示第40圖中一些組件之輸出。第41圖包括：更新計數值表4202、轉換值表4204、以及組值表4206。此更新計數值表4202顯示由替代更新計數器3502A所連續輸出之38個計數值0-37。轉換值表4204顯示由替代轉換表3504A所連續輸出之38個計數值0-37。轉換值表4204顯示由替代轉換表3504A所輸出之特定轉換值，以響應於從替代更新計數器3502A所接收之特定更新計數值。對於更新計數值0-37(只顯示0-11與32-37)，替代轉換表3504A輸出各轉換值1-8、16、24、32、40.....208、216、224、232、240、以及248。當接收到特定轉換值與時間值時，此替代組產生器3506A根據此上參考第40圖所說明過程，產生在組值表4206中所示之特定組值。最後，應注意，此由讀取位址產生器3508與寫位址產生器3510所產生之輸出，與在第35B與36C圖中所示者相同。
第42圖顯示此根據本發明另一特定實施例之特定列邏輯4308。在先前實施例中，列邏輯4308為“盲目”組件，其僅根據下列資料，將更新信號提供至顯示資料線2744(0-1279，1)上：從循環記憶體緩衝器2706所接收之顯示資料、先前施加至像素2711上之值、從時間調整器2610所接收之經調整時間值、以及從邏輯選擇單元2606所接收之邏輯選擇信號。然而，列邏輯4308亦可以將各此等組件之功能組合。因此，列邏輯4308可以將列邏輯2708、時間調整器2610、以及邏輯選擇單元2606之功能組合。
列邏輯4308包括：多個(例如：1280x8)資料輸入4310，各經由此等資料線2738之各一耦接至循環記憶體緩衝器2706；位址輸入4312，用於從位址產生器2604接收列位址；計時輸入4314，用於從計時器2602接收時間值；以及多個輸出端子4316(0-1279)，其各耦接至顯示資料線2744(0-1279)之各一。根據在位址輸入4312上所接收之列位址、計時輸入4314上所接收之時間值、以及在資料輸入4310上所接收之顯示資料，此列邏輯4308以下列方式，以更新在像素2711之列2713上所施加至電氣信號：藉著經由各輸出端子4316(0-1279)，將數位ON或OFF值供應至特定列1713之各像素2711。
因為列邏輯4308接收：其正在更新特定列之列位址，與來自計時器2602之未調整時間值，此列邏輯4308以內部方式實施時間調整器2610與邏輯選擇單元2606之功能。例如，根據經由位址輸入4312所接收之列位址，此列邏輯4308確定此列2713是在那一組2713中，以及因此調整在計時輸入4314上所接收之時間值。列邏輯4308對於在時間區間3002中在位址輸入4312上所接收之各列位址實施此項調整(即，一直至在計時輸入4314上接收到下一個時間值為止)。類似地，在根據列位址調整時間值之後，列邏輯4308決定是否使用前脈衝邏輯2804或後脈衝邏輯2806。因此，可以不再須要時間調整器2610與邏輯選擇單元2606，且可以將其從影像器控制單元2516去除。
此替代列邏輯4308亦去除對於顯示資料線2744(0-1279，2)之須求，其耦接：列邏輯4308之儲存元件2814(0-1279)、與像素2711之儲存元件2002(閂鎖)。列邏輯4308經由顯示器2710之每行2712之單一線2744，從像素2711讀取資料且將資料寫至像素2711。列邏輯4308包括三態邏輯，以使用“設定”與“清除”驅動設計。熟習此技術人士瞭解，使用此種三態邏輯在以下情形下可以使得列邏輯4308將顯示資料線2744“浮動”：如果此列邏輯4308確定此像素2711之值在此更新時間區間3002之期間不會改變，且像素2711應保持在設定或清除狀態中。
根據本發明另一替代實施例，此列邏輯4308可以提供“設定”或“清除”信號至像素，而無須讀取先前寫至像素2711之值。而是，根據此替代實施例，各像素2711包括邏輯，其根據由列邏輯4308所提供資料位元之值、與先前施加至像素2711上之資料位元之值，以改變施加至像素2711上之值。在此種情形中，列邏輯4308可以根據時間區間，以估計此多位元資料字元之一或更多個特定位元。
在此處介紹替代列邏輯4308以說明：此顯示驅動器502、2502與影像器504、2504之功能模組之準確位置，並非本發明之主要特性。的確，替代列邏輯4308之說明顯示：此在顯示驅動器502、2502上原來所顯示之組件可以包含於影像器504、2504中，且反之亦然。例如，此替代列邏輯4308可以提供額外功能，且去除對於影像器控制單元2516特定元件之須求。作為另一個例子，列邏輯4308可以直接與影像器控制單元2516整合。因此，本發明可以影像器裝置、顯示器驅動電路、或此兩者之組合實現。此外，雖然，此等實施例之操作組件顯示作為離散區塊而說明，然而，應瞭解本發明可以可程式邏輯實施。
以上已經詳細說明本發明數個調變設計，其中此調變設計根據此以最低有效位元開始的資料字元之預先確定數目之連續位元。然而，本發明之觀點並不應被認為是限制，因為本發明可以擴張，以致於此顯示器之像素是根據此資料字元之一或更多個非連續位元，以單一脈衝驅動。
如果選擇此資料字元之一或更多個非連續位元，則可以根據下式在有關像素上啟始與終止電氣信號。一旦界定此組非連續位元，則可以在第(wNCB +1)個時間區間之一之期間，在像素上啟始電氣信號，而wNCB 代表此非連續位元之組合權數。此外，可以在第[(wNCB +1)+y(wRLSB )]個時間區間之期間將像素上之電氣信號終止。而wRLSB 等於此未包括於此組非連續位元中、之多位元資料字元之最低有效位元之權數，以及y為大於或等於0之整數、且小於或等於(2n -(wNCB +1)/wRLSB )。
此外，根據以上調變設計，在經過以下數目之時間區間後，可以將此多位元資料字元之特定位元丟棄。尤其，在經過wNCB 時間區間後，可以將此非連續位元之組中各位元丟棄。此資料字元所其餘位元可以各在經過以下數目時間區間之後從最高有效至最低有效之順序丟棄：所經過時間區間之數目等於(wNCB +1)加上：最高有效剩餘位元之權數、與任何先前被丟棄其剩餘位元和之權數。
除了本發明之上述修正之外，亦可以實施其他修正。在特定實施例中，可以將顯示器710或2710分割成區段，且各區段各由影像器504(r,g,b)或影像器2504(r,g,b)之顯示驅動組件之額外重覆(iteration)而驅動。例如，可以將顯示器710分割成兩半，且由頂部與底部同時驅動。在此種情形中，顯示器710可以藉由列邏輯708從頂部驅動，以及藉由列邏輯708之第二重覆從底部驅動。亦可能須要其他額外影像器組件。例如，如果須要額外之循環記憶體緩衝器706，則各此額外之循環記憶體緩衝器只須儲存記憶體緩衝器706大約一半之顯示資料，且因此並不須要較循環記憶體緩衝器706實質上更多的空間/組件。此外，亦可能須要將顯示驅動器502修正，以致於將適當資料與顯示驅動信號提供給影像器504組件之各重覆。藉由將驅動組件之額外重覆加至影像器504(r,g,b)，而可以大幅改善顯示器710之驅動速率。
現在參考第43至48圖說明本發明之方法。為了清楚說明起見，此等方法是參考：實施特定功能之先前說明實施例之特定元件說明。然而，應注意，其他元件不論是在此明確說明、或是由於在此所揭示內容而產生，可以取代所揭示之元件，而不會偏離本發明之範圍。因此，應瞭解本發明之方法並不受限於：實施任何特定功能之任何特定元件。此外，此所揭示方法之一些步驟並無須以在此所示之順序實施。例如，在一些情形中，兩個或更多方法步驟可以同時實施。此在此所揭示方法之此等與其他變化可以非常明顯，尤其是由於在此所先前提供本發明之說明而為如此，且被認為是在本發明之完整範圍內。
第43圖為流程圖，其總結此根據本發明之觀點，以單一脈衝驅動顯示器710之像素711之方法4400。在第一步驟4402中，此列邏輯708接收多位元資料字元1202，其顯示將：此來自儲存記憶體緩衝器706之灰階值，施加至列713中像素711上。其次，在第二步驟4404中，此列邏輯708(具有其他組件之支持)以下列方式、在由對應於時間區間1002(1-4)之第一多個預先確定時間1304之一所選出之第一時間，啟始在像素711上之電氣信號：取決於此多位元資料字元1202之至少一位元之值。然後，在第三步驟4406中，此列邏輯708在此對應於時間區間1002(4)、1002(8)、1002(12)、以及1002(1)之第二多個預先確定時間3306(1-4)所選出之第二時間，將在像素711上之電氣信號終止，以致於此將電氣信號施加至像素711上之從第一時間至第二時間之期間對應於：由資料字元1202所界定之灰階值。
第44圖為流程圖，其總結此根據本發明之另一觀點非同步驅動顯示器710之方法4500。在第一步驟4502中，此顯示驅動器502接收第一多位元資料字元1202，其顯示將灰階值施加至：顯示器710之第一列713中之像素711上。然後，在第二步驟4504中，此影像器控制單元516界定第一時間期間，在此期間將此對應於第一灰階值之電氣信號施加至：第一列713之像素710上。其次，在第三步驟4506中，此顯示驅動器502接收第二多位元資料字元1202，其顯示施加至：顯示器710之第二列713中之像素711上第二灰階值。最後，在第四步驟4508中，影像器控制單元界定：此對第一時間期間偏移之第二時間期間，以致於在第二時間期間，可以將對應於第二灰階值之電氣信號施加至：第二列713之像素710上。根據此方法可以將：來自一資料畫面之資料施加於顯示器上，而在此同時此來自先前資料畫面之資料，仍然施加於顯示器上。
第47圖為流程圖，其總結此根據本發明之另一觀點、用於在當驅動顯示器710之同時將位元丟棄之方法4600。在第一步驟4602中，此顯示驅動器502接收第一多位元資料字元1202，其顯示將灰階值顯示於：顯示器710之像素711上。然後，在第二步驟4604中，此列邏輯708以下列方式、在由對應於時間區間1002(1-4)之第一多個預先確定時間1304之一所選出之第一時間，啟始在像素711上之電氣信號：取決於此多位元資料字元1202之至少一位元之值。然後，在第三步驟4606中，此列邏輯708例如藉由：以在循環記憶體緩衝器706隨後之顯示資料將此位元覆寫，而將此多位元資料字元1202之至少一位元丟棄。最後，在第四步驟4608中，此列邏輯708在由此多位元資料字元1202之任何剩餘位元、以及選擇性地此施加在像素711上之電氣信號之先前值、所決定之第二時間(例如，時間1306(1-4)之一)，將施加在像素711上之電氣信號終止，以致於此將電氣信號施加至像素711上之從第一時間至第二時間之期間、對應於灰階值。
第47圖為流程圖，其總結此根據本發明之另一觀點、用於更新此施加至像素711上之電氣信號之方法4700。在第一步驟4702中，此影像器控制單元516界定第一時間期間(例如，調變期間)，在此期間將灰階值施加至：顯示器710之像素711上。在第二步驟4704中，將時間期間分割成彼此相等之時間區間1002(1-15)。然後，在第三步驟4706中，顯示驅動器502接收n-位元(例如：4位元、8位元等)二進位加權資料字元1202，其顯示由像素711所顯示之灰階值1302。然後，在第四步驟4708中，此列邏輯708在此各多個連續時間區間1002(例如：時間區間1002(1-4))之期間、在此時間期間之第一部份期間，更新此施加至像素711上之信號。最後，在第五步驟4710中，在此時間期間之第二部份期間，此列邏輯708在每m個時間區間1002(例如：每第4個時間區間1002)，更新此施加至像素711上之信號，其中m為大於或等於1之整數。
第47圖為流程圖，其總結此根據本發明將顯示器去除偏壓之方法4800。在第一步驟4802中，此影像器控制單元516界定調變期間，在此期間將完整之灰階值1302施加至：顯示器710之像素711上。然後，在第二步驟4804中，此影像器控制單元516將調變期間分割成彼此相等之時間區間1002(1-15)。然後，在第三步驟4806中，此去偏壓控制器608界定第一偏壓方向(例如：正常方向)，而施加用於第一多個彼此相等之時間區間1002(1-15)。最後，在第四步驟4804中，此去偏壓控制器608界定第二偏壓方向(例如：反轉方向)，而施加用於第二多個彼此相等之時間區間1002(1-15)。
第48圖為流程圖，其總結此根據本發明將顯示資料寫入於記憶體緩衝器與將顯示資料由記憶體緩衝器讀出之方法4900。在第一步驟4902中，位址轉換器716由影像器控制單元516接收列位址。然後，在第二步驟4904中，此位址轉換器716將列位址轉換成多個記憶體位址，其各與記憶體區段有關(例如：B0 記憶體區段3402、B1 記憶體區段3404等)。然後，在第三步驟4906中，循環記憶體緩衝器706經由在負載輸入740上所施加信號確定：此由位址轉換器716所接收之列位址為“讀取”位址，其顯示資料應從循環記憶體緩衝器706讀出；或為“寫入”位址，其顯示應將資料寫入此循環記憶體緩衝器708中。如果此列位址為讀取位址，則在第四步驟4908中，循環記憶體緩衝器706根據各別記憶體位址，由各記憶體區段擷取顯示資料；以及在第五步驟4910中，循環記憶體緩衝器706將所擷取顯示資料輸出至資料線738上。
如果並非如此，則在第三步驟4906中，循環記憶體緩衝器706確定此列位址為寫入位址，然後，此方法4900進行至第六步驟4912。在第6步驟4912中，循環記憶體緩衝器706接收此多位元資料字元1202(例如由多列記憶體緩衝器704)，以及在第七步驟4914中，將此多位元資料字元1202之各位元與在第二步驟4904中所產生之記憶體位址之一相關聯。然後，在第八步驟4916中，循環記憶體緩衝器706根據各記憶體位址，將此多位元資料字元1202之各位元儲存於：循環記憶體緩衝器706有關區段中。
現在已完成本發明特定實施例之說明。可以將許多所說明特性替代、改變、或省略，而不會偏離本發明之範圍。例如，此用於驅動顯示器像素之替代電壓設計(例如：3伏特設計)可以取代：在此所揭示之6伏特設計。
作為另一個例子，可以根據此多位元資料字元之4個或更多連續位元之值，而啟始在像素711上之電氣信號。作為還有另一個例子，雖然在此所揭示之實施例主要是說明作為硬體實施，然而，本發明可以硬體、軟體、軔體、或其任何組合而實施。此等與其他對於所示特定實施例之差異尤其由於以上說明，而對熟習此技術人士為明顯。
100．．．顯示驅動器
102．．．影像器
104．．．像素陣列
105．．．選擇解碼器
106．．．列解碼器
108．．．時序控制器
110．．．輸入緩衝器
112．．．時序信號線
114．．．輸出端子
116．．．列位址匯流排
118、118(r)．．．字元線
120．．．區塊位址匯流排
122、122(b)．．．區塊選擇線
200(r,c,b)．．．像素單元
202．．．主鎖
204．．．從鎖
206．．．像素電極
208．．．切換電晶體
210．．．切換電晶體
212．．．切換電晶體
214(c)．．．資料線
216(c)．．．資料線
218．．．液晶層
220．．．共同電極
222．．．入射光線
224．．．偏極化器
226．．．偏極化器
500．．．顯示系統
502．．．顯示器驅動器
504(r,g,b)．．．影像器
506(A)．．．畫面緩衝器
506(B)．．．畫面緩衝器
508．．．輸入端子
510．．．視訊資料輸入端子組
512．．．時脈輸入端子
514．．．資料管理器
516．．．影像器控制單元
518．．．緩衝資料匯流排
520(r,g,b)．．．影像資料線
522．．．協調線
524．．．影像器控制線
602．．．計時器
604．．．位址產生器
606．．．邏輯選擇單元
608．．．去偏壓控制器
610．．．時間調整器
612．．．同步輸入
614．．．計時輸出/匯流排
616．．．同步輸入
618．．．計時輸入
620．．．匯流排
622．．．負載資料輸出
624．．．4-位元計時輸入
626．．．去能調整輸入
628．．．10-位元位址輸入
630．．．調整計時輸出匯流排
632．．．調整計時輸入匯流排
634．．．邏輯選擇輸出
636．．．計時輸入
638．．．共同電壓輸出
640．．．整體資料轉換輸出
702．．．位移暫存器
704．．．先進先出(FIFO)緩衝器/多列記憶體緩衝器
706．．．循環記憶體緩衝器
708．．．列邏輯
710．．．顯示器
711．．．像素單元
712．．．行
713．．．列
714．．．列解碼器
716．．．位址轉換器
718．．．控制輸入
720．．．資料輸入
722．．．整體資料轉換輸入
724．．．共同電壓輸入
726．．．邏輯選擇輸入
728．．．調整計時輸入
730．．．位址輸入
734．．．資料線
736．．．資料線
738．．．資料線
740．．．負載輸入
742．．．位址輸入
744．．．資料線
746．．．調整計時輸入
748．．．邏輯選擇輸入
750．．．列線/字元線
752．．．10-位元位址輸入
754．．．去能輸入
756．．．整體資料轉換線
758．．．共同電極
760．．．共同電壓供應端子
802．．．邏輯單元
804．．．前脈衝邏輯
806．．．後脈衝邏輯
808．．．多工器
810．．．單一位元信號輸出
812．．．單一位元信號輸出
814．．．儲存元件
902．．．組
1000．．．時序圖
1002．．．時間區間
1004．．．更新記號
1102．．．顯示器
1202．．．二進位加權資料字元
1204．．．第一組位元
1206．．．單一權數溫度計位元
1208．．．第二組位元
1210．．．第二組溫度計位元
1302．．．灰階波形
1304．．．第一多個連續預先確定時間區間
1306．．．第二多個預先確定時間區間
1402．．．B0 記憶體區段
1404．．．B1 記憶體區段
1406．．．B3 記憶體區段
1408．．．B2 記憶體區段
1504、1508．．．記憶體位置
1512、1516．．．記憶體位置
1602．．．更新計數器
1604．．．轉換表
1606．．．組產生器
1608．．．讀取位址產生器
1610．．．寫入位址產生器
1612．．．多工器
1614．．．更新計數線
1616．．．4-位元轉換值線
1618．．．4-位元組值線
1620．．．10-位元讀取位址線
1622．．．寫致能線
1624．．．寫位址線
1702．．．更新計數值表
1704．．．轉換值表
1706．．．組值表
1708．．．表
1710．．．表
1802．．．10-位元列位址輸入
1804．．．10-位元記憶體位址輸出
1806．．．位址轉換模組
2002．．．儲存元件
2004．．．互斥或(XOR)閘/電壓轉換器
2005．．．電晶體
2006．．．像素電極
2008．．．反相器/電壓轉換器
2300A、B．．．去偏壓設計
2302．．．調變期間
2400．．．去偏壓設計
2402．．．調變期間
2500．．．顯示系統
2502．．．顯示器驅動器
2504(r,g,b)．．．影像器
2506(A)．．．畫面緩衝器
2506(B)．．．畫面緩衝器
2508．．．輸入端子
2510．．．視訊資料輸入端子
2512．．．時脈輸入端子
2514．．．資料管理器
2516．．．影像器控制單元
2518．．．緩衝資料匯流排
2520(r,g,b)．．．影像資料線
2522．．．協調線
2524．．．影像器控制線
2602．．．計時器
2604．．．位址產生器
2606．．．邏輯選擇單元
2608．．．去偏壓控制器
2610．．．時間調整器
2614．．．計時器輸出匯流排
2616．．．同步輸入
2618．．．計時輸入
2620．．．匯流排
2622．．．負載資料輸出
2626．．．去能調整輸入
2628．．．10-位元位址輸入
2630．．．調整計時輸出匯流排
2632．．．調整計時輸入(匯流排)
2634．．．邏輯選擇輸出
2636．．．計時輸入
2638．．．共同電極輸出
2640．．．整體資料轉換輸出
2702．．．位移暫存器
2704．．．先進先出(FIFO)緩衝器/多列記憶體緩衝器
2706．．．循環記憶體緩衝器
2706A．．．替代循環記憶體緩衝器
2708．．．列邏輯
2710．．．顯示器
2711．．．像素單元
2712．．．行
2713．．．列
2714．．．列解碼器
2716．．．位址轉換器
2718．．．影像器控制輸入
2720．．．顯示器資料輸入
2722．．．整體資料轉換輸入
2724．．．共同電壓輸入
2726．．．邏輯選擇輸入
2728．．．調整計時輸入
2730．．．位址輸入
2734．．．資料線
2736．．．資料線
2738．．．資料線
2740．．．負載輸入
2742．．．位址輸入
2744．．．資料線
2746．．．調整計時輸入
2748．．．邏輯選擇輸入
2750．．．字元線
2752．．．10-位元位址輸入
2754．．．去能輸入
2756．．．整體資料轉換線
2758．．．共同電極
2760．．．共同電壓供應端子
2802．．．邏輯單元
2804．．．前脈衝邏輯
2806．．．後脈衝邏輯
2808．．．多工器
2810．．．單一位元信號輸出
2812．．．單一位元信號輸出
2814．．．儲存元件
2902．．．組
3000．．．時序圖
3002．．．時間區間
3004．．．記號
3102．．．更新顯示器
3202．．．二進位加權資料字元
3204．．．第一組位元
3206．．．單權數溫度計位元
3208．．．第二組位元
3210．．．第二組溫度計位元
3302．．．灰階波形
3304、3306．．．時間區間
3402．．．B0 記憶體區段
3404．．．B1 記憶體區段
3406．．．B7 記憶體區段
3408．．．B6 記憶體區段
3410．．．B5 記憶體區段
3412．．．B4 記憶體區段
3414．．．B3 記憶體區段
3416．．．B2 記憶體區段
3502．．．更新計數器
3504．．．轉換表
3506．．．組產生器
3508．．．讀取位址產生器
3510．．．寫入位址產生器
3512．．．多工器
3514．．．更新計數線
3516．．．4-位元轉換值線
3518．．．4-位元組值線
3520．．．10-位元讀取位址線
3522．．．寫致能線
3524．．．寫位址線
3602．．．更新數值表
3604．．．轉換值表
3606．．．組值表
3608．．．表
3610．．．表
3700．．．圖
3804．．．第一組位元
3806．．．第一組單一數值溫度計位元
3808．．．第二組位元
3810．．．第二組溫度計位元
3902．．．灰階波形
3904．．．第一多個連續預先確定時間區間
3906．．．第二多個預先確定時間區間
4002．．．B0 記憶體區段
4004．．．B1 記憶體區段
4006．．．B2 記憶體區段
4008．．．B7 記憶體區段
4010．．．B6 記憶體區段
4012．．．B5 記憶體區段
4014．．．B4 記憶體區段
4016．．．B3 記憶體區段
4202．．．更新數值表
4204．．．轉換值表
4206．．．組值表
4308．．．特定列邏輯
4310．．．資料輸入
4312．．．位址輸入
4314．．．計時輸入
4316．．．輸出端子
4400．．．方法
4402、4404、4406．．．步驟
4500．．．方法
4502、4504、4506、4508．．．步驟
4600．．．方法
4602、4604、4606、4608．．．步驟
4700．．．方法
4702、4704、4706、4708、4710．．．步驟
4800．．．方法
4802、4804、4806、4808．．．步驟
4900．．．方法
4902、4904、4906、4908、4910、4912、4914、4916．．．步驟
第1圖為習知技術顯示器驅動系統之方塊圖；
第2A圖為第1圖像素陣列之單一像素單元之方塊圖；
第2B圖第2A圖之像素單元之光線調變部分之側視圖；
第3圖為4-位元脈衝寬度調變資料之畫面；
第4圖為第3圖所產生之淨0VDC偏壓之4位元脈衝寬度調變資料之分解畫面應用；
第5圖為根據本發明實施例之顯示器驅動系統之方塊圖；
第6圖為方塊圖，其更詳細顯示第5圖之影像器控制單元；
第7圖為方塊圖，其更詳細顯示第5圖之影像器之一；
第8圖為方塊圖，其更詳細顯示第7圖之影像器之列邏輯；
第9圖顯示根據本發明第5圖各影像器像素列之編組方法；
第10圖為根據本發明調變設計之時序圖；
第11圖為時序圖，其說明此根據第10圖調變設計而更新之第9圖特定組之列之更新方式；
第12圖說明此根據本發明4-位元二進位加權資料字元之估計方法；
第13圖顯示可以由第8圖之列邏輯施加至第5圖影像器之像素上之特定灰階值之波形；
第14圖為方塊圖，其顯示在第12圖中所示4-位元顯示資料各位元所須之第7圖循環記憶體緩衝器之部份之容量；
第15A圖為記憶體分配圖，其顯示如何將視訊資料寫入於用於位元B0 之第7圖之循環記憶體緩衝器中；
第15B圖為記憶體分配圖，其顯示如何將視訊資料寫入於用於位元B1 之第7圖之循環記憶體緩衝器中；
第15C圖為記憶體分配圖，其顯示如何將視訊資料寫入於用於位元B3 之第7圖之循環記憶體緩衝器中；
第15D圖為記憶體分配圖，其顯示如何將視訊資料寫入於用於位元B2 之第7圖之循環記憶體緩衝器中；
第16圖為方塊圖，其更詳細顯示第6圖中位址產生器；
第17A圖為表，其顯示第16圖之位址計數器、轉換表、以及組產生器之輸入與輸出值；
第17B圖為表，其顯示第16圖之讀取位址產生器之輸入與輸出值；
第17C圖為表，其顯示第16圖之寫位址產生器之輸入與輸出值；
第18圖為方塊圖，其更詳細顯示第7圖之位址轉換器；
第19圖為方塊圖，其更詳細顯示第7圖之影像器之部份；
第20A圖為根據本發明一實施例像素單元之方塊圖；
第20B圖為根據本發明另一實施例像素單元之方塊圖；
第21圖為電壓圖，其顯示適合與本發明一起使用之調變設計與去偏壓設計；
第22A圖顯示根據本發明之去偏壓設計；
第22B圖為第22A圖去偏壓設計之第二畫面；
第22C圖為第22A圖去偏壓設計之替代實施例；
第22D圖為第22C圖替代去偏壓設計之第二畫面；
第22E圖為第22C圖替代去偏壓設計之第三畫面；
第22F圖為第22C圖替代去偏壓設計之第四畫面；
第23A圖為根據本發明之另一去偏壓設計；
第23B圖為第23A圖去偏壓設計之第二畫面；
第23C圖為第23A圖去偏壓設計之第三畫面；
第23D圖為第23A圖去偏壓設計之第四畫面；
第24圖為根據本發明另一實施例顯示器驅動系統之方塊圖；
第25圖為方塊圖，其更詳細地顯示第24圖之影像器控制單元；
第26圖為方塊圖，其更詳細地顯示第24圖之影像器之一；
第27圖為方塊圖，其更詳細地顯示第26圖之影像器之列邏輯；
第28圖顯示此根據本發明第24圖各影像器之像素列編組方法之例；
第29圖為時序圖，其顯示根據本發明另一調變設計；
第30圖為時序圖，其顯示此根據第29圖調變設計所更新之第28圖特定組之個別列之方式；
第31圖說明此根據本發明8-位元二進位加權資料字元之估計方法；
第32圖顯示在由第27圖列邏輯在第24圖影像器像素上所施加用於特定灰階值之波形；
第33圖為方塊圖，其顯示用於在第31圖中所示8-位元顯示資料各位元之第26圖循環記憶體緩衝器之一些部份之容量；
第34圖為方塊圖，其更詳細顯示第25圖之位址產生器；
第35A圖為表，其顯示第34圖之位址計數器、轉換表、以及組產生器之輸入與輸出值；
第35B圖為表，其顯示第34圖之讀取位址產生器之輸入與輸出值；
第35C圖為表，其顯示第34圖之寫位址產生器之輸入與輸出值；
第36圖為時序圖，其顯示本發明之另一調變設計；
第37圖說明此根據本發明8-位元二進位加權資料字元之另一估計方法；
第38圖顯示此使用第36圖之調變設計與第37圖之估計方法、在由第27圖列邏輯於第24圖影像器像素上所施加用於特定灰階值之波形；
第39圖為方塊圖，其顯示此根據第36圖之調變設計與第37圖之處理方法、用於8-位元顯示資料各位元之第26圖循環記憶體緩衝器之一些部份之容量；
第40圖為方塊圖，其更詳細顯示第25圖之位址產生器之替代實施例；
第41圖為表，其顯示第40圖之位址計數器、轉換表、以及組產生器之輸入與輸出值；
第42圖為方塊圖，其顯示根據本發明一觀點之第5與24圖列邏輯之替代實施例；
第43圖為流程圖，其總結此根據本發明一觀點之以單一導通-切斷脈衝以驅動像素之方法；
第44圖為流程圖，其總結此根據本發明一觀點之以非同步方式驅動顯示器之列之方法；
第45圖為流程圖，其總結此根據本發明一觀點藉由丟棄顯示器資料位元以減少輸入緩衝器所須容量之方法；
第46圖為流程圖，其總結此根據本發明一觀點而估計多位元資料字元之位元之方法；
第47圖為流程圖，其總結此根據本發明一觀點而將顯示器像素去偏壓之方法；以及
第48圖為流程圖，其總結此根據本發明一觀點而將資料寫入與讀出記憶體緩衝器之方法。
500．．．顯示系統
502．．．顯示器驅動器
504(r)．．．紅色影像器
504(g)．．．綠色影像器
504(b)．．．藍色影像器
506(A)．．．畫面緩衝器
506(B)．．．畫面緩衝器
508．．．輸入端子
510．．．視訊資料輸入端子組
512．．．時脈輸入端子
514．．．資料管理器
516．．．影像器控制單元
518．．．緩衝資料匯流排
520(r，g，b)．．．影像資料線
522．．．協調線
524．．．影像器控制線

Claims (49)

  1. 一種用於驅動顯示裝置之方法，該方法包括以下步驟：接收多位元資料字元，其顯示在該顯示器之列中像素上所顯示之強度值；取決於該多位元資料字元之至少一位元之值，在從第一多個預先設定時間所選出之第一時間，在該像素上啟始電氣信號；以及在從第二多個預先設定時間所選出之第二時間，終止在該像素上之電氣信號，以致於此將該電氣信號施加至該像素之、從該第一時間至該第二時間之期間、對應於該強度值。
  2. 如申請專利範圍第1項之方法，其中該電氣信號是在此界定用於施加強度值時間期間施加於該像素上，該時間期間包括：該第一多個預先確定時間、與該第二多個預先確定時間。
  3. 如申請專利範圍第2項之方法，更包括將該時間期間分割成(2n -1)個彼此相等時間區間；以及其中各該第一多個預先確定時間與各該第二多個預先確定時間、是與該彼此相等時間區間之特定之一有關；以及n等於在該多位元資料自元中之位元數目。
  4. 如申請專利範圍第3項之方法，其中該第一多個預先確定時間對應於：該等時間區間之連續者之預先確定數目，此等連續時間區間是以該等時間區間之第一個開始。
  5. 如申請專利範圍第4項之方法，更包括選擇該多位元資料字元之預先確定數目位元，該預先確定數目位元包括：該多位元資料字元之最低有效位元；以及其中該第一多個預先確定時間對應於：該等時間區間之首先2x 個連續者；以及x為該等位元之預先確定數目。
  6. 如申請專利範圍第5項之方法，更包括取決於該多位元資料字元之該預先確定數目位元、且不取決於該多位元資料字元之任何其他位元，以決定是否在該等時間區間之該第一連續者中除了最後者之所有者期間，在該像素上啟始該電氣信號。
  7. 如申請專利範圍第5項之方法，更包括不取決於該預先確定數目位元之值，以決定是否在該等時間區間之該首先連續者中之最後者期間，在該像素上啟始該電氣信號。
  8. 如申請專利範圍第5項之方法，其中該預先確定數目位元包括：根據位元有效性之該多位元資料字元之該多個連續位元。
  9. 如申請專利範圍第5項之方法，其中該第二多個預先確定時間之次數對應於：該等時間區間之該首先2x 個連續者後該等時間區間之每2x 個該時間區間。
  10. 如申請專利範圍第9項之方法，更包括讀取目前施加在該像素上該電氣信號之值；以及使用該讀取值以決定是否終止該電氣信號。
  11. 如申請專利範圍第9項之方法，其中該多位元資料字元是8位元資料字元；該預先確定數目位元包括：該8位元資料字元之該最低有效位元、以及下一個最低有效位元；該啟始在該像素上該電氣信號之步驟是在：首先四個該連續時間區間之一之期間發生；以及該終止該電氣信號之步驟是在該等時間區間之第4y個之期間發生，y為大於0且小於或等於64之整數。
  12. 如申請專利範圍第9項之方法，其中該多位元資料字元是8位元資料字元；該預先確定數目位元包括：該8位元資料字元之該最低有效位元、下一個最低有效位元、以及第二下一個最低有效位元；該啟始在該像素上該電氣信號之步驟是在：首先八個該連續時間區間之一之期間發生；以及該終止該電氣信號之步驟是在該等時間區間之第8y個之期間發生，y為大於0且小於或等於32之整數。
  13. 如申請專利範圍第1項之方法，其中該啟始與終止在該像素上該電氣信號之步驟包括：在該像素上施加單一脈衝，該脈衝寬度對應於該強度值。
  14. 如申請專利範圍第1項之方法，更包括界定時間期間，在此期間將強度值施加於該像素上；將該時間期間分割成多個彼此相等時間區間；在該第一時間期間之第一部份期間、在該等時間區間之各多個連續區間之期間，將施加至該第一列之該像素上之電氣信號更新；以及在該時間期間之第二部份期間、在該等時間區間之一些但非所有區間，更新此電氣信號。
  15. 如申請專利範圍第14項之方法，更包括在該時間期間之該第二部份期間、只有在每m個時間區間，將施加至該像素上之電氣信號更新。
  16. 如申請專利範圍第1項之方法，其中該啟始在該像素上該電氣信號之步驟包括：在該像素上施加數位ON電壓。
  17. 如申請專利範圍第16項之方法，其中該終止在該像素上之該電氣信號之步驟包括：在該像素上施加數位OFF電壓。
  18. 如申請專利範圍第1項之方法，更包括讀取施加在該像素上之目前值；以及使用該目前值以更新該電氣信號。
  19. 如申請專利範圍第1項之方法，更包括提供一系列時間值，各時間值與該第一多個預先確定時間或該第二多個預先確定時間之至少一該等時間有關；以及使用該等時間值與該多位元資料字元之一或更多位元，以更新施加至該像素上之該電氣信號。
  20. 如申請專利範圍第19項之方法，更包括讀取施加在該像素上之目前值；以及使用該目前值、該時間值、以及該多位元資料字元之一或更多位元，以更新施加至該像素上之該電氣信號。
  21. 如申請專利範圍第1項之方法，更包括在終止該像素上之該電氣信號前，將該多位元資料字元之至少一位元丟棄；從該多位元資料字元之任何剩餘位元決定該第二時間。
  22. 如申請專利範圍第21項之方法，更包括讀取目前施加在該像素上該電氣信號之值；以及使用該讀取值以決定是否終止該電氣信號。
  23. 如申請專利範圍第1項之方法，更包括界定時間期間，在此期間將該強度值施加至該顯示裝置之該像素上；將該時間期間分割成多個彼此相等時間區間；將該第一多個預先確定時間與該第二多個預先確定時間之各時間與該彼此相等時間區間之至少一個相關；在該時間期間之第一部份期間、在該等時間區間之各多個連續區間之期間，將施加至該像素上之該電氣信號更新；以及在該時間期間之第二部份期間、在該等時間區間之各每m個區間，將施加至該像素上之該電氣信號更新。
  24. 如申請專利範圍第1項之方法，其中該像素包括像素電極、共同電極、以及設置介於該像素電極與該共同電極間之液晶層，該方法更包括以下步驟：界定調變期間，在此期間將完整強度值施加至該像素上；將該調變期間分割成多個彼此相等時間區間；在該第一組彼此相等時間區間，在第一偏壓方向中施加該電氣信號；以及在該第二組彼此相等時間區間，在第二偏壓方向中施加該電氣信號。
  25. 一種具有包含於其中之碼之電子可讀取媒體，用於導致電子裝置實施申請專利範圍第1項之方法。
  26. 一種顯示器驅動器，包括：輸出端子組，其選擇性地耦接至該顯示器之列中之像素；資料輸入端子組，其被耦接以接收多位元資料字元，其顯示此在該像素上所顯示之強度值；以及控制邏輯，其可操作以：取決於該多位元資料字元之至少一位元之值，在從第一多個預先設定時間所選出之第一時間，在該像素上啟始電氣信號；及在從第二多個預先設定時間所選出之第二時間，終止在該輸出端子組上之該電氣信號，以致於此將該電氣信號施加至該像素之、從該第一時間至該第二時間之期間、對應於該強度值。
  27. 如申請專利範圍第26項之顯示器驅動器，其中可進一步操作該控制邏輯，在此界定用於施加強度值之時間期間將該電氣信號施加於該像素上，該時間期間包括：該第一多個預先確定時間、與該第二多個預先確定時間。
  28. 如申請專利範圍第27項之顯示器驅動器，其中可進一步操作該控制邏輯以：將該時間期間分割成(2n -1)個彼此相等時間區間，n等於在該多位元資料字元中之位元數目；以及將各該第一多個預先確定時間與各該第二多個預先確定時間與該彼此相等時間區間之特定之一相關。
  29. 如申請專利範圍第28項之顯示器驅動器，其中該第一多個預先確定時間對應於：該等時間區間之連續者之預先確定數目，此等連續時間區間是以該等時間區間之第一個開始。
  30. 如申請專利範圍第29項之顯示器驅動器，其中該第一多個預先確定時間對應於：該等時間區間之首先2x 個連續者；而x為該預先確定數目位元，包括該多位元資料字元之最低有效位元。
  31. 如申請專利範圍第30項之顯示器驅動器，其中可進一步操作該控制邏輯以：取決於該多位元資料字元之該預先確定數目位元之至少之一之值、且不取決於該多位元資料字元之任何其他位元，以決定是否在該等時間區間之該首先連續者中除了最後者之所有期間，在該像素上啟始該電氣信號。
  32. 如申請專利範圍第30項之顯示器驅動器，其中可操作該控制邏輯以：不取決於該預先確定數目位元之值，以決定是否在該等時間區間之該首先連續者中之該最後者期間，在該像素上啟始該電氣信號。
  33. 如申請專利範圍第30項之顯示器驅動器，其中該預先確定數目位元包括：根據位元有效性之該多位元資料字元之該多個連續位元。
  34. 如申請專利範圍第30項之顯示器驅動器，其中該第二多個預先確定時間之次數對應於：該等時間區間之首先該2x 個連續者後該等時間區間之每2x 個時間區間。
  35. 如申請專利範圍第34項之顯示器驅動器，其中可進一步操作該控制邏輯以：讀取目前施加在該像素上該電氣信號之值；以及使用該讀取值以決定是否終止該像素上之該電氣信號。
  36. 如申請專利範圍第34項之顯示器驅動器，其中該多位元資料字元是8位元資料字元；該預先確定數目位元包括：該最低有效位元、以及下一個最低有效位元；可操作該控制邏輯以：在首先四個該連續時間區間之一之期間，在該像素上啟始該電氣信號；以及在該等時間區間之第4y個之期間終止該電氣信號，y為大於0且小於或等於64之整數。
  37. 如申請專利範圍第34項之顯示器驅動器，其中該多位元資料字元是8位元資料字元；該預先確定數目位元包括：該最低有效位元、下一個最低有效位元、以及第二下一個最低有效位元；可操作該控制邏輯以：在首先八個該連續時間區間之一之期間，在該像素上啟始該電氣信號；以及在該等時間區間之第8y個之期間終止該電氣信號，y為大於0且小於或等於32之整數。
  38. 如申請專利範圍第26項之顯示器驅動器，其中可進一步操作該控制邏輯以：界定時間期間，在此期間將強度值施加於該像素上；將該時間期間分割成多個彼此相等時間區間；在該時間期間之第一部份期間、在該等時間區間之各多個連續區間之期間，將施加至該像素上之電氣信號更新；以及在該時間期間之第二部份期間、在該等時間區間之一些但非所有區間之期間，更新此電氣信號。
  39. 如申請專利範圍第38項之顯示器驅動器，其中可操作該控制邏輯以：在該時間期間之該第二部份期間、只有在每n個時間區間，更新該電氣信號，n為大於1之整數。
  40. 如申請專利範圍第26項之顯示器驅動器，其中可操作該控制邏輯以：將數位ON電壓施加至該輸出端子組上，以啟始該電氣信號。
  41. 如申請專利範圍第38項之顯示器驅動器，其中可操作該控制邏輯以：將數位OFF電壓施加至該輸出端子組上，以啟始該電氣信號。
  42. 如申請專利範圍第26項之顯示器驅動器，其中可進一步操作該控制邏輯以：讀取目前施加在該像素上之該電氣信號之值；以及使用該讀取值以更新該電氣信號。
  43. 如申請專利範圍第26項之顯示器驅動器，更包括計數器，其可操作提供一系列時間值，各時間值與該第一多個預先確定時間或該第二多個預先確定時間之至少一該等時間有關；以及其中該控制邏輯使用該等時間值與該多位元資料字元之一或更多位元，以更新施加至該像素上之電氣信號。
  44. 如申請專利範圍第43項之顯示器驅動器，其中耦接該控制邏輯，以接收施加至該像素上之值；以及可操作該控制邏輯以使用：施加至該像素上之該值、該時間值、以及該多位元資料字元之該一或更多位元，以更新施加至該像素上之該電氣信號。
  45. 如申請專利範圍第26項之顯示器驅動器，其中可進一步操作該控制邏輯以：在終止該像素上之該電氣信號前，將該多位元資料字元之至少一位元丟棄；從該多位元資料字元之任何其餘位元決定該第二時間。
  46. 如申請專利範圍第45項之顯示器驅動器，其中可進一步操作該控制邏輯以：讀取目前施加在該像素上之該電氣信號之值；以及使用該讀取值以決定是否終止該電氣信號。
  47. 如申請專利範圍第26項之顯示器驅動器，其中可進一步操作該控制邏輯以：界定時間期間，在此期間將該強度值施加至該顯示裝置之該像素上；將該時間期間分割成多個彼此相等時間區間；將該第一多個預先確定時間與該第二多個預先確定時間之各時間、以該彼此相等時間區間之至少一個相關聯；在該時間期間之第一部份期間、在該等時間區間之各多個連續區間之期間，將施加至該像素上之該電氣信號更新；以及在該時間期間之第二部份期間、在該等時間區間之各每m個區間，將施加至該像素上之該電氣信號更新。
  48. 如申請專利範圍第26項之顯示器驅動器，其中可進一步操作該控制邏輯以：界定調變期間，在此期間將完整強度值施加至該像素上；將該調變期間分割成多個彼此相等時間區間；產生控制信號以導致：在第一偏壓方向中在該像素上施加該電氣信號，而用於該等彼此相等時間區間之第一組；以及產生控制信號以導致：在第二偏壓方向中在該像素上施加該電氣信號，而用於該等彼此相等時間區間之第二組。
  49. 一種顯示器驅動器，包括：輸入端子組，用於接收多位元影像資料；以及裝置，用於在第一時間在該顯示器之像素上啟始信號，以及在第二時間終止該信號，以致於在將單一脈衝施加至該像素上之從該第一時間至該第二時間之期間、對應於該多位元影像資料之值。
TW101101471A 2005-06-16 2006-05-25 單脈衝顯示器驅動設計及顯示器 TWI460696B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US11/154,984 US7545396B2 (en) 2005-06-16 2005-06-16 Asynchronous display driving scheme and display
US11/171,496 US7580047B2 (en) 2005-06-16 2005-06-30 Single pulse display driving scheme and display
US11/172,623 US7580049B2 (en) 2005-06-16 2005-06-30 System and method for using current pixel voltages to drive display
US11/172,621 US7580048B2 (en) 2005-06-16 2005-06-30 Display driving scheme and display
US11/172,382 US7692671B2 (en) 2005-06-16 2005-06-30 Display debiasing scheme and display
US11/172,622 US7605831B2 (en) 2005-06-16 2005-06-30 System and method for discarding data bits during display modulation

Publications (2)

Publication Number Publication Date
TW201227651A TW201227651A (en) 2012-07-01
TWI460696B true TWI460696B (zh) 2014-11-11

Family

ID=37572861

Family Applications (6)

Application Number Title Priority Date Filing Date
TW101101472A TWI460697B (zh) 2005-06-16 2006-05-25 顯示器驅動設計及顯示器
TW101101471A TWI460696B (zh) 2005-06-16 2006-05-25 單脈衝顯示器驅動設計及顯示器
TW095118593A TWI365430B (en) 2005-06-16 2006-05-25 Display and display driving scheme using temporally offset modulation time periods
TW101101476A TWI453710B (zh) 2005-06-16 2006-05-25 顯示器去偏設計及顯示器
TW101101474A TWI453709B (zh) 2005-06-16 2006-05-25 使用目前像素電壓以驅動顯示器的方法及系統
TW101101477A TWI444985B (zh) 2005-06-16 2006-05-25 於顯示器調變刪除資料位元的系統及方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW101101472A TWI460697B (zh) 2005-06-16 2006-05-25 顯示器驅動設計及顯示器

Family Applications After (4)

Application Number Title Priority Date Filing Date
TW095118593A TWI365430B (en) 2005-06-16 2006-05-25 Display and display driving scheme using temporally offset modulation time periods
TW101101476A TWI453710B (zh) 2005-06-16 2006-05-25 顯示器去偏設計及顯示器
TW101101474A TWI453709B (zh) 2005-06-16 2006-05-25 使用目前像素電壓以驅動顯示器的方法及系統
TW101101477A TWI444985B (zh) 2005-06-16 2006-05-25 於顯示器調變刪除資料位元的系統及方法

Country Status (2)

Country Link
US (6) US7545396B2 (zh)
TW (6) TWI460697B (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878825B2 (en) * 2004-09-27 2014-11-04 Qualcomm Mems Technologies, Inc. System and method for providing a variable refresh rate of an interferometric modulator display
US7557789B2 (en) * 2005-05-09 2009-07-07 Texas Instruments Incorporated Data-dependent, logic-level drive scheme for driving LCD panels
US7545396B2 (en) * 2005-06-16 2009-06-09 Aurora Systems, Inc. Asynchronous display driving scheme and display
US8339428B2 (en) * 2005-06-16 2012-12-25 Omnivision Technologies, Inc. Asynchronous display driving scheme and display
WO2007004085A2 (en) * 2005-06-30 2007-01-11 Koninklijke Philips Electronics N.V. Electroluminescent display devices
US8327204B2 (en) * 2005-10-27 2012-12-04 Dft Microsystems, Inc. High-speed transceiver tester incorporating jitter injection
JP2007310234A (ja) * 2006-05-19 2007-11-29 Nec Electronics Corp データ線駆動回路、表示装置、及びデータ線駆動方法
US7681091B2 (en) * 2006-07-14 2010-03-16 Dft Microsystems, Inc. Signal integrity measurement systems and methods using a predominantly digital time-base generator
WO2008098202A2 (en) * 2007-02-09 2008-08-14 Dft Microsystems, Inc. Physical-layer testing of high-speed serial links in their mission environments
US8223179B2 (en) * 2007-07-27 2012-07-17 Omnivision Technologies, Inc. Display device and driving method based on the number of pixel rows in the display
US7917319B2 (en) * 2008-02-06 2011-03-29 Dft Microsystems Inc. Systems and methods for testing and diagnosing delay faults and for parametric testing in digital circuits
JP2009194581A (ja) * 2008-02-14 2009-08-27 Nec Corp フレーム復元方法、フレーム復元回路及びフレーム復元プログラム
US9024964B2 (en) * 2008-06-06 2015-05-05 Omnivision Technologies, Inc. System and method for dithering video data
US8228350B2 (en) * 2008-06-06 2012-07-24 Omnivision Technologies, Inc. Data dependent drive scheme and display
US8228349B2 (en) * 2008-06-06 2012-07-24 Omnivision Technologies, Inc. Data dependent drive scheme and display
TWI391912B (zh) * 2008-11-14 2013-04-01 Orise Technology Co Ltd 圖框記憶體存取方法以及使用其之顯示驅動器
JP5367383B2 (ja) * 2009-01-14 2013-12-11 株式会社東芝 表示装置及びその駆動方法
JP4905484B2 (ja) * 2009-03-06 2012-03-28 セイコーエプソン株式会社 集積回路装置、電気光学装置及び電子機器
TWI383688B (zh) * 2009-03-11 2013-01-21 Quanta Comp Inc 視訊壓縮電路與其方法
JP5906631B2 (ja) * 2011-09-22 2016-04-20 ソニー株式会社 表示装置、表示方法および電子機器
US8824811B2 (en) * 2012-03-06 2014-09-02 Htc Corporation LCD module, portable electronic devices and displaying method thereof
FR3012002B1 (fr) * 2013-10-16 2016-12-23 E2V Semiconductors Capteur d'image avec generation de sequences de signaux de commande
US9799277B1 (en) * 2014-02-06 2017-10-24 Amazon Technologies, Inc. Driving of pixels in electrowetting displays
US9918053B2 (en) * 2014-05-14 2018-03-13 Jasper Display Corp. System and method for pulse-width modulating a phase-only spatial light modulator
US10424239B2 (en) 2014-06-13 2019-09-24 Apple Inc. Power efficient adaptive panel pixel charge scheme
US10121410B2 (en) * 2014-06-13 2018-11-06 Apple Inc. Power efficient adaptive panel pixel charge scheme
US9728153B2 (en) 2014-10-21 2017-08-08 Omnivision Technologies, Inc. Display system and method using set/reset pixels
CN104882091B (zh) * 2015-06-26 2017-07-28 南开大学 一种硅基微显示器片上灰度级扩展电路及实现方法
JP6774599B2 (ja) * 2016-08-31 2020-10-28 株式会社Ｊｖｃケンウッド 液晶表示装置
CN109891485B (zh) 2016-10-27 2022-08-16 索尼公司 显示装置
US11030942B2 (en) 2017-10-13 2021-06-08 Jasper Display Corporation Backplane adaptable to drive emissive pixel arrays of differing pitches
US10951875B2 (en) 2018-07-03 2021-03-16 Raxium, Inc. Display processing circuitry
US11710445B2 (en) 2019-01-24 2023-07-25 Google Llc Backplane configurations and operations
US11637219B2 (en) 2019-04-12 2023-04-25 Google Llc Monolithic integration of different light emitting structures on a same substrate
CN110047418A (zh) * 2019-04-29 2019-07-23 武汉华星光电技术有限公司 显示器驱动装置
US11238782B2 (en) 2019-06-28 2022-02-01 Jasper Display Corp. Backplane for an array of emissive elements
CN112447146B (zh) * 2019-08-29 2022-04-22 华为技术有限公司 一种硅基液晶二维阵列电压控制的方法及相关设备
US10957233B1 (en) * 2019-12-19 2021-03-23 Novatek Microelectronics Corp. Control method for display panel
US11626062B2 (en) 2020-02-18 2023-04-11 Google Llc System and method for modulating an array of emissive elements
CN115362491A (zh) 2020-04-06 2022-11-18 谷歌有限责任公司 显示组件
US11538431B2 (en) 2020-06-29 2022-12-27 Google Llc Larger backplane suitable for high speed applications
EP4371104A1 (en) 2021-07-14 2024-05-22 Google LLC Backplane and method for pulse width modulation
US12094387B2 (en) * 2022-05-25 2024-09-17 Omnivision Technologies, Inc. Offset drive scheme for digital display

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW507182B (en) * 2001-02-14 2002-10-21 Samsung Electronics Co Ltd LCD of impulse driving method and driving method thereof
TW525139B (en) * 2001-02-13 2003-03-21 Samsung Electronics Co Ltd Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof
TW582005B (en) * 2001-05-29 2004-04-01 Semiconductor Energy Lab Pulse output circuit, shift register, and display device

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4591842A (en) 1983-05-26 1986-05-27 Honeywell Inc. Apparatus for controlling the background and foreground colors displayed by raster graphic system
US5285214A (en) 1987-08-12 1994-02-08 The General Electric Company, P.L.C. Apparatus and method for driving a ferroelectric liquid crystal device
KR940002291B1 (ko) * 1991-09-28 1994-03-21 삼성전관 주식회사 평판형 표시장치의 구동 방법
JP3577719B2 (ja) * 1995-05-17 2004-10-13 セイコーエプソン株式会社 液晶表示装置及びその駆動方法並びにそれに用いる駆動回路
US5731802A (en) * 1996-04-22 1998-03-24 Silicon Light Machines Time-interleaved bit-plane, pulse-width-modulation digital display system
US6353435B2 (en) 1997-04-15 2002-03-05 Hitachi, Ltd Liquid crystal display control apparatus and liquid crystal display apparatus
US6151011A (en) 1998-02-27 2000-11-21 Aurora Systems, Inc. System and method for using compound data words to reduce the data phase difference between adjacent pixel electrodes
US6140983A (en) 1998-05-15 2000-10-31 Inviso, Inc. Display system having multiple memory elements per pixel with improved layout design
US6246386B1 (en) 1998-06-18 2001-06-12 Agilent Technologies, Inc. Integrated micro-display system
US6809717B2 (en) * 1998-06-24 2004-10-26 Canon Kabushiki Kaisha Display apparatus, liquid crystal display apparatus and driving method for display apparatus
US6407732B1 (en) * 1998-12-21 2002-06-18 Rose Research, L.L.C. Low power drivers for liquid crystal display technologies
JP3861499B2 (ja) 1999-03-24 2006-12-20 セイコーエプソン株式会社 マトリクス型表示装置の駆動方法、表示装置および電子機器
US6441829B1 (en) 1999-09-30 2002-08-27 Agilent Technologies, Inc. Pixel driver that generates, in response to a digital input value, a pixel drive signal having a duty cycle that determines the apparent brightness of the pixel
JP3773773B2 (ja) * 1999-10-27 2006-05-10 三洋電機株式会社 画像信号処理装置及び画素欠陥の検出方法
JP3925016B2 (ja) 1999-11-19 2007-06-06 セイコーエプソン株式会社 表示装置の駆動方法、その駆動回路、表示装置、および、電子機器
WO2001069584A1 (fr) 2000-03-14 2001-09-20 Mitsubishi Denki Kabushiki Kaisha Afficheur d'image et procede d'affichage d'image
TW573290B (en) 2000-04-10 2004-01-21 Sharp Kk Driving method of image display apparatus, driving apparatus of image display apparatus, and image display apparatus
US6388661B1 (en) 2000-05-03 2002-05-14 Reflectivity, Inc. Monochrome and color digital display systems and methods
US6774578B2 (en) * 2000-09-19 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Self light emitting device and method of driving thereof
JP2002311921A (ja) * 2001-04-19 2002-10-25 Hitachi Ltd 表示装置およびその駆動方法
US6873308B2 (en) 2001-07-09 2005-03-29 Canon Kabushiki Kaisha Image display apparatus
KR100438827B1 (ko) * 2001-10-31 2004-07-05 삼성전기주식회사 영상의 계조 향상 방법 및 이를 수행하는 영상 표시 장치
TW518543B (en) * 2001-11-14 2003-01-21 Ind Tech Res Inst Integrated current driving framework of active matrix OLED
US6985164B2 (en) 2001-11-21 2006-01-10 Silicon Display Incorporated Method and system for driving a pixel
JP2005513538A (ja) 2001-12-14 2005-05-12 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 液晶表示ドライバのプログラマブル行選択
US7274363B2 (en) 2001-12-28 2007-09-25 Pioneer Corporation Panel display driving device and driving method
JP3631727B2 (ja) * 2002-03-28 2005-03-23 Ｎｅｃ液晶テクノロジー株式会社 画像表示方法および画像表示装置
JP2003324239A (ja) 2002-04-26 2003-11-14 Motorola Inc 発光素子駆動回路
US8421828B2 (en) 2002-05-10 2013-04-16 Jasper Display Corp. Modulation scheme for driving digital display systems
GB2389952A (en) 2002-06-18 2003-12-24 Cambridge Display Tech Ltd Driver circuits for electroluminescent displays with reduced power consumption
US7317464B2 (en) * 2002-08-21 2008-01-08 Intel Corporation Pulse width modulated spatial light modulators with offset pulses
JP4487024B2 (ja) 2002-12-10 2010-06-23 株式会社日立製作所 液晶表示装置の駆動方法および液晶表示装置
JP2004233743A (ja) 2003-01-31 2004-08-19 Renesas Technology Corp 表示駆動制御装置および表示装置を備えた電子機器
JP2004287165A (ja) 2003-03-24 2004-10-14 Seiko Epson Corp 表示ドライバ、電気光学装置、電子機器及び表示駆動方法
GB0307034D0 (en) 2003-03-27 2003-04-30 Koninkl Philips Electronics Nv Active matrix displays and drive control methods
JP2004317785A (ja) 2003-04-16 2004-11-11 Seiko Epson Corp 電気光学装置の駆動方法、電気光学装置および電子機器
KR100513318B1 (ko) 2003-06-24 2005-09-09 삼성전기주식회사 비동기 ｐｗｍ 구동방식의 ｌｃｄ 패널용 백라이트 인버터
US7071905B1 (en) 2003-07-09 2006-07-04 Fan Nong-Qiang Active matrix display with light emitting diodes
JP4804711B2 (ja) 2003-11-21 2011-11-02 株式会社 日立ディスプレイズ 画像表示装置
US7545396B2 (en) * 2005-06-16 2009-06-09 Aurora Systems, Inc. Asynchronous display driving scheme and display

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW525139B (en) * 2001-02-13 2003-03-21 Samsung Electronics Co Ltd Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof
TW507182B (en) * 2001-02-14 2002-10-21 Samsung Electronics Co Ltd LCD of impulse driving method and driving method thereof
TW582005B (en) * 2001-05-29 2004-04-01 Semiconductor Energy Lab Pulse output circuit, shift register, and display device

Also Published As

Publication number Publication date
US7580048B2 (en) 2009-08-25
US20060284901A1 (en) 2006-12-21
TWI453710B (zh) 2014-09-21
TW201227652A (en) 2012-07-01
US20060284900A1 (en) 2006-12-21
US7545396B2 (en) 2009-06-09
US20060284903A1 (en) 2006-12-21
US20060284904A1 (en) 2006-12-21
US7580049B2 (en) 2009-08-25
US7580047B2 (en) 2009-08-25
TWI365430B (en) 2012-06-01
TW200707371A (en) 2007-02-16
TWI453709B (zh) 2014-09-21
TW201232521A (en) 2012-08-01
US20060284814A1 (en) 2006-12-21
US7605831B2 (en) 2009-10-20
TW201227651A (en) 2012-07-01
TW201227653A (en) 2012-07-01
TWI460697B (zh) 2014-11-11
US7692671B2 (en) 2010-04-06
TW201227654A (en) 2012-07-01
TWI444985B (zh) 2014-07-11
US20060284902A1 (en) 2006-12-21

Similar Documents

Publication Publication Date Title
TWI460696B (zh) 單脈衝顯示器驅動設計及顯示器
US8339428B2 (en) Asynchronous display driving scheme and display
US8237754B2 (en) Display device and driving method that compensates for unused frame time
KR100653751B1 (ko) 표시 패널의 구동 방법, 표시 패널의 구동 회로 및 액정 표시 장치
KR101209756B1 (ko) 스캔형 디스플레이 소자 제어회로
JP2003532160A (ja) モノクローム及びカラーのデジタル・ディスプレイ・システム並びにその実施のための方法
US6930693B1 (en) Fast readout of multiple digital bit planes for display of greyscale images
US6326980B1 (en) System and method for using compound data words in a field sequential display driving scheme
US6072452A (en) System and method for using forced states to improve gray scale performance of a display
US20060238454A1 (en) Analog front-end circuit for digital displaying apparatus and control method thereof
US9728153B2 (en) Display system and method using set/reset pixels
WO2006138028A2 (en) Asynchronous display driving scheme and display
JP2001337643A (ja) ディジタル画像表示装置
JPH02309317A (ja) 液晶表示装置の駆動回路