TWI455488B - High Speed ​​BiCMOS Double Sampling Hold Circuit - Google Patents

Description

高速BiCMOS雙重取樣保持電路

本發明係關於一種高速BiCMOS雙重取樣保持電路，尤其是一種結合BiCMOS的高轉導優點及雙重取樣優點之雙重取樣保持電路，本發明利用了雙重取樣的方式來降低BiCMOS取樣保持電路內之取樣電路和輸出緩衝器設計上的複雜度，以使有效取樣率提升能夠達到兩倍。

現今可攜式的電子產品不斷的朝多功能、低功率消耗、低成本、體積小的目標發展，單晶片系統的概念孕育而生，至今技術也日趨成熟；目前大多數的單晶片系統中，類比數位轉換器是不可或缺的元件，針對不同的用途，所使用的類比數位轉換器架構也有所不同；而在類比數位轉換器之中，最重要的單元應該就是取樣保持電路(Track-and-hold amplifier,THA)，一個設計良好的取樣保持電路不僅可以提升類比數位轉換器的動態效能，而且也可以降低時脈信號之clock skew和clock jitter對類比數位轉換器的影響。

一般取樣保持電路可以分成閉迴路型和開路型兩種，其中閉迴路架構的優點為解析度高，但是缺點則是無法工作於高頻狀態，因此閉迴路取樣保持電路最重要的考慮是迴路的穩定性的問題，也為了解決這個問題，使得高速取樣保持電路的設計更加的複雜，相對的也會消耗更多的功率；因此，於高速領域上，大多採用開迴路型的架構，一般開迴路型的取樣保持電路架構可以分成全差動式(fully differential)取樣保持電路以及擬差動式(fully pseudo-differential)取樣保持電路兩種；由圖一中可知，全差動式取樣保持電路1主要是由一具有雙端輸入及雙端輸出之輸入緩衝器11、兩個切換開關12及一具有雙端輸入及雙端輸出之輸出緩衝器13所組成，而擬差動式取樣保持電路2如圖二中所示，該擬差動式取樣保持電路2主要是由兩個具有單端輸入及單端輸出之輸入緩衝器21、兩個切換開關22及兩個具有單端輸入及單端輸出之輸出緩衝器23所組成；但在實際的應用上，取樣保持電路並不是那麼的理想，由於理想的取樣保持電路其輸出電壓應該保持一個定值，但實際上卻因為存在多種的非理想效應如保持狀態雜散訊號饋入(Hold mode feedthrough,HMF)、位降誤差(pedestal error)、衰弱誤差(droop error)...等等，皆會導致取樣保持電路的輸出不是保持在一個定值；由於取樣保持電路3主要存在三種非理想效應，第一種為位降誤差(pedestal error)，其傳導路徑由圖三A中可知，這個誤差是因為切換開關31操作在導通和關閉的動作時，時脈訊號會經過雜散電容32之路徑，並耦合於儲存訊號的取樣電容33上，因此將會影響儲存在取樣電容33內的電荷量，而對輸出波形的影響則如圖三B中之編號37所示；第二種非理想效應為衰弱誤差(droop error)，其傳導路徑由圖三A中可知，這個誤差是因為當切換開關31操作在關閉時，後端緩衝器34的輸入阻抗並不是理想的無限大值，而是一有限的輸入阻抗，因此該後端緩衝器34的輸入端存在一個漏電流35的路徑，而這個漏電流35會使儲存在取樣電容33的電荷慢慢漏光，因此電壓準位會慢慢的拉低，而droop error對輸出波形的影響則如圖三B中之編號38所示；另外第三種為保持狀態雜散訊號饋入(Hold mode feedthrough,HMF)，其傳導路徑由圖三A中可知，這個誤差是因為切換開關31操作在關閉的動作時，時脈訊號會經過雜散電容36之路徑，並耦合到儲存訊號的取樣電容33上，因此會影響儲存在取樣電容33內的電荷量，而hold mode feedthrough對輸出波形的影響則如圖三B中之編號39所示，而這個效應是因為切換開關31存在一個雜散電容36位於該元件的輸入和輸出端之間，因此當切換開關31在關閉的時候，輸入訊號並沒有被完全隔絕，故輸入訊號會經過這個雜散電容36耦合到切換開關31的輸出端，進而影響到存在取樣電容33上的電荷，並導致THA的輸出產生失真，而這個HMF是影響THA解析度最重要的因素。

另外，由於目前關於雙重取樣的保持電路都是使用CMOS製程，但由於CMOS製程的缺點是無法操作於高速狀態，並且輸出入訊號的擺幅受限，因此，為了使得雙重取樣的保持電路能夠應用於高速狀態下，故利用雙重取樣(double sampling)的方式來降低高速取樣保持電路內之取樣電路和輸出緩衝器設計上的複雜度，並使有效取樣率提升達到兩倍，同時亦能夠使用線性化技術來提升輸入緩衝器的線性度，使整體的BiCMOS取樣保持電路的動態響應能夠提升，如此應為一最佳解決方案。

本發明之目的即在於提供一種高速BiCMOS雙重取樣保持電路，係能夠使用了雙重取樣的方式來降低BiCMOS取樣保持電路內之取樣電路和輸出緩衝器設計上的複雜度，以使有效取樣率提升能夠達到兩倍。

本發明之再一目的即在於提供一種高速BiCMOS雙重取樣保持電路，係能夠使用線性化技術來提升BiCMOS雙重取樣保持電路內輸入緩衝器的線性度，使整體的BiCMOS取樣保持電路的動態響應能夠提升。

可達成上述發明目的之高速BiCMOS雙重取樣保持電路，係包含一具有輸入端及輸出端之輸入緩衝器、兩個具有正向開關及負向開關之前端切換開關、兩個取樣電容、兩個具有輸入端及輸出端之中間緩衝器、兩個具有輸入端及輸出端之迴授緩衝器、兩個包含有正向開關及負向開關之後端切換開關及一具有輸入端及輸出端之輸出緩衝器，而本發明係藉由上述元件組成一BiCMOS雙重取樣的保持電路，其中該兩個正向開關一端係耦接於該輸入緩衝器之輸出端，而該正向開關另一端係耦接於該負向開關一端；另外，該取樣電容一端係耦接於該前端切換開關之正向開關與該前端切換開關之負向開關相接處，而該取樣電容另一端係接地，且該中間緩衝器之輸入端係能夠耦接於該取樣電容與該前端切換開關相接處，另外該迴授緩衝器之輸入端係耦接於該中間緩衝器之輸出端，而該迴授緩衝器之輸出端係耦接於該前端切換開關之負向開關另一端；另外，該後端切換開關之正向開關一端及該後端切換開關之負向開關一端係皆耦接於該中間緩衝器與該迴授緩衝器相接處，而該輸出緩衝器之輸入端係耦接於兩個後端切換開關之正向開關另一端。

更具體的說，所述兩個前端切換開關之第一個前端切換開關係能夠接收第一時脈信號，而第二個前端切換開關則能夠接收第二時脈信號；另外第一個前端切換開關所對應之第一個後端切換開關，係能夠接收第二時脈信號，另外該第二個前端切換開關所對應之第二個後端切換開關，係能夠接收第一時脈信號。

更具體的說，所述第一時脈信號為1時，該第一個前端切換開關之正向開關及該第二個後端切換開關之正向開關係會導通，因此第一個取樣電容會由該輸入緩衝器之輸出端充電，同時，儲存於第二個取樣電容之電荷會經由第二個中間緩衝器、第二個後端切換開關及輸出緩衝器，把信號送至該輸出緩衝器之輸出端。

更具體的說，所述第二時脈信號為1時，該第一個後端切換開關之正向開關及該第二個前端切換開關之正向開關係會導通，因此第二個取樣電容係會由該輸入緩衝器之輸出端充電，同時，儲存於第一個取樣電容之電荷會經由第一個中間緩衝器、第一個後端切換開關及該輸出緩衝器，把信號送至該輸出緩衝器之輸出端。

更具體的說，所述第一個後端切換開關之負向開關另一端係連接有一定電壓，因此當第一時脈信號為1，而該第二時脈信號則為0時，該第一個後端切換開關之負向開關係會導通，因此第一個中間緩衝器與該第一個迴授緩衝器相接處之電壓係會被固定於一個定電壓上。

更具體的說，所述第二個後端切換開關之負向開關另一端係連接有一定電壓，因此當第二時脈信號為1，而該第一時脈信號則為0時，該第二個後端切換開關之負向開關係會導通，因此第二個中間緩衝器與第二個迴授緩衝器相接處之電壓係會被固定於一個定電壓上。

更具體的說，所述第一時脈信號為1，而該第二時脈信號則為0時，該第二個前端切換開關之負向開關係會導通，因此第二個取樣電容所儲存的電壓會經由該第二個中間緩衝器及第二個迴授緩衝器迴授到該第二個中間緩衝器之輸入端。

更具體的說，所述第二時脈信號為1，而該第一時脈信號則為0時，該第一個前端切換開關之負向開關係會導通，因此該第一個取樣電容所儲存的電壓會經由該第一個中間緩衝器及第一個迴授緩衝器迴授到該第一個中間緩衝器之輸入端。

有關於本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。

請參閱圖四，為本發明一種高速BiCMOS雙重取樣保持電路之架構圖，由圖中可知，該高速BiCMOS雙重取樣保持電路係包含一具有輸入端及輸出端之輸入緩衝器4、兩個具有正向開關及負向開關之前端切換開關51,61、兩個取樣電容52,62、兩個具有輸入端及輸出端之中間緩衝器53,63、兩個具有輸入端及輸出端之迴授緩衝器54,64、兩個包含有正向開關及負向開關之後端切換開關55,65及一具有輸入端及輸出端之輸出緩衝器7；本發明係藉由上述元件組成一BiCMOS雙重取樣的保持電路，其中該兩個前端切換開關51,61之正向開關511,611一端係耦接於該輸入緩衝器4之輸出端，而該前端切換開關51,61之正向開關511,611另一端係耦接於該負向開關512,612一端；另外，該取樣電容52,62一端係耦接於該前端切換開關51,61之正向開關511,611與該負向開關512,612相接處，而該取樣電容52,62另一端係接地，且該中間緩衝器53,63之輸入端係能夠耦接於該取樣電容52,62與該前端切換開關51,61相接處；而該迴授緩衝器54,64之輸入端係耦接於該中間緩衝器53,63之輸出端，且該迴授緩衝器54,64之輸出端係耦接於該前端切換開關51,61之負向開關512,612另一端；另外該後端切換開關55,65之正向開關551,651一端及該後端切換開關55,65之負向開關552,652一端係皆耦接於該中間緩衝器53,63與該迴授緩衝器54,64相接處，而該輸出緩衝器7之輸入端係耦接於兩個後端切換開關55,65之正向開關551,651另一端。

為了能夠更清楚說明本發明之實施原理，故假設該輸入緩衝器4、中間緩衝器53,63、迴授緩衝器54,64及輸出緩衝器7之電壓增益皆為1，該兩個前端切換開關之第一個前端切換開關51係能夠接收第一時脈信號Φ ₁ ，而該第二個前端切換開關61則能夠接收第二時脈信號Φ ₂ ，另外該第一個前端切換開關51所對應之第一個後端切換開關55，係能夠接收第二時脈信號Φ ₂ ，另外該第二個前端切換開關61所對應之第二個後端切換開關65，則能夠接收第一時脈信號Φ ₁ ；如圖五所示，當第一時脈信號Φ ₁ 上升為1時，將能夠使上半段電路操作於取樣模式，其中該第一個前端切換開關51之正向開關511及該第二個後端切換開關65之正向開關651係會導通，因此第一個取樣電容52會由該輸入緩衝器4之輸出端充電(V _B =V _ip (Φ ₁ ))；同時，當第一時脈信號Φ ₁ 上升為1時，下半段電路則是操作於保持模式，其中該儲存於第二個取樣電容62之電荷會經由第二個中間緩衝器63、第二個後端切換開關65及輸出緩衝器7，把信號送至該輸出緩衝器7之輸出端。

如圖六所示，第二時脈信號Φ ₂ 上升為1時，將能夠改變下半段電路操作於取樣模式(同理，上半段電路則改變操作於保持模式)，其中該第一個後端切換開關55之正向開關551及該第二個前端切換開關61之正向開關611係會導通，因此第二個取樣電容62係會由該輸入緩衝器4之輸出端充電(V _D =V _ip (Φ ₂ ))，同時，儲存於第一個取樣電容52之電荷則會經由第一個中間緩衝器53、第一個後端切換開關55及該輸出緩衝器7，把信號送至該輸出緩衝器7之輸出端。

另外，為了解決Hold mode feedthrough(HMF)的問題，如圖七所示，當第一時脈信號Φ ₁ 上升為1時，而該第二時脈信號Φ ₂ 則為0，因此該第二個前端切換開關61之負向開關612係會導通，而節點電壓V _C 被固定在一個定電壓V _R 上；另外節點電壓V _D 會因為迴授的作用，故第二個取樣電容62所儲存的電壓會經由該第二個中間緩衝器63及第二個迴授緩衝器64迴授到該第二個中間緩衝器63之輸入端，因此可以固定V _D ；故當切換開關關閉的時候，該切換開關輸入端會被固定在一個定電壓上，所以可以有效的抑制HMF效應。

同理，如圖八所示，當第一時脈信號Φ ₂ 上升為1時，而該第一時脈信號Φ ₁ 則為0，因此該第二個後端切換開關65之負向開關652係會導通，而節點電壓V _E 被固定在一個定電壓V _R 上；另外節點電壓V _B 會因為迴授的作用，故第一個取樣電容52所儲存的電壓會經由該第一個中間緩衝器53及第一個迴授緩衝器54迴授到該第一個中間緩衝器53之輸入端，因此可以固定V _B 於之前儲存在第一個取樣電容52的電壓上；故當切換開關關閉的時候，該切換開關輸入端會被固定在一個定電壓上，所以可以有效的抑制HMF效應。

為了能夠更清楚的闡述本發明之內容，故提出本發明所使用的實施電路圖，如圖九所示，則為單一增益輸入緩衝器之實施電路圖，而該輸入緩衝器4係做為取樣保持電路之輸入端，該輸入緩衝器係由電流源M _{P 0} -M _{P 1} 及電晶體Q ₁ -Q ₂ 組成一level-shifter電路，而電晶體Q ₀ 、Q ₄ 、電阻R _F 則組成一線性補償電路，另外再由電晶體M _{N 0} 和電阻R ₀ 組成定電流源，以提供電流給Q ₁ 及Q ₂ ；而該輸入緩衝器之兩個輸出端V _{OP _ MA 1} 和V _{OP _ MA 2} 則分別接到後端的上半段及下半段的取樣保持電路相連接；因此當輸入訊號V _ip 上升的時候，電晶體Q ₁ 的射極電流(emitter current)增加，因為電流源M _{N 0} 提供的電流為一個固定值，相對的流經電晶體Q ₂ 的射極電流會減少；另外因為電流並不等於，故會產生失真，也就是說V _ip ≠V _{OP _ MA 1} ；針對這個問題，我們利用線性補償電路來解決，考慮當輸入訊號V _ip 上升時，電晶體Q ₀ 的射極電流增加，而這個增加的射極電流會流經電阻R ₀ ，使節點電壓V _P 提高，因此會降低總電流I _{DS _ MN0} 的值，而當輸入訊號V _ip 上升的時候，總電流I _{DS _ MN0} 下降，因此原本Q ₁ 的射極電流增加會被總電流下降所抵銷，所以電流會下降，同時電流會等於；因此能藉由負迴授的作用，以使得輸入緩衝器4的線性度能夠受到補償。

而為了比較本發明所提出輸入緩衝器4的線性度，如圖十所示，將本實施例之輸入緩衝器4與參考文獻(C. Fiocchi,U. Gatti,and F. Maloberti,“Design issue on high-speed high-resolution track-and-holds in BiCMOS technology,”IEE Proc. Circuits Device and Syst.,vol. 147,no. 2,pp. 100-106,Apr. 2000.)的輸入緩衝器作一個比較，而為了更精確的說明本本實施例之輸入緩衝器的優越性，故定義一個誤差電壓參數ΔV _e =V _{out _ ideal} -V _out ，代表電路輸出電壓的理想值減去實際值；最後，由圖十中可知，本實施例之輸入緩衝器4，其誤差電壓參數ΔV _e 均小於參考文獻的輸入緩衝器，另外本本實施例之輸入緩衝器4，其最大誤差電壓參數ΔV _e 為±0.33 mV，而參考文獻的輸入緩衝器的最大誤差電壓參數ΔV _e 則為±17.25 mV。

請參閱圖十一，為本發明一種高速BiCMOS雙重取樣保持電路之部份實施電路圖，由於本發明上半部架構與下半部架構相同，因此僅提供上半部實施電路圖，本實施例中主要包含有第一個前端切換開關51、第一個取樣電容52(C _{h 1} )、第一個中間緩衝器53(A _{2 a} )、第一個迴授緩衝器54(A _{F 1} )、第一個後端切換開關55及一輸出緩衝器7(A ₃ )；而本實施例係使用射極隨耦器(emitter follower)來組成第一個前端切換開關51及第一個後端切換開關55，其中第一個前端切換開關51是由兩個電流開關M _{T 1} 和M _{H 1} 來控制導通或關閉，而第一個後端切換開關55則是由電流開關M _{T 2} 和M _{H 2} 來控制導通或關閉；而當電流開關M _{T 1} 操作在導通的時候，第一個前端切換開關51則操作在導通模式(track mode)，當M _{H 1} 操作在導通的時候，第一個前端切換開關51則操作關閉模式(hold mode)，因此當第一個前端切換開關51操作於導通模式時，第一個後端切換開關55則操作在關閉模式，如此將可以達到分時切換(time interleaved)的功能；另外該第一個中間緩衝器53是由電晶體Q ₁ -Q ₄ 所組成，這四個電晶體組成一個單一增益準位偏移器(unity-gain level shifter)；而該輸出緩衝器7則是使用射極隨耦器來實現；而每個切換開關的兩個電流開關M _{T 1,2} 和M _{H 1,2} 都有一個啞電晶體(dummy transistors)M _{D 1,2} ，這個啞電晶體是用來抑制pedestal error效應，由於啞電晶體的驅動時脈和電流開關驅動時脈相反，而啞電晶體的長度是電流開關長度的一半，因此能夠抵銷時脈訊號經過電流開關的雜散電容C _GD 而耦合到儲存電容C _{h 1} 的值；而針對非理想效應droop error，本實施例使用電流鏡(current mirror)M _{C 1} 和M _{C 2} 來補償，由圖十一中明顯可知，電流從電源VDD經過電晶體Q ₁ 和Q ₂ 大致上是相等的，因此兩者具有相等的基極電流(base current)，故流經Q ₂ 的基極電流會被電流鏡的電晶體M _{C 2} 複製M _{C 1} ，而電流則能夠補充因為電晶體Q ₁ 基極電流所流失的電流值，因此droop error可以受到補償；而第三個被補償的非理想效應為HMF，本實施例中使用兩個箝位電晶體Q _{clamp 2} 和Q _{clamp 1} 來補償這個非理想效應，由圖十一中可知，當第一個後端切換開關55關閉時(即='1')，電晶體Q _{clamp 2} 會導通，而節點電壓V _C =V _R -，因此第一個後端切換開關55的輸入端會被固定在一個定電壓上；而當第一個前端切換開關51關閉時(即='1')，則是電晶體Q _{clamp 1} 導通，而節點電壓V _X 會被固定在一個電壓值，該電壓值是經由節點電壓V _B 經由迴授路徑陸續經過電晶體Q ₁ 、Q ₂ 、Q ₄ 、Q _{clamp 1} 而來，因此V _X =V _B ；由上述內容可知，當第一個前端切換開關51或是第一個後端切換開關55關閉時，其相對應的輸入端都會被固定在一個定電壓上，因此HMF可以被抑制下來。

請參閱圖十二，為本發明一種高速BiCMOS雙重取樣保持電路之SFDR動態模擬結果，由圖中可知，為SFDR(Spurious-Free Dynamic Range)動態模擬結果，本實施例中設定取樣頻率為1 GHz的情況下(相當於兩倍500 MHz的取樣頻率)，其輸入頻率從100 MHz到500 MHz，結果由圖中可知，本實施例電路的等效解析度(effective number of bits,ENOBs)能夠達到9-bit。

本發明所提供之一種高速BiCMOS雙重取樣保持電路，與其他習用技術相互比較時，更具備下列優點：

1.　本發明係使用了雙重取樣的方式來降低BiCMOS取樣保持電路內之取樣電路和輸出緩衝器設計上的複雜度，以有效取樣率能夠提升能夠達到兩倍。

2.　本發明能夠使用線性化技術來提升BiCMOS雙重取樣保持電路內輸入緩衝器的線性度，使整體的BiCMOS取樣保持電路的動態響應能夠提升。

藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。

1．．．全差動式取樣保持電路

11．．．輸入緩衝器

12．．．切換開關

13．．．輸出緩衝器

2．．．擬差動式取樣保持電路

21．．．輸入緩衝器

22．．．切換開關

23．．．輸出緩衝器

3．．．取樣保持電路

31．．．切換開關

32．．．雜散電容

33．．．取樣電容

34．．．後端緩衝器

35．．．漏電流

36．．．雜散電容

37．．．非理想效應之輸出影響波形

38．．．非理想效應之輸出影響波形

39．．．非理想效應之輸出影響波形

4．．．輸入緩衝器

51．．．第一個前端切換開關

511．．．正向開關

512．．．負向開關

52．．．第一個取樣電容

53．．．第一個中間緩衝器

54．．．第一個迴授緩衝器

55．．．第一個後端切換開關

551．．．正向開關

552．．．負向開關

61．．．第二個前端切換開關

611．．．正向開關

612．．．負向開關

62．．．第二個取樣電容

63．．．第二個中間緩衝器

64．．．第二個迴授緩衝器

65．．．第二個後端切換開關

651．．．正向開關

652．．．負向開關

7．．．輸出緩衝器

圖一為習知全差動式取樣保持電路架構圖；

圖二為習知擬差動式取樣保持電路架構圖；

圖三A為習知取樣保持電路的三種非理想效應示意圖；

圖三B為習知取樣保持電路之非理想效輸出影響波形圖；

圖四為本發明高速BiCMOS雙重取樣保持電路之架構圖；

圖五為本發明高速BiCMOS雙重取樣保持電路之實施原理示意圖；

圖六為本發明高速BiCMOS雙重取樣保持電路之實施原理示意圖；

圖七為本發明高速BiCMOS雙重取樣保持電路之實施原理示意圖；

圖八為本發明高速BiCMOS雙重取樣保持電路之實施原理示意圖；

圖九為本發明高速BiCMOS雙重取樣保持電路之輸入緩衝器的實施電路圖；

圖十為本發明高速BiCMOS雙重取樣保持電路之輸入緩衝器的線性度模擬結果圖；

圖十一為本發明高速BiCMOS雙重取樣保持電路之部份實施電路圖；以及

圖十二為本發明高速BiCMOS雙重取樣保持電路之SFDR動態模擬結果圖。

4．．．輸入緩衝器

51．．．第一個前端切換開關

511．．．正向開關

512．．．負向開關

52．．．第一個取樣電容

53．．．第一個中間緩衝器

54．．．第一個迴授緩衝器

55．．．第一個後端切換開關

551．．．正向開關

552．．．負向開關

61．．．第二個前端切換開關

611．．．正向開關

612．．．負向開關

62．．．第二個取樣電容

63．．．第二個中間緩衝器

64．．．第二個迴授緩衝器

65．．．第二個後端切換開關

651．．．正向開關

652．．．負向開關

7．．．輸出緩衝器

Claims (9)

1. 一種高速BiCMOS雙重取樣保持電路，係包括：一輸入緩衝器，係具有一輸入端及一輸出端；兩個前端切換開關，係皆具有一正向開關及一負向開關，其中該兩個正向開關一端係耦接於該輸入緩衝器之輸出端，而該正向開關另一端係耦接於該負向開關一端；兩個取樣電容，該取樣電容一端係耦接於該前端切換開關之正向開關與該前端切換開關之負向開關相接處，而該取樣電容另一端係接地；兩個中間緩衝器，係皆具有一輸入端及一輸出端，其中該中間緩衝器之輸入端係耦接於該取樣電容與該前端切換開關相接處；兩個迴授緩衝器，係皆具有一輸入端及一輸出端，其中該迴授緩衝器之輸入端係耦接於該中間緩衝器之輸出端，而該迴授緩衝器之輸出端係耦接於該前端切換開關之負向開關另一端；兩個後端切換開關，係皆包含有一正向開關及一負向開關，其中該正向開關一端及該負向開關一端係皆耦接於該中間緩衝器與該迴授緩衝器相接處；以及一輸出緩衝器，係具有一輸入端及一輸出端，其中該輸入端係耦接於兩個後端切換開關之正向開關另一端。
2. 如申請專利範圍第1項所述之高速BiCMOS雙重取樣保持電路，其中該兩個前端切換開關之第一個前端切換開關係能夠接收第一時脈信號，而第二個前端切換開關則能夠接收第二時脈信號。
3. 如申請專利範圍第2項所述之高速BiCMOS雙重取樣保持電路，其中該第一個前端切換開關所對應之第一個後端切換開關，係能夠接收第二時脈信號，另外該第二個前端切換開關所對應之第二個後端切換開關，係能夠接收第一時脈信號。
4. 如申請專利範圍第3項所述之高速BiCMOS雙重取樣保持電路，其中該第一時脈信號為1時，該第一個前端切換開關之正向開關及該第二個後端切換開關之正向開關係會導通，因此第一個取樣電容會由該輸入緩衝器之輸出端充電，同時，儲存於第二個取樣電容之電荷會經由第二個中間緩衝器、第二個後端切換開關及輸出緩衝器，把信號送至該輸出緩衝器之輸出端。
5. 如申請專利範圍第3項所述之高速BiCMOS雙重取樣保持電路，其中該第二時脈信號為1時，該第一個後端切換開關之正向開關及該第二個前端切換開關之正向開關係會導通，因此第二個取樣電容係會由該輸入緩衝器之輸出端充電，同時，儲存於第一個取樣電容之電荷會經由第一個中間緩衝器、第一個後端切換開關及該輸出緩衝器，把信號送至該輸出緩衝器之輸出端。
6. 如申請專利範圍第3項所述之高速BiCMOS雙重取樣保持電路，其中該第一個後端切換開關之負向開關另一端係連接有一定電壓，因此當第一時脈信號為1，而該第二時脈信號則為0時，該第一個後端切換開關之負向開關係會導通，因此第一個中間緩衝器與該第一個迴授緩衝器相接處之電壓係會被固定於一個定電壓上。
7. 如申請專利範圍第3項所述之高速BiCMOS雙重取樣保持電路，其中該第二個後端切換開關之負向開關另一端係連接有一定電壓，因此當第二時脈信號為1，而該第一時脈信號則為0時，該第二個後端切換開關之負向開關係會導通，因此第二個中間緩衝器與第二個迴授緩衝器相接處之電壓係會被固定於一個定電壓上。
8. 如申請專利範圍第3項所述之高速BiCMOS雙重取樣保持電路，其中該第一時脈信號為1，而該第二時脈信號則為0時，該第二個前端切換開關之負向開關係會導通，因此第二個取樣電容所儲存的電壓會經由該第二個中間緩衝器及第二個迴授緩衝器迴授到該第二個中間緩衝器之輸入端。
9. 如申請專利範圍第3項所述之高速BiCMOS雙重取樣保持電路，其中該第二時脈信號為1，而該第一時脈信號則為0時，該第一個前端切換開關之負向開關係會導通，因此該第一個取樣電容所儲存的電壓會經由該第一個中間緩衝器及第一個迴授緩衝器迴授到該第一個中間緩衝器之輸入端。