TWI473102B - High speed, high linear BiCMOS sample and hold circuit - Google Patents

Description

高速、高線性BiCMOS取樣保持電路

本發明係關於一種高速、高線性BiCMOS取樣保持電路，尤其是能夠改善取樣保持電路之輸入緩衝器的線性度，以使得整體取樣保持電路的動態響應得以被強化。

現今可攜式的電子產品不斷的朝多功能、低功率消耗、低成本、體積小的目標發展，單晶片系統的概念孕育而生，至今技術也日趨成熟；目前大多數的單晶片系統中，類比數位轉換器是不可或缺的元件，針對不同的用途，所使用的類比數位轉換器架構也有所不同；而在類比數位轉換器之中，最重要的單元應該就是取樣保持電路(Track-and-hold amplifier,THA)，一個設計良好的取樣保持電路不僅可以提升類比數位轉換器的動態效能，而且也可以降低時脈信號之clock skew和clock jitter對類比數位轉換器的影響。

一般取樣保持電路可以分成閉迴路型和開路型兩種，其中閉迴路架構的優點為解析度高，但是缺點則是無法工作於高頻狀態，因此閉迴路取樣保持電路最重要的考慮是迴路的穩定性的問題，也為了解決這個問題，使得高速取樣保持電路的設計更加的複雜，相對的也會消耗更多的功率；因此，於高速領域上，大多採用開迴路型的架構，一般開迴路型的取樣保持電路架構可以分成全差動式(fully differential)取樣保持電路以及擬差動式(fully pseudo-differential)取樣保持電路兩種；由圖一中可知，全差動式取樣保持電路1主要是由一具有雙端輸入及雙端輸出之輸入緩衝器 11、兩個切換開關12及一具有雙端輸入及雙端輸出之輸出緩衝器13所組成，而擬差動式取樣保持電路2如圖二中所示，該擬差動式取樣保持電路2主要是由一具有單端輸入及單端輸出之輸入緩衝器21、兩個切換開關22及一具有單端輸入及單端輸出之輸出緩衝器23所組成；但在實際的應用上，取樣保持電路並不是那麼的理想，由於理想的取樣保持電路其輸出電壓應該保持一個定值，但實際上卻因為存在多種的非理想效應，如保持狀態雜散訊號饋入(Hold mode feedthrough,HMF)、位降誤差(pedestal error)、衰弱誤差(droop error)...等等，皆會導致取樣保持電路的輸出不是保持在一個定值；由於取樣保持電路3主要存在三種非理想效應，第一種為位降誤差(pedestal error)，其傳導路徑由圖三A中可知，這個誤差是因為切換開關31操作在導通(turn on)和關閉(turn off)的動作時，時脈訊號會經過雜散電容32之路徑，並耦合於儲存訊號的取樣電容33上，因此將會影響儲存在取樣電容33內的電荷量，而對輸出波形的影響則如圖三B中之編號37所示；第二種非理想效應為衰弱誤差(droop error)，其傳導路徑由圖三A中可知，這個誤差是因為當切換開關31操作在關閉時，後端緩衝器34的輸入阻抗並不是理想的無限大值，而是一有限的輸入阻抗，因此該後端緩衝器34的輸入端存在一個漏電流35的路徑，而這個漏電流35會使儲存在取樣電容33的電荷慢慢漏光，因此電壓準位會慢慢的拉低，而droop error對輸出波形的影響則如圖三B中之編號38所示；另外第三種為保持狀態雜散訊號饋入(Hold mode feedthrough,HMF)，其傳導路徑由圖三A中可知，這個誤差是因為切換開關31操作在 關閉的動作時，時脈訊號會經過雜散電容36之路徑，並耦合到儲存訊號的取樣電容33上，因此會影響儲存在取樣電容33內的電荷量，而hold mode feedthrough對輸出波形的影響則如圖三B中之編號39所示，而這個效應是因為切換開關31存在一個雜散電容36位於該元件的輸入和輸出端之間，因此當切換開關31在關閉的時候，輸入訊號並沒有被完全隔絕，故輸入訊號會經過這個雜散電容36耦合到切換開關31的輸出端，進而影響到存在取樣電容33上的電荷，並導致THA的輸出產生失真，而這個HMF是影響THA解析度最重要的因素。

因此，為了解決因為非理想效應所導致取樣保持電路的線性度不佳，因此本發明使用擬差動式架構為主，以設計出一BiCMOS高速取樣保持電路，並配合一個高線性的單一電壓增益緩衝器，做為BiCMOS取樣保持電路的輸入級，以便改善取樣保持電路的動態響應，如此應為一最佳解決方案。

本發明之目的即在於提供一種高速、高線性BiCMOS取樣保持電路，係為了改善傳統BiCMOS取樣保持電路的缺點，同時亦改善取樣保持電路的輸入緩衝器之線性度，使得整體BiCMOS取樣保持電路的動態響應得以被強化。

可達成上述發明目的之高速、高線性BiCMOS取樣保持電路，皆包含有兩個具有輸入端及輸出端之輸入緩衝器、一加速電路、兩個正向切換開關、兩個順向補償電容、兩個中間緩衝器、兩個負向切換開關、兩個取樣電容及兩個具有輸入端及輸出端之輸出緩衝器，其中該加速電路係耦接於 兩個輸入緩衝器之間，同時該加速電路亦會與該輸入緩衝器之輸出端相連接，而該正向切換開關一端係耦接於該加速電路與輸入緩衝器之輸出端相接處；且該順向補償電容一端係耦接於任一個正向切換開關與輸入緩衝器之輸出端之間，而該順向補償電容另一端則耦接於另一個正向切換開關另一端；另外該中間緩衝器係皆具有一輸入端及一輸出端，其中該中間緩衝器之輸入端係耦接於該順向補償電容另一端與另一個正向切換開關相接處，而該負向切換開關一端係耦接於該順向補償電容另一端與另一個正向切換開關相接處，且該負向切換開關另一端係耦接於該中間緩衝器之輸出端，而輸出緩衝器之輸入端亦會耦接於該中間緩衝器之輸出端；另外該取樣電容一端係耦接於該順向補償電容另一端與另一個正向切換開關相接處，而該取樣電容另一端係接地。

更具體的說，所述加速電路係能夠加速兩個輸入緩衝器的導通，以便使BiCMOS取樣保持電路能夠快速的進入取樣模式，而該加速電路亦能夠加速正向切換開關的關閉，因此本發明除了將能夠改善BiCMOS取樣保持電路輸入級的線性度之外，同時亦能夠提升BiCMOS取樣保持電路之動態響應。

而當該正向切換開關接收時脈信號為1時，該負向切換開關接收之時脈信號為0，因此當時脈信號為1時，該正向切換開關係會導通，而該取樣電容會由該輸入緩衝器之輸出端充電。

更具體的說，所述時脈信號為0時，該負向切換開關係會導通，而儲存於取樣電容之電荷會經由中間緩衝器及該輸出緩衝器，把信號送至該輸 出緩衝器之輸出端。

更具體的說，所述時脈信號為0時，該負向切換開關係會導通，而儲存於取樣電容之電壓會經過中間緩衝器迴授到該中間緩衝器之輸入端，因此中間緩衝器之輸入端電壓係會被固定於一個定電壓上。

更具體的說，所述時脈信號為0時，該正向切換開關係會關閉，而該加速電路係會產生一個電流路徑，由輸入緩衝器之輸出點與該順向補償電容相接處到該加速電路之接地端，因此相接處之節點電流能夠快速的被移除，以加速該正向切換開關之關閉。

更具體的說，所述時脈信號為1時，該正向切換開關係會導通，而該加速電路係會產生一個電流路徑，由輸入緩衝器的內部到該加速電路，因此能夠使兩個輸入緩衝器之操作電流加大，以加速該兩個輸入緩衝器之導通。

有關於本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。

請參閱圖四，為本發明一種高速、高線性BiCMOS取樣保持電路之架構圖，該高速、高線性BiCMOS取樣保持電路係包含有兩個具有輸入端及輸出端之輸入緩衝器41、一加速電路42、兩個正向切換開關43、兩個順向補償電容44、兩個中間緩衝器45、兩個負向切換開關46、兩個取樣電容47及兩個具有輸入端及輸出端之輸出緩衝器48；而本發明之加速電路42係耦接於兩個輸入緩衝器41之間，而該加速電路42亦會與該輸入緩衝器41之輸出端相連接，另外該正向切換開關43一端係耦接於該加速電路42 與輸入緩衝器41之輸出端相接處；其中該順向補償電容44一端係耦接於任一個正向切換開關43與輸入緩衝器41之輸出端之間，而該順向補償電容44另一端則耦接於另一個正向切換開關43另一端；另外該取樣電容47一端係耦接於該順向補償電容44另一端與另一個正向切換開關43相接處，而該取樣電容47另一端係接地；其中該中間緩衝器2係皆具有一輸入端及一輸出端，該中間緩衝器45之輸入端係耦接於該順向補償電容44另一端與另一個正向切換開關43相接處，而該負向切換開關46一端係耦接於該順向補償電容44另一端與另一個正向切換開關43相接處，且該負向切換開關46另一端係耦接於該中間緩衝器45之輸出端，而輸出緩衝器48之輸入端亦會耦接於該中間緩衝器45之輸出端。

為了能夠更清楚說明本發明之實施原理，故假設兩個輸入緩衝器41、中間緩衝器45及輸出緩衝器48之電壓增益皆為1，而當該正向切換開關43接收時脈信號為1時，該負向切換開關46接收之時脈信號則為0；如圖五所示，當時脈信號上升為1時，該正向切換開關43係會導通，因此該取樣保持電路係會操作於取樣模式，而該取樣電容47則會由該輸入緩衝器41之輸出端充電，因此，且。

如圖六所示，當時脈信號為0時(表示該時脈信號上升為1)，該負向切換開關46係會導通，因此該取樣保持電路係會操作在保持模式，而儲存於取樣電容47上的電荷會經過中間緩衝器45和輸出緩衝器48，把信號送至該輸出緩衝器48之輸出端。

而為了解決保持狀態雜散訊號饋入(Hold mode feedthrough,HMF)的問題，如圖六所示，當時脈信號為0時(表示該時脈信號上升為1)，該負向切換開關46係會導通，而節點電壓V _{Ch 1} 會被固定在一個定電壓上；另外節點電壓V _{Ch 1} 會因為迴授的作用，把之前儲存於取樣電容47上的電壓經過中間緩衝器45迴授到該中間緩衝器45之輸入端，因此可以固定V _{Ch 1} ；故當切換開關關閉的時候，該切換開關輸入端會被固定在一個定電壓上，所以可以有效的抑制HMF效應。

另外，本發明之加速電路係能夠加速兩個輸入緩衝器41的導通，以便使BiCMOS取樣保持電路能夠快速的進入取樣模式，而該加速電路42亦能夠加速正向切換開關43的關閉，因此本發明除了將能夠改善BiCMOS取樣保持電路輸入級的線性度之外，同時亦能夠提升BiCMOS取樣保持電路之動態響應； 如圖七A所示，當時脈信號上升為1時，該正向切換開關43係會導通，而該加速電路42係會產生一個電流路徑，由輸入緩衝器41的內部到該加速電路42，因此能夠使兩個輸入緩衝器41之操作電流加大，以加速該兩個輸入緩衝器41之導通，故能使該BiCMOS取樣保持電路能夠快速的進入取樣模式；再如圖七B所示，當時脈信號為0時(表示該時脈信號上升為1)，該正向切換開關43係會關閉，而該加速電路42係會產生一個電流路徑，由a端點到接地端，使a端點的節點電流能夠快速的被移除，以加速該正向切換開關43之關閉。

為了能夠更清楚的闡述本發明之內容，故提出本發明所使用的實施電 路圖，如圖八所示，則為單一增益輸入緩衝器之實施電路圖，而該輸入緩衝器41係做為該取樣保持電路之輸入端，該輸入緩衝器41係由電流源M _{P 2} 及電晶體Q ₁ -Q ₂ 組成一level-shifter電路，而電晶體M _{P 0} 、M _{P 1} 、Q ₀ 、Q ₃ 、電阻R _F 、R ₁ 則組成一線性補償電路；另外該輸入緩衝器41之輸出端V _{OP_MA} 則與後端的取樣保持電路相連接；因此當輸入訊號V _ip 上升的時候，該電晶體Q ₁ 的射極電流(emitter current)會增加，而電流源M _{N 0} 所提供的電流為一個固定值，因此相對的流經電晶體Q ₂ 的射極電流則會減少；另外由於電流並不等於，所以會產生失真，也就是說V _ip ≠V _{OP_MA} 。針對這個問題，我們利用線性補償電路來解決。考慮當輸入訊號V _ip 上升的時候，則將電晶體Q ₀ 的射極電流增加，而這個增加的射極電流會流經電阻R ₀ ，使節點電壓V _b 提高，因此會降低總電流I _{DS_MN0} 的值；而當輸入訊號V _ip 上升的時候，總電流I _{DS_MN0} 則會下降，而原本Q ₁ 的射極電流增加也會被總電流下降所抵銷；另外該電晶體M _{P 0} 、M _{P 1} 則組成微調電流源(fine tuning peaking current source)，因此能夠微調，以使電流上升，因此電流會等於，故藉由負迴授的作用，將能夠使取樣保持電路之輸入緩衝器41的線性度受到補償。

而為了比較本發明所提出輸入緩衝器的線性度，如圖九所示，將本實施例之輸入緩衝器與參考文獻(C.Fiocchi,U.Gatti,and F.Maloberti,“Design issue on high-speed high-resolution track-and-holds in BiCMOS technology,”IEE Proc.Circuits Device and Syst.,vol.147,no.2,pp.100-106,Apr.2000.)的輸入緩衝器作一個比較，而為了更精確的說明本本實施例之輸入緩衝器的 優越性，故定義一個誤差電壓參數△V _e =V _{out_ideal} -V _out ，代表電路輸出電壓的理想值減去實際值；最後，由圖九中可知，本實施例之輸入緩衝器41，其誤差電壓參數△V _e 均小於參考文獻的輸入緩衝器，另外本實施例之輸入緩衝器41，其最大誤差電壓參數△V _e 為±2.88mV，而參考文獻的輸入緩衝器的最大誤差電壓參數△V _e 則為±17.25mV。

請參閱圖十，為本發明一種高速、高線性BiCMOS取樣保持電路之整體實施電路圖，由於本發明上半部架構與下半部架構相同，因此僅提供上半部實施電路圖，主要包含有輸入緩衝器41(A _1p )、一加速電路42、一正向切換開關43、一順向補償電容44(C _ff )、一中間緩衝器45(A _2p )、一負向切換開關46、一取樣電容47(C _{h 1} )及一輸出緩衝器48(A _3p )；而本實施例係使用射極隨耦器(emitter follower)來組成切換開關(正向切換開關43及負向切換開關46)，其中切換開關是由兩個電流開關(current switch)M _{T 1} 和M _{H 1} 來控制導通或關閉，因此當電流開關M _{T 1} 操作在導通的時候，切換開關則操作於導通模式(track mode)，而當M _{H 1} 操作在導通的時候，切換開關則操作於保持模式(hold mode)；另外該中間緩衝器45係由電晶體Q ₄ -Q ₈ 所組成，而五個電晶體係組成一個單一增益準位偏移器(unity-gain level shifter)；而該輸出緩衝器48則是使用射極隨耦器來實現；而兩個電流開關M _{T 1} 和M _{H 1} 都有連接一個啞電晶體(dummy transistors)M _{D 1} ，這個啞電晶體是用來抑制位降誤差(pedestal error)的，由於啞電晶體的驅動時脈和電流開關驅動時脈相反，同時啞電晶體的長度是電流開關 長度的一半，因此能夠抵銷時脈訊號經過電流開關的雜散電容C _GD 而耦合到儲存電容C _h 的值；而第二個被補償的非理想效應為HMF效應，本實施例中使用一個箝位電晶體Q _clamp 來補償這個非理想效應，由圖十中可知，當切換開關關閉時(即)，此時電晶體Q _clamp 會導通，而節點電壓，另外電壓值則是由節點電壓V _hold 陸續經由電晶體Q ₅ 、Q ₆ 、Q ₇ 、Q _clamp 而來；由上述內容可知，當切換開關關閉時，其輸入端會被固定於一個定電壓上，因此HMF可以被抑制下來；另外，由圖十中可知，兩個電流開關M _{T 2} 和M _{H 2} 則用來組成加速電路42(speed-up circuit)，主要用以加速切換開關(正向切換開關43及負向切換開關46)的關閉以及輸入緩衝器41的導通；因此，當電流開關M _{H 2} 操作在導通的時候，V _{op_MA} 端的電流會被快速的移除，故可加速SEF 的關閉；另外，當M _{T 2} 操作於導通時，該電晶體Q ₂ 的電流會加大，以造成輸入緩衝器41的總電流量加大，故該輸入緩衝器41可被快速的導通；另外該加速電路42內的兩個電流開關M _{T 2} 和M _{H 2} 係皆連接有一個啞電晶體(dummy transistors)M _{D 2} ，主要用以抑制pedestal error效應的。

請參閱圖十一，為本發明一種高速、高線性BiCMOS取樣保持電路之SFDR動態模擬結果，由圖中可知，係基於相同的取樣保持電路下，進行比較本實施例之輸入緩衝器41和參考文獻(C.Fiocchi,U.Gatti,and F.Maloberti,“Design issue on high-speed high-resolution track-and-holds in BiCMOS technology,”IEE Proc.Circuits Device and Syst.,vol.147,no.2,pp.100-106,Apr.2000.)的輸入緩衝器；最後，由圖十一中明顯可知，本實施 例之輸入緩衝器41具有較高的SFDR(Spurious-Free Dynamic Range)動態響應。

本發明所提供之一種高速、高線性BiCMOS取樣保持電路，與其他習用技術相互比較時，更具備下列優點：

1.本發明係能夠改善傳統BiCMOS取樣保持電路的缺點，同時亦改善取樣保持電路的輸入緩衝器之線性度，使得整體BiCMOS取樣保持電路的動態響應得以被強化。

2.本發明使用一個高線性的單一電壓增益緩衝器，做為BiCMOS取樣保持電路的輸入級，因此可以有效的改善BiCMOS取樣保持電路的動態響應。

藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。

1‧‧‧全差動式取樣保持電路

11‧‧‧輸入緩衝器

12‧‧‧切換開關

13‧‧‧輸出緩衝器

2‧‧‧擬差動式取樣保持電路

21‧‧‧輸入緩衝器

22‧‧‧切換開關

23‧‧‧輸出緩衝器

3‧‧‧取樣保持電路

31‧‧‧切換開關

32‧‧‧雜散電容

33‧‧‧取樣電容

34‧‧‧後端緩衝器

35‧‧‧漏電流

36‧‧‧雜散電容

37‧‧‧非理想效應之輸出影響波形

38‧‧‧非理想效應之輸出影響波形

39‧‧‧非理想效應之輸出影響波形

41‧‧‧輸入緩衝器

42‧‧‧加速電路

43‧‧‧正向切換開關

44‧‧‧順向補償電容

45‧‧‧中間緩衝器

46‧‧‧負向切換開關

47‧‧‧取樣電容

48‧‧‧輸出緩衝器

圖一為習知全差動式取樣保持電路架構圖；圖二為習知擬差動式取樣保持電路架構圖；圖三A為習知取樣保持電路的三種非理想效應示意圖；圖三B為習知取樣保持電路之非理想效輸出影響波形圖；圖四為本發明高速、高線性BiCMOS取樣保持電路之架構圖；圖五為本發明高速、高線性BiCMOS取樣保持電路之實施原理示意圖；圖六為本發明高速、高線性BiCMOS取樣保持電路之實施原理示意圖； 圖七A為本發明高速、高線性BiCMOS取樣保持電路之實施原理示意圖；圖七B為本發明高速、高線性BiCMOS取樣保持電路之實施原理示意圖；圖八為本發明高速、高線性BiCMOS取樣保持電路之輸入緩衝器的實施電路圖；圖九為本發明高速、高線性BiCMOS取樣保持電路之輸入緩衝器的線性度模擬結果圖；圖十為本發明高速、高線性BiCMOS取樣保持電路之整體實施電路圖；以及圖十一為本發明高速、高線性BiCMOS取樣保持電路之SFDR動態模擬結果圖。

41‧‧‧輸入緩衝器

42‧‧‧加速電路

43‧‧‧正向切換開關

44‧‧‧順向補償電容

45‧‧‧中間緩衝器

46‧‧‧負向切換開關

47‧‧‧取樣電容

48‧‧‧輸出緩衝器

Claims (7)

1. 高線性BiCMOS取樣保持電路，係包括：第一與第二輸入緩衝器，皆具有一輸入端及一輸出端；一加速電路，係耦接於該第一與第二輸入緩衝器之間，同時該加速電路亦會與該第一與第二輸入緩衝器之輸出端相連接；第一與第二正向切換開關，該第一正向切換開關之一端係耦接於該加速電路與該第一輸入緩衝器之輸出端相接處，且該第二正向切換開關之一端係耦接於該加速電路與該第二輸入緩衝器之輸出端相接處；第一與第二順向補償電容，該第一順向補償電容之一端係耦接於該第一正向切換開關與該第一輸入緩衝器之輸出端相接處，而該第一順向補償電容之另一端則耦接於該第二正向切換開關之另一端，且該第二順向補償電容之一端係耦接於該第二正向切換開關與該第二輸入緩衝器之輸出端相接處，而該第二順向補償電容之另一端則耦接於該第一正向切換開關之另一端；第一與第二中間緩衝器，皆具有一輸入端及一輸出端，其中該第一中間緩衝器之輸入端係耦接於該第二順向補償電容之另一端與該第一正向切換開關之另一端相接處，且該第二中間緩衝器之輸入端係耦接於該第一順向補償電容之另一端與該第二正向切換開關之另一端相接處；第一與第二負向切換開關，該第一負向切換開關之一端係耦接於該第二順向補償電容之另一端與該第一正向切換開關之另一端相接處，而該第一負向切換開關之另一端係耦接於該第一中間緩衝器之輸出端，且該第二負向切換開關之一端係耦接於該第一順向補償 電容之另一端與該第二正向切換開關之另一端相接處，而該第二負向切換開關之另一端係耦接於該第二中間緩衝器之輸出端；第一與第二取樣電容，該第一取樣電容之一端係耦接於該第二順向補償電容之另一端與該第一正向切換開關之另一端相接處，而該第一取樣電容之另一端係接地，且該第二取樣電容之一端係耦接於該第一順向補償電容之另一端與該第二正向切換開關之另一端相接處，而該第二取樣電容之另一端係接地；以及第一與第二輸出緩衝器，皆具有一輸入端及一輸出端，其中該等輸入端係分別耦接於該第一與第二中間緩衝器之輸出端。
2. 如申請專利範圍第1項所述之高速、高線性BiCMOS取樣保持電路，其中該第一與第二正向切換開關接收時脈信號為1時，該第一與第二負向切換開關接收之時脈信號為0。
3. 如申請專利範圍第2項所述之高速、高線性BiCMOS取樣保持電路，其中該時脈信號為1時，該第一與第二正向切換開關係會導通，而該第一與第二取樣電容會分別由該第一與第二輸入緩衝器之輸出端充電。
4. 如申請專利範圍第2項所述之高速、高線性BiCMOS取樣保持電路，其中該時脈信號為0時，該第一與第二負向切換開關係會導通，而儲存於該第一與第二取樣電容之電荷會分別經由該第一與第二中間緩衝器及該第一與第二輸出緩衝器，把信號送至該第一與第二輸出緩衝器之輸出端。
5. 如申請專利範圍第2項所述之高速、高線性BiCMOS取樣保持電路， 其中該時脈信號為0時，該第一與第二負向切換開關係會導通，而儲存於該第一與第二取樣電容之電壓會分別經過該第一與第二中間緩衝器迴授到該第一與第二中間緩衝器之輸入端，因此該第一與第二中間緩衝器之輸入端電壓係會被固定於一個定電壓上。
6. 如申請專利範圍第2項所述之高速、高線性BiCMOS取樣保持電路，其中該時脈信號為0時，該第一與第二正向切換開關係會關閉，而該加速電路係會產生電流路徑，分別由該第一與第二輸入緩衝器之輸出點與該第一與第二順向補償電容相接處到該加速電路之接地端，因此相接處之節點電流能夠快速的被移除，以加速該第一與第二正向切換開關之關閉。
7. 如申請專利範圍第2項所述之高速、高線性BiCMOS取樣保持電路，其中該時脈信號為1時，該第一與第二正向切換開關係會導通，而該加速電路係會產生電流路徑，分別由該第一與第二輸入緩衝器的內部到該加速電路，因此能夠使該第一與第二輸入緩衝器之操作電流加大，以加速該第一與第二輸入緩衝器之導通。