TWI455022B - 提高處理器中渦輪加速模式之操作的電源效率之設備、方法及系統 - Google Patents

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Description

提高處理器中渦輪加速模式之操作的電源效率之設備、方法及系統
本發明係關於提高處理器中渦輪加速模式之操作的電源效率。
許多現代作業系統(OS)使用先進組態及電力介面(ACPI)標準以使系統電力最佳化，例如2006年10月10日發佈之Rev.3.0b。ACPI實施允許處理器核心成為不同電力消耗狀態，一般稱為所謂C1至Cn狀態。當核心啟用時，係以所謂C0狀態運行，當核心閒置時可置於核心低電力狀態，所謂核心非零C-狀態(例如，C1-C6狀態)。
除了省電狀態以外，ACPI中亦提供執行狀態或所謂P-狀態。該些執行狀態可允許執行電力位準之控制，同時核心處於啟用(C0)狀態。通常，可存在多個P-狀態，即從P0-Pn，其中P0相應於核心之最大頻率，同時每一P-狀態，例如，P1-Pn，係以較低效能位準操作核心。
許多處理器為改進之效能提供硬體支援。通常，該等支援包括所謂渦輪加速模式，其中當存在額外淨空時(例如，電流消耗、電力消耗及溫度)，處理器可以較高頻率操作而使效能最大化。
諸如微軟WINDOWSTM OS之作業系統提供三種操作模式：省電、均衡、及高效能。渦輪加速模式在省電模式 停用，並總在高效能模式啟用。然而，均衡模式預期實施有關何時為效能而進入渦輪加速模式及何時強調省電之智能決定。在此均衡模式，若利用率低，因電力消耗極高而未啟用渦輪加速模式，尤其針對發生使用量。然而，若利用率較高(例如，大於約80%)，便可啟用渦輪加速模式。此即為何未提供用於較高頻率，存在未獲得預期效能之風險。
SPECpower_ssj2008基準為決定系統之電源效率之產業標準度量。於0至100%利用率之不同負載位準實施效能及電力測量。由於目前OS需求指出在均衡模式下，未進入渦輪加速模式，直至達到80%利用率為止，若於SPECpower_ssj2008基準之較低利用點啟用，OS供應商可選擇於預設均衡模式完全停用渦輪加速模式。但基於處理器上執行之線程數量提高，可於低至50%之利用率進入渦輪加速模式。因而，OS供應商可於操作之均衡模式停用渦輪加速模式，結果，使用者未獲得渦輪加速模式之可能效能好處。
智能渦輪加速為一種技術，其試圖藉由延遲渦輪加速模式輸入達程控之延遲而處理此問題。然而，此排除了單線程及吞吐量模式之效能上端。且延遲視窗可相對地長，避免要求應用利用提高之渦輪加速模式之效能。停用單線程應用之渦輪加速的頻率漏失可達十億赫(GHz)或更多。
 【發明內容及實施方式】
實施例可監控各式資訊以決定何時啟用渦輪加速模式執行。如文中所使用，啟用之「渦輪加速模式」表示一種操作模式，其中至少一處理器域(例如，一或更多核心)係以高於確保之操作頻率操作。例如，假定處理器具有2.0十億赫(GHz)之壓印的熱設計電力(TDP)頻率。此頻率可相應於P1執行狀態，即最大確保操作頻率。相反地，在P0狀態，操作頻率可更高(取決於其他因素，諸如啟用核心數量、工作量類型、熱預算等)。因此，P0狀態為機會主義狀態，其中操作頻率可超過TDP最大操作頻率。假定特定處理器具有多箱上部，例如，10箱。結果，處理器在從2 GHz一直到3GHz間的某些頻率可以P0模式操作，取決於若干因素。該些因素可包括有多少線程正在運行、該些線程之工作量等。
更具體地，在一實施例中，可在處理器之電力控制單元中依據核心電力狀態資訊(文中係指C-狀態)及處理器執行狀態資訊(文中係指P-狀態)二者，進行渦輪加速模式決定，以決定處理器何時可最佳地利用渦輪加速執行。通常，線程藉由線程本身或藉由另一線程要求P0狀態及C0狀態，而要求渦輪加速模式。
隨著處理器支援更大數量線程，在較低利用點之P0入駐性提高。此係由OS造成，其測量在線程位準之利用並將所有線程設定至最高要求之效能(最低數量)P-狀態。線程愈多，進入P0渦輪加速模式之可能性愈高。即， 於線程上運行之OS可產生各式線程之不同P-狀態的要求。電力控制單元接著可依據該些多要求而決定特定域之適當P-狀態。通常，電力控制單元可分析P-狀態，並依據最高要求之狀態而選擇域之P-狀態。例如，只要單一線程要求P0狀態，域之所有線程可於P0狀態執行。
在諸如微軟WINDOWSTM OS之許多OS中，儘管其接收來自一或更多線程之較低效能狀態的要求，若其察覺至少一其他要求較高(例如，P0)狀態之線程，便可不將該些要求傳送至電力控制單元。結果，電力控制單元可不具有有關藉由執行線程所要求之實際效能狀態的真實資訊。因其過濾OS的某些效能要求，便可向電力控制單元呈現有較實際存在更多之P0要求(至少在百分比的基礎上)。因而，如以上所討論的，處理器可處於較其他方面可能之較低利用位準之較高效能狀態，此可導致違反OS要求。實施例可尋求減少進入渦輪加速模式，甚至鑒於OS進行之非P0要求之過濾。
相對於P0入駐性，線程C0入駐性為具利用位準之相當線性。通常對於SPECpower_ssj2008工作量而言，100%利用時，處理器在接近100%的時間中處於C0狀態。隨著利用減少，C0入駐性亦以實質線性之方式減少。
因而，實施例可利用有關C0及P0入駐性二者之資訊以提昇渦輪加速模式電源效率。更具體地，如圖1中所示，其為依據本發明之實施例之智能渦輪加速模式控制演算法之圖形描繪，應用工作量愈高，花費在C0狀態之時 間愈多。較高位準處理器利用亦觸發OS將P-狀態設定為較高位準(較低編號)狀態。實施例可因而利用C0P0入駐性與利用間線性特性，使得當C0P0入駐性跨越預定利用百分比時，啟動渦輪加速模式。如圖1中所示，水平線25及30相應於非渦輪加速模式相對於渦輪加速模式之不同加權。如同所見，以非渦輪加速模式之較高加權，渦輪加速模式啟動之閾值利用位準較高。如同特定所見，以線25中所示8x加權，閾值利用位準為約89%，同時以線30中所示4x加權，閾值利用位準為約79%。
在文中所說明之實施例中，可經由以每一線程為基礎所維持之一組連續計數器而監控C0P0入駐性。該些計數器於文中可稱為渦輪加速模式計數器。一實施例可造成特定渦輪加速模式計數器於線程要求之結合狀態為C0P0時遞增，於任何其他狀態時遞減。相對遞增/遞減可加權以調整利用點(例如，關於諸如SPECpower_ssj2008之基準工作量)為所欲值。例如，若非C0P0/C0P0權重設定為8x，那麼利用點為8/(8+1)=89%。結果，在渦輪加速模式計數器遞增之前花費C0P0時間為非C0P0時間之八倍以上。或相同地，對非C0P0狀態，計數器可遞減一較對C0P0狀態之遞增的權重為大之權重。如此一來，可實現於啟動渦輪加速模式之利用點上的改良控制。
亦藉由提供連續計數器，可於深C-狀態(例如，深休眠狀態)之短叢發期間改進渦輪加速模式效能。因為處理器通常停留在C-狀態較長，連續計數亦加權深C-狀態 要求。在一實施例中，可於藉由電力控制單元執行之每一電力控制碼迴路期間更新每一計數器(例如，遞增/遞減)。在本實施例中，可以每一線程為基礎維持計數，接著結合在一起為域(例如，電壓域)位準決定。處理器可包括多電壓及頻率平面或域。電壓域可為所有處理器核心、核心子集、或單一核心，取決於處理器設計，且每一域可個別控制為處於給定電壓及頻率組合。
實施例可以吞吐量(所有核心啟用)及單一線程二模式操作。只要單一線程要求延遲閾值之渦輪加速模式(以下說明)，那麼便啟動渦輪加速模式。以每一線程為基礎執行演算法亦允許顯著減少延遲閾值，啟動處理器以更快速回應渦輪加速要求。
現在參照圖2，顯示依據本發明之實施例而配置處理器用於渦輪加速模式操作之方法流程圖。如圖2顯示，方法200可用以配置例如處理器之電力控制單元，來分析來自於處理器上執行之多線程的各式匯入資訊，以決定進入渦輪加速模式操作之適當點。請注意，在各式實施例中，甚至當於處理器上執行大量線程(例如，12或更多)時，進入渦輪加速模式之點可發生於處理器之相對高利用位準，例如，80%或更高利用位準。
如圖2中所見，方法200可始自設定渦輪加速模式與非渦輪加速模式之間加權(方塊210)。即，如以上所討論，實施例可更重地加權來自線程之非渦輪加速模式要求，因而使處理器僅於已從線程接收相應大量渦輪加速模式 要求時進入渦輪加速模式。在一實施例中，可設定此加權使得非渦輪加速模式要求被加權為提供渦輪加速模式要求之值的8倍，儘管本發明之範圍不侷限於此方面。如此一來，僅可於處理器達到極高利用率時，進入渦輪加速模式，例如，在本範例中為89%。因此，此加權可設定閾值利用位準，低於此便不啟動渦輪加速模式。
各式設定此加權之方式可發生於不同實施例中。在若干實施例中，此加權可經由呈現於處理器非核心之電力控制單元中之韌體而硬編碼。在其他實施例中，加權可藉由各式實體設定，包括藉由提供可藉由系統軟體設定之組態暫存器，諸如在系統啟動上或作業系統(OS)控制下之基本輸入/輸出系統(BIOS)。在又其他實施例中，此加權可經由提供使用者可存取組態暫存器而暴露予使用者，以啟動特定加權。因而在各式實施例中，用於進入渦輪加速模式之閾值利用位準的選擇可為靜態(例如，固定製造)、藉由諸如BIOS或OS之系統軟體控制、或甚至藉由使用者可存取組態暫存器而被使用者可動態配置。
除了設定加權，亦可設定多閾值(方塊220)。在各式實施例中，該些多閾值可提供用於滯後位準，使得在進入渦輪加速模式之前將達到較高閾值，同時只要在渦輪加速模式中至少符合較小閾值，渦輪加速模式仍可啟用。因而該些閾值可用以過濾應用中可發生之渦輪加速模式故障。儘管本發明之範圍不侷限於此方向，在一實施例中該些閾值可硬編碼進入處理器中，並可相應於各式計數器位準 。最後，在設定該些加權及閾值之後，可初始化複數渦輪加速模式計數器(方塊230)。更具體地，電力控制單元可包括用於追蹤C0P0要求之入駐性計數器，例如，以每一線程為基礎。儘管圖2之實施例中顯示此特定實施，理解本發明之範圍不侷限於此方面。
現在參照圖3，顯示依據本發明之實施例之渦輪加速控制方法之流程圖。如圖3中所示，方法300可於處理器之電力控制單元中實施，例如，如處理器非核心中呈現。通常，方法300可用以僅於處理器利用高於預定位準時才智能地進入渦輪加速模式。此外，方法可提供用於過濾渦輪加速模式要求，以及提供滯後測量，使得一旦處於渦輪加速模式，處理器便不立即退出渦輪加速模式並接著重新進入渦輪加速模式，此可藉由進入及離開渦輪加速模式之操作而造成較大電力消耗。
通常，方法300可於藉由電力控制單元執行之每一電力控制迴路期間執行。亦注意的是，該方法可於多域處理器中針對多域而獨立執行。因而，在具有多電壓域之處理器中，每一電壓域，例如，藉由特定電壓調節器供電，可以一致模式操作，因而電壓及頻率一致。
如同所見，方法300可始自決定線程是否要求C0P0組合(菱形310)。如文中所使用，C0P0組合可相應於渦輪加速模式要求，其中線程要求最高效能狀態(P0)以及最高核心電力狀態(C0)。在實施例中，此決定可依據電力控制單元中所呈現之各式控制資訊之分析。例如，可 配置一組入駐性暫存器，且第一入駐性暫存器指出C0要求及另一入駐性暫存器指出P0要求。在該等實施例中，該些入駐性暫存器可具有複數位元，且每一位元與於處理器上執行之特定線程相關。因而當線程要求C0P0組合時，可設定P0入駐性暫存器及C0入駐性暫存器之相應位元。儘管在本實施中，配置用於每一線程資訊的該些暫存器，理解其他實施是可能的。例如，C0及P0入駐性暫存器可配置用於每一域或甚至以核心為基礎。
若於菱形310決定線程要求C0P0狀態，控制便傳送至方塊315，其中渦輪加速模式計數器可為該線程而遞增。若於菱形310決定線程未要求C0P0狀態，控制便傳送至方塊320。用於該線程之渦輪加速模式計數器可遞減加權量。即，如以上所討論，為確保渦輪加速模式僅以高利用率進入，該等非渦輪加速模式要求可較渦輪加速模式要求更高權重。如同以上範例中，此遞減相較於遞增可為8倍。因而在非渦輪加速模式要求上，線程之渦輪加速模式計數器可遞減8，且非對應於渦輪加速模式要求，相同計數器可僅遞增1(在本範例中)，使得不同加權應用於C0P0及非C0P0要求。改變權重調整目標利用突破點。在進入渦輪加速之前，遞減值愈大，利用愈高。控制接著傳送至菱形330，其中可決定是否有更多線程呈現進行分析。若然，控制回傳至菱形310。不同地，對此電力控制迴路而言，所有線程及渦輪加速模式計數器已適當更新，因此，控制傳送至菱形350。
仍參照圖3，在菱形350，可決定任何線程之渦輪加速模式計數器值均是否大於渦輪加速觸發閾值。渦輪加速觸發閾值可相應於一計數器值，在該計數器值之上應進入渦輪加速模式。因此，電力控制單元可分析所有線程之渦輪加速模式計數器，以決定是否其中至少一項具有閾值以上之值。在一實施例中，實施方法300之電力控制單元可實施OR(或)函數以決定任何渦輪加速模式計數器是否均在觸發閾值之上。若然，控制傳送至方塊355，其中若處理器域先前未處於渦輪加速模式，便可啟用渦輪加速模式。若處理器域已處於渦輪加速模式，便可維持渦輪加速模式。
儘管為求圖3中描繪簡單而未顯示，在若干實施例中可實施延遲機制以於超過渦輪加速模式觸發閾值之後延遲進入渦輪加速模式達預定時間量。此延遲期間可於菱形350之肯定決定之後發生。當此計時器超時之後，便可再次決定特定渦輪加速模式計數器是否仍大於觸發閾值。若然，便於方塊355進入渦輪加速模式，否則便不進入。儘管本發明之範圍不侷限於此方面，此延遲計時器可介於約0.1及10秒的數量級之間。
若在菱形350決定並無線程具有超過該渦輪加速觸發閾值之渦輪加速模式計數器值，控制便傳送至菱形360，其中可決定目前是否啟用渦輪加速模式。若否，控制便傳送至方塊375，其中處理器域可維持非渦輪加速模式。若渦輪加速模式啟用，控制便傳送至菱形365，其中可決定 處理器域之線程的最大渦輪加速模式計數器值是否小於渦輪加速停用閾值。此渦輪加速停用閾值位準可為較渦輪加速模式觸發閾值低之位準，以提供滯後測量，使得當處於渦輪加速模式時，短期落至觸發模式閾值以下並未造成渦輪加速模式離開。以此方式，可調適程式之叢發性類型，因而甚至當發生渦輪加速模式觸發閾值位準以下之小叢發時，仍維持渦輪加速模式。因而只要處理器域之線程的至少一渦輪加速模式計數器值超過停用閾值，處理器域可維持渦輪加速模式(方塊380)。不同地，若處理器域之線程的所有渦輪加速模式計數器值均小於此停用閾值，控制便傳送至方塊370，其中特定處理器域可停用渦輪加速模式。儘管圖3之實施例中顯示特定實施，應理解本發明之範圍不侷限於此方面。
如表1中所見，依據本發明之實施例之單一線程渦輪加速模式控制結果顯示具改變之非C0P0/C0P0權重的SPEC電力利用點。該些非渦輪加速模式要求之權重愈高，利用點目標便愈高。此結果清楚地顯示渦輪加速入駐性隨權重而提高。更具體地，表1之最上頭列提出從60%至100%之基準工作量的利用率。接著，第一行識別非渦輪加速模式與渦輪加速模式之間之各式加權，第二行識別結果之目標或閾值利用率。其餘行識別處理器以渦輪加速模式操作之時間百分比。
如表2中所見，由於P0渦輪加速要求之可能性隨啟用線程數而提高，依據本發明之實施例之套接字級渦輪加速模式控制結果具有較單一線程結果低之SPECpower_ssj2008利用點。存在可提高渦輪加速模式輸入利用點之二參數。第一，較高權重提高目標利用點。第二，延遲閾值濾出渦輪加速入駐性之短故障，緊縮了利用點之控制。
現在參照圖4，顯示依據本發明之實施例之處理器的方塊圖。如圖4中所示，處理器400可為包括複數核心410a -410n 之多核心處理器。在一實施例中，可配置每一該等核心以操作在多個電壓及/或頻率，及依指示進入渦輪加速模式。各式核心可經由互連415而耦合至系統代理 器或包括各式組件之非核心420。如同所見，非核心420可包括共用快取記憶體430，其可為末級快取記憶體。此外，非核心可包括集成記憶體控制器440、各式介面450及電力控制單元455。
在各式實施例中，電力控制單元455可與OS電力管理核心通訊。例如，依據從OS接收之要求，電力控制單元455可更新適當狀態資訊，諸如P-狀態及C-狀態，例如，分別呈現於P-狀態及C-狀態入駐性暫存器456o -456n 及457o -457n 中，並維持用於各式執行線程之渦輪加速模式計數器458o -458x 。
如同進一步所見，電力控制單元可包括渦輪加速模式邏輯459。在各式實施例中，邏輯459可實施例如於上列圖3中實施之渦輪加速模式分析，以及掌握若干組態操作以配置C0P0與非C0P0狀態之間之加權、各式渦輪加速模式閾值等。
因此，渦輪加速模式邏輯459可接收渦輪加速模式之匯入要求及更新適當計數器及暫存器。接著在電力控制單元455內之電力控制迴路的執行期間，渦輪加速模式邏輯459可分析特定線程之渦輪加速模式計數器，以決定是否進入、離開或維持渦輪加速模式，取決於計數器及相應閾值之值。反應於該等分析，電力控制單元455可產生複數控制信號以造成一或更多域之核心，而於渦輪加速或非渦輪加速模式中操作。如此一來，當處理器之利用率為至少相對高閾值位準時，例如80%或更大，渦輪加速模式邏輯 459可僅啟動輸入及維持渦輪加速模式。此外，在若干實施例中，在特定渦輪加速模式計數器超過觸發閾值之後，渦輪加速模式邏輯459可進一步延遲進入渦輪加速模式，以避免線程執行之短叢發造成僅短時間進入渦輪加速模式。儘管圖4之實施例中顯示此特定位準細節，應理解本發明之範圍不侷限於此方面。
進一步參照圖4，處理器400可與系統記憶體460通訊，例如經由記憶體匯流排。此外，藉由介面450，可達成至各式晶片外組件之連接，諸如週邊裝置、大容量儲存器等。雖然圖4之實施例中顯示此特定實施，本發明之範圍不侷限於此方面。
現在參照圖5，顯示依據本發明之一實施例之處理器核心的方塊圖。如圖5中所示，處理器核心500可為多級管線亂序處理器。如圖5中所示，核心500可以不同電壓及頻率操作(處於及離開渦輪加速模式)。
如圖5中所見，核心500包括前端單元510，其可用以取得將執行之指令並將其準備之後於處理器中使用。例如，前端單元510可包括取得單元501、指令快取記憶體503、及指令解碼器505。在若干實施中，前端單元510可進一步包括追蹤快取記憶體，連同微碼儲存器以及微操作儲存器。取得單元501可從例如記憶體或指令快取記憶體503取得巨集指令，並將其饋送至指令解碼器505以將其解碼為基元，即藉由處理器執行之微操作。
於前端單元510與執行單元520之間耦合為亂序 (OOO)引擎515，其可用以接收微指令並將其準備執行。更具體地，OOO引擎515可包括各式緩衝器以重新定序微指令流，並分配執行所需之各式資源，以及提供各式暫存器檔內儲存器位置上之邏輯暫存器的重新命名，諸如暫存器檔530及延伸暫存器檔535。暫存器檔530可包括不同暫存器檔用於整數及浮點操作。延伸暫存器檔535可提供矢量大小單元之儲存器，例如每暫存器256或512位元。
在其他專用硬體中，各式資源可呈現於執行單元520中，包括例如各式整數、浮點、及單指令多資料(SIMD)邏輯單元。例如，在其他該等執行單元中，該等執行單元可包括一或更多算術邏輯單元(ALU)522。
結果可從執行單元提供至退休邏輯，即重新排序緩衝器(ROB)540。更具體地，ROB 540可包括各式陣列及邏輯以接收與執行之指令相關的資訊。該資訊接著由ROB 540檢查以決定指令是否可有效地退休，並產生承諾處理器之架構狀態的資料，或是否發生避免指令適當退休之一或更多例外。當然，ROB 540可掌握與退休相關之其他操作。
如圖5中所示，ROB 540耦合至快取記憶體550，在一實施例中其可為低階快取記憶體(例如，L1快取記憶體)，儘管本發明之範圍不侷限於此方面。而且，執行單元520可直接耦合至快取記憶體550。從快取記憶體550，可與高階快取記憶體、系統記憶體等發生資料通訊。雖 然圖5之實施例中顯示此高階，應理解本發明之範圍不侷限於此方面。例如，雖然圖5之實施關於亂序機器，諸如所謂x86指令集架構(ISA)，本發明之範圍不侷限於此方面。即，其他實施例可於依序處理器、諸如基於ARM處理器之減少指令集計算(RISC)處理器、或可經由仿真引擎及相關邏輯電路而可仿真不同ISA之指令及操作的其他類型ISA處理器中實施。
可以許多不同系統類型實現實施例。現在參照圖6，顯示依據本發明之實施例之系統方塊圖。如圖6中所示，多處理器系統600為點對點互連系統，包括經由點對點互連650相耦合之第一處理器670及第二處理器680。如圖6中所示，每一處理器670及680可為多核心處理器，包括第一及第二處理器核心(即處理器核心674a及674b及處理器核心684a及684b)，儘管處理器中可能存在更多核心。如文中所說明，每一處理器之一或更多域可經控制而以處理器之相對高利用位準僅進入渦輪加速模式。
仍參照圖6，第一處理器670進一步包括記憶體控制器集線器(MCH)672及點對點(P-P)介面676及678。類似地，第二處理器680包括MCH 682及P-P介面686及688。如圖6中所示，MCH 672及682耦合處理器至個別記憶體，即記憶體632及記憶體634，其可為局部連接至各處理器之系統記憶體(例如，DRAM)之一部分。第一處理器670及第二處理器680可經由P-P互連652及654而分別耦合至晶片組690。如圖6中所示，晶片組 690包括P-P介面694及698。
再者，晶片組690包括介面692，藉由P-P互連639而耦合具高效能圖形引擎638之晶片組690。接著，晶片組690可經由介面696而耦合至第一匯流排616。如圖6中所示，各式輸入/輸出(I/O)裝置614可耦合至第一匯流排616，連同匯流排橋接器618，其將第一匯流排616耦合至第二匯流排620。在一實施例中，各式裝置可耦合至第二匯流排620，包括例如鍵盤/滑鼠622、通訊裝置626及資料儲存單元628，諸如磁碟機或可包括碼630之其他大容量儲存裝置。此外，音頻I/O 624可耦合至第二匯流排620。實施例可併入其他類型系統，包括諸如智慧手機、平板電腦、筆記型電腦等行動裝置。
現在參照圖7，顯示依據本發明之實施例之渦輪加速模式控制之模擬結果。圖7顯示代表性每一線程C0P0入駐性計數器(即文中所說明之渦輪加速模式計數器)如何反應SPECpower_ssj2008工作量。X軸顯示從開始至結束之應用時間。Y軸顯示C0P0入駐性計數器值(例如，針對代表性線程)，連同有關計數器值之各式閾值位準。圖7中具體顯示於Y軸上為停用閾值705，其中若計數器值降至此閾值以下同時處於渦輪加速模式，渦輪加速模式便停用。然而，當計數器值在此閾值以上時，渦輪加速模式僅於已啟動時啟用。即，具有超過停用閾值之計數器值並未啟動進入渦輪加速模式。相反地，當超過觸發閾值710時，計數器值觸發進入渦輪加速模式，如同所見，其較停 用閾值在更高位準。計數器值隨著應用執行指令而提高，接著在執行停止之後快速減少。如以上所討論，描繪顯示等於8x之非C0P0/C0P0權重。工作量為80%利用，因為其低於89%目標，而不應觸發渦輪加速模式。然而，請注意存在短期間其中計數器超過觸發閾值達較延遲閾值更長之期間，在實施例中顯示為0.4秒。藉由提高延遲閾值至例如1秒，在本範例中可排除渦輪加速模式之短叢發。當進入渦輪加速模式時，維持相對短期間之延遲閾值(例如，小於約1秒)可提供改進之反應時間。在若干實施例中，渦輪加速模式計數器可經配置而固定於預定上限，例如相應於最大計數器值。每一線程渦輪加速模式計數器亦可用於具有每一核心P-狀態之處理器，以製造具全套接字反饋及控制之渦輪加速決定。
實施例因而啟動處理器以更有效率地運行電力，同時藉由提供更緊密控制以調諧所欲渦輪加速效率點，而仍提供增強之效能。因而，藉由使用本發明之實施例，可僅於高利用位準啟用渦輪加速模式，因而當需要實施時，藉由僅啟用渦輪加速而改進電源效率。
實施例可以碼實現，並可儲存於非暫時性儲存媒體上，其具有儲存於上之指令，可用以程控系統以執行指令。儲存媒體可包括但不侷限於任何類型碟片，包括軟碟、光碟、固態硬碟(SSD)、光碟唯讀記憶體(CD-ROM)、可重寫光碟(CD-RW)、及磁性光碟，半導體裝置：諸如唯讀記憶體(ROM)，諸如動態隨機存取記憶體(DRAM )、靜態隨機存取記憶體(SRAM)之隨機存取記憶體(RAM)，可抹除程控唯讀記憶體(EPROM)，快閃記憶體，電可抹除程控唯讀記憶體(EEPROM)，磁性或光學卡，或適於儲存電子指令之任何其他類型媒體。
雖然本發明已以相關有限數量之實施例予以說明，熟悉本技藝之人士將理解各式相關修改及變化。希望附加申請項涵蓋所有該等修改及變化，並落於本發明之真實精神及範圍內。
25、30‧‧‧水平線
200、300‧‧‧方法
210、220、230、315、320、355、370、375、380‧‧‧方塊
310、330、350、360、365‧‧‧菱形
400‧‧‧處理器
410a -410n ‧‧‧核心
415‧‧‧互連
420‧‧‧非核心
430‧‧‧共用快取記憶體
440‧‧‧集成記憶體控制器
450、692、696‧‧‧介面
455‧‧‧電力控制單元
456o -456n ‧‧‧P-狀態入駐性暫存器
457o -457n ‧‧‧C-狀態入駐性暫存器
458o -458x ‧‧‧渦輪加速模式計數器
459‧‧‧渦輪加速模式邏輯
460‧‧‧系統記憶體
500‧‧‧處理器核心
501‧‧‧取得單元
503‧‧‧指令快取記憶體
505‧‧‧指令解碼器
510‧‧‧前端單元
515‧‧‧亂序引擎
520‧‧‧執行單元
522‧‧‧算術邏輯單元
530‧‧‧暫存器檔
535‧‧‧延伸暫存器檔
540‧‧‧重新排序緩衝器
550‧‧‧快取記憶體
600‧‧‧多處理器系統
614‧‧‧輸入/輸出裝置
616‧‧‧第一匯流排
618‧‧‧匯流排橋接器
620‧‧‧第二匯流排
622‧‧‧鍵盤/滑鼠
624‧‧‧音頻I/O
626‧‧‧通訊裝置
628‧‧‧資料儲存單元
630‧‧‧碼
632、634‧‧‧記憶體
638‧‧‧高效能圖形引擎
639、650、652、654‧‧‧點對點互連
670‧‧‧第一處理器
672、682‧‧‧記憶體控制器集線器
674a、674b、684a、684b‧‧‧處理器核心
676、678、686、688、694、698‧‧‧點對點介面
680‧‧‧第二處理器
690‧‧‧晶片組
圖1為依據本發明之實施例之智能渦輪加速模式控制演算法之圖形描繪。
圖2為依據本發明之實施例之用於渦輪加速模式操作之處理器之配置方法之流程圖。
圖3為依據本發明之實施例之渦輪加速模式控制方法之流程圖。
圖4為依據本發明之實施例之處理器之方塊圖。
圖5為依據本發明之實施例之處理器核心之方塊圖。
圖6為依據本發明之實施例之系統之方塊圖。
圖7為依據本發明之實施例之渦輪加速模式控制之模擬結果。
400‧‧‧處理器
410a -410n ‧‧‧核心
415‧‧‧互連
420‧‧‧非核心
430‧‧‧共用快取記憶體
440‧‧‧集成記憶體控制器
450a -450n ‧‧‧介面
455‧‧‧電力控制單元
456o -456n ‧‧‧P-狀態入駐性暫存器
457o -457n ‧‧‧C-狀態入駐性暫存器
458o -458x ‧‧‧渦輪加速模式計數器
459‧‧‧渦輪加速模式邏輯
460‧‧‧系統記憶體

Claims (21)

  1. 一種提高處理器中渦輪加速模式之操作的電源效率之設備，包含：處理器，具有複數核心及電力控制單元(PCU)，該PCU包括第一儲存器以儲存複數執行狀態指示器，各指出相應線程是否具有要求之第一執行狀態及第二儲存器以儲存複數核心電力狀態指示器，各指出該相應線程是否具有要求之第一核心電力狀態，以及複數渦輪加速模式計數器，各與於該處理器上執行之線程相關，其中，該PCU依據該複數渦輪加速模式計數器之至少一者的值與閾值之比較及該第一及該第二儲存器中之資訊而控制進入渦輪加速模式。
  2. 如申請專利範圍第1項之設備，其中，若第一線程之該執行狀態指示器及該核心電力狀態指示器均為第一狀態，該PCU更新該第一線程之該渦輪加速模式計數器以指出渦輪加速模式要求。
  3. 如申請專利範圍第2項之設備，其中，若該執行狀態指示器及該核心電力狀態指示器均為該第一狀態，該PCU便根據第一權重以第一方向更新該渦輪加速模式計數器，否則便根據第二權重以第二方向更新該渦輪加速模式計數器，該第二權重大於該第一權重。
  4. 如申請專利範圍第3項之設備，其中，該第一及該第二權重為使用者可控制。
  5. 如申請專利範圍第1項之設備，其中，該PCU避 免進入該渦輪加速模式，除非該處理器之利用率至少等於第一閾值。
  6. 如申請專利範圍第1項之設備，其中，若至少一該渦輪加速模式計數器之值大於觸發閾值，該PCU便使至少一部分該處理器進入該渦輪加速模式。
  7. 如申請專利範圍第6項之設備，其中，若至少一該渦輪加速模式計數器之該值小於該觸發閾值但大於停用閾值，該PCU之後便使至少該部分該處理器保持該渦輪加速模式。
  8. 如申請專利範圍第6項之設備，其中，該PCU延遲該部分該處理器免於進入該渦輪加速模式達延遲期間。
  9. 一種提高處理器中渦輪加速模式之操作的電源效率之方法，包含：根據反應於該相應線程之渦輪加速模式要求的第一加權，及根據反應於該相應線程之非渦輪加速模式要求的第二加權，更新於處理器上執行之每一複數線程的渦輪加速模式計數器，該第二加權大於該第一加權；決定至少一該渦輪加速模式計數器之值是否超過渦輪加速模式觸發閾值；以及若然，至少一部分該處理器進入渦輪加速模式。
  10. 如申請專利範圍第9項之方法，進一步包含決定至少一該渦輪加速模式計數器之值是否小於渦輪加速模式停用閾值，若然，至少該部分該處理器離開該渦輪加速模式。
  11. 如申請專利範圍第9項之方法，進一步包含更新執行狀態儲存器以指出該複數線程之第一線程具有要求之該渦輪加速模式。
  12. 如申請專利範圍第11項之方法，進一步包含更新核心電力狀態儲存器以指出該第一線程具有要求之最大核心電力狀態。
  13. 如申請專利範圍第12項之方法，進一步包含依據該執行狀態儲存器及該核心電力狀態儲存器中該第一線程之值，更新該第一線程之該渦輪加速模式計數器。
  14. 如申請專利範圍第9項之方法，其中，該第一及該第二加權避免進入該渦輪加速模式，除非該處理器之利用率大於第一閾值。
  15. 如申請專利範圍第9項之方法，進一步包含於該至少一渦輪加速模式計數器值超過第一時段之該渦輪加速模式觸發閾值之後，延遲進入該渦輪加速模式。
  16. 如申請專利範圍第15項之方法，進一步包含於該第一時段之結論決定該至少一渦輪加速模式計數器值是否超過該渦輪加速模式觸發閾值，若然，便進入該渦輪加速模式，否則便不進入該渦輪加速模式。
  17. 一種提高處理器中渦輪加速模式之操作的電源效率之系統，包含：處理器，包括各具有至少一核心之複數域，每一該複數域以不相關頻率操作，該處理器進一步包括電力控制邏輯，以依據儲存指示用於渦輪加速模式之要求的核心電力 之計數及執行組合之渦輪加速模式計數器的值與第一閾值之間之比較，而使第一域能進入渦輪加速模式；以及耦合至該處理器之動態隨機存取記憶體(DRAM)。
  18. 如申請專利範圍第17項之系統，其中，該電力控制邏輯根據反應於該第一域之渦輪加速模式要求的第一加權，及根據反應於該第一域之非渦輪加速模式要求的第二加權，更新該計數器，該第二加權大於該第一加權。
  19. 如申請專利範圍第18項之系統，其中，該電力控制邏輯以反應於該渦輪加速模式要求之第一方向及以反應於該非渦輪加速模式要求之第二方向，更新該計數器。
  20. 如申請專利範圍第18項之系統，其中，該第一及該第二加權設定該處理器之閾值利用率，在此之下，該電力控制邏輯避免進入該渦輪加速模式。
  21. 如申請專利範圍第18項之系統，其中，在該計數器值超過該第一閾值達第一時段之後，該電力控制邏輯延遲進入該渦輪加速模式。
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