TWI445210B - 發光二極體結構 - Google Patents

Description

發光二極體結構

本發明是有關於一種發光結構，且特別是關於一種發光二極體結構。

隨著光電技術的進步，發光二極體(light-emitting diode,LED)的製作與應用已漸趨成熟。由於LED具有低污染、低功率消耗、反應時間(response time)短、使用壽命長等優點，已廣泛應用於各式光源或照明的領域，諸如交通號誌、戶外看板及顯示器背光源等。使LED日漸成為備受矚目的光電產業之一。

一般而言，LED的電極之配置方式可分為水平配置與垂直配置。水平配置是指第一與第二電極配置於發光二極體磊晶結構的同一側，而垂直配置是指第一與第二電極分別配置於發光二極體磊晶結構的相對兩側。若以電流展開(current spreading)特性、光取出率(light extraction)、導熱導電(thermal conductivity and electrical conductivity)性質、接面溫度(junction temperature)等為考量，會選擇垂直配置之發光二極體。

由於對顯示面板高亮度以及在單位面積下減少LED數量的需求，高功率之LED已成為現今市場之趨勢。然而，高功率之LED還有許多問題尚待解決，例如是於製程時雷射剝離(laser liftoff)製程之熱應力造成接合層之破裂與剝離。又或者是在使用時，高功率LED所產生之局部高熱源所造成之散熱不易、LED容易損壞且發光效率下降等問題。據此，如何在LED製程時降低製程溫度以及增加LED導熱導電的特性成為重要的議題。

本發明之一實施例提供一種發光二極體結構，包括一半導體基板、複數個導熱導電結構以及一磊晶疊層。半導體基板包括一第一摻雜半導體區以及一第二摻雜半導體區，此第二摻雜半導體區配置於第一摻雜半導體區的一側。導熱導電結構埋置於半導體基板中。磊晶疊層包括一第一半導體層、一發光層以及一第二半導體層。第一半導體層配置於第二摻雜半導體區上。發光層配置於第一半導體層上。第二半導體層配置於發光層上。

本發明之另一實施例提供一種發光二極體結構，包括一半導體基板、一磊晶疊層、一微奈米化鍵合層、一第一電極、一第二電極、一第一外部線路以及一第二外部線路。微奈米化鍵合層連接半導體基板與磊晶疊層，其中微奈米化鍵合層具有奈米結構。第一電極配置於半導體基板上，其中半導體基板位於第一電極與磊晶疊層之間。第二電極配置於磊晶疊層上，其中磊晶疊層位於半導體基板與第二電極之間。第一外部線路連接至第一電極，且藉由一第一連接線電性連接至第二電極。第二外部線路藉由一第二連接線電性連接至微奈米化鍵合層。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A為本發明一實施例之發光二極體結構的剖面示意圖。請參照圖1A，本實施例之發光二極體結構100包括一半導體基板110、複數個導熱導電結構116以及一磊晶疊層140。在本實施例中，半導體基板110包括一第一摻雜半導體區112及一第二摻雜半導體區114。磊晶疊層140(或磊晶膜)包括一第一半導體層142、一發光層144以及一第二半導體層146。

第二摻雜半導體區114配置於第一摻雜半導體區112的一側。此外，本實施例之半導體基板110更包括一第三摻雜半導體區118。在本實施例中，第一半導體層142、第二半導體層146、第一摻雜半導體區112、第二摻雜半導體區114及第三摻雜半導體區118分別為P型半導體層、N型半導體層、P型半導體區、N型半導體區及N型半導體區。當然，在其他實施例中，第一半導體層142、第二半導體層146、第一摻雜半導體區112及第二摻雜半導體區114亦可分別為N型半導體層、P型半導體層、N型半導體區、P型半導體區及P型半導體區。

在本實施例中，半導體基板110例如是由一P型半導體基板經由離子佈植法所製作，其中第一摻雜半導體區112例如是原本P型半導體基板的一部分，第二摻雜半導體區114例如是利用離子佈植法在P型半導體基板上所形成的N型井區，而第三摻雜半導體區118亦例如是利用離子佈植法在P型半導體基板上所形成的N型井區。

在本實施例中，半導體基板110中之第一摻雜半導體區112、第二摻雜半導體區114與第三摻雜半導體區118等三個組件構成一齊納二極體(Zener diode)，其在電路中具有保護電路的效果。

導熱導電結構116埋置於半導體基板110中，且導熱導電結構116之材料例如是銅、金、錫、銀、鋁、類鑽或氮化鈦等金屬或合金、有機材料或無機材料，但本發明不以此為限。在習知技術中，由於半導體基板本身為矽基材所構成，故散熱效率與導電性較金屬差。然而，在本實施例中，因基材內加入了金屬材料之導熱導電結構116，故相較於習知技術，可提升發光二極體結構100之散熱效率並增加導電性。

第一半導體層142配置於第二摻雜半導體區114上。第一半導體層142之材料例如是P型氮化鎵。發光層144配置於第一半導體層142上，其中發光層144例如是量子井(quantum well)層或多重量子井(multiple quantum well,MQW)層。第二半導體層146配置於發光層144上，其中第二半導體層146之材料例如為N型氮化鎵(gallium nitride,GaN)。在另一實施例中，亦可以是第一半導體層142之材料為N型氮化鎵，而第二半導體層146之材料為P型氮化鎵。

另外，本實施例之發光二極體結構100更包括一微奈米化鍵合層120以及一反射層130。微奈米化鍵合層120連接半導體基板110及磊晶疊層140。在本實施例中，微奈米化鍵合層120例如是連接第二摻雜半導體區114與第一半導體層142。此外，微奈米化鍵合層120可具有奈米結構，其中奈米結構例如為柱狀奈米結構、球狀奈米結構、點狀奈米結構、線狀奈米結構或其他適當形狀的奈米結構。此外，奈米鍵合層120的材質例如為金、銀、錫、鋁、鎂、鋅、銅、鎳、鈦、鉑、鈀、鉻或其他適當的金屬材質。反射層130連接微奈米化鍵合層120與磊晶疊層140。在本實施例中，反射層130例如是連接微奈米化鍵合層120與第一半導體層142，其中反射層130之材料例如是鋁、金、銅或其他可增加光反射率之金屬材料。

此外，本實施例之發光二極體結構100更包括一第一電極170、一第二電極180、一第一外部線路192及一第二外部線路194。第一電極170配置於半導體基板110上，其中半導體基板110配置於第一電極170與磊晶疊層140之間。在本實施例中，第一摻雜半導體區112配置於第一電極170與第二摻雜半導體區114之間，且第三摻雜半導體區118配置於第一電極170與第一摻雜半導體區112之間。此外，導熱導電結構116從第一電極170延伸至第一摻雜半導體區112內。第二電極180配置於磊晶疊層140上，其中磊晶疊層140位於半導體基板110與第二電極180之間。在本實施例中，第二電極180例如是配置於第二半導體層146上，並配置於第二半導體層146之遠離半導體基板110的一側。第一電極170與第二電極180之材料為導電材料，以單一層或是多層導電材料堆疊，例如是金、鈦、鋁、鉻、鉑、其他導電材料或這些材料的組合。但本發明不以上述為限。第一外部線路192連接至第一電極170，且藉由一第一連接線196電性連接至第二電極180。第二外部線路194藉由一第二連接線198電性連接至第二摻雜半導體區114，在本實施例中，第二外部線路194例如是藉由第二連接線198透過微奈米化鍵合層120電性連接至第二摻雜半導體區114。

在本實施例中，第一外部線路192與第二外部線路194例如為一基板191上的導電線路，其中基板191、第一外部線路192與第二外部線路194可構成一線路基板。然而，在其他實施例中，第一外部線路192與第二外部線路194亦可分別為兩個互相分離之導線架或導電基座。

圖1B為圖1A之等效電路示意圖。請參照1B，在本實施例中發光二極體10例如由第一半導體層142、發光層144以及第二半導體層146所構成，而在半導體基板110中，第一摻雜半導體區112、第二摻雜半導體區114與第三摻雜半導體區118等三個組件構成一齊納二極體(Zener diode)20，其中齊納二極體20與發光二極體10並聯，在電路中具有保護電路的效果。當電路中發生突波或是靜電時，由於發光二極體讓電流由單一方向通過且突波耐受力較低，故本實施例藉由整合齊納二極體20於發光二極體結構100中，降低大電流通過發光二極體10的機會，避免發光二極體10之損壞，進而提升發光二極體10之壽命。

另外，上述發光二極體結構100之製作方法將於以下作詳細之描述。圖2A至圖2F為本發明一實施例之發光二極體結構之製作流程示意圖。此處，圖2A至圖2F與圖1A中具有相同符號之構件具有相似或一樣之性質與材料，故不再贅述。

請參考圖2A，提供一半導體基板110，此半導體基板110包括第二摻雜半導體區114、第一摻雜半導體區112以及第三摻雜半導體區118。在本實施例中，第二摻雜半導體區114內埋於第一摻雜半導體區112，且第一摻雜半導體區112之摻雜區域可為全面性或局部性。

請參考圖2B，在此半導體基板110上形成複數個孔洞H。在本實施例中，孔洞H貫穿第三摻雜半導體區118且深入第一摻雜半導體區112內，但未抵達第二摻雜半導體區114，以避免結構裂痕(crack)與電路短路(short)的情況發生。

請參考圖2C，在孔洞H中分別形成複數個導熱導電結構116，並於第二摻雜半導體區114遠離第三摻雜半導體區118的一側形成微奈米化鍵合層120。

另外，請參照圖2D，提供一成長基板200，此成長基板200例如為藍寶石(sapphire)基板、矽基板、銅基板或碳化矽(silicon carbide,SiC)基板。接著，於成長基板200上依序形成第二半導體層146、發光層144、第一半導體層142以及反射層130。

請參照圖2E，利用微奈米化鍵合層120連接反射層130與第二摻雜半導體區114，並移除成長基板200。此外，在其他實施例中，在連接反射層130與第二摻雜半導體區114前，亦可於反射層130背向成長基板200的一側形成奈米結構。

在本實施例中，微奈米化鍵合層120因具有奈米結構，故於微奈米化鍵合層120與反射層130接合(bonding)時，可降低所需的鍵合溫度(在本實施例中，鍵合溫度例如小於或等於300度)，故可避免後續接合材料劣化的問題。

另外，在選擇鍵合層材料時，亦可選擇熱膨脹係數(Coefficient of thermal expansion,CTE)與導熱係數高度匹配之材料，以將鍵合材料微奈米化並達到低溫鍵合且符合所需之結構強度。

請參照圖2F，在半導體基板110上形成第一電極170，其中第一摻雜半導體區112配置於第一電極170與第二摻雜半導體區114之間。另外，在第二半導體層146上形成第二電極180。

此外，除了可用上述低溫鍵合的方式來形成發光二極體之外，在其他實施例中，亦可用直接磊晶的方式形成發光二極體。詳細內容將於以下描述。

圖3A至3E為本發明另一實施例之發光二極體結構之製作流程示意圖。其中圖3A至3C與圖2A至2C具有相似或一樣之製作流程與組件，故請參照圖2A至2C，在此不一一贅述。

請參照圖3D，在第二摻雜半導體區114遠離第三摻雜半導體區118的一側，依序形成一歐姆接觸層122、反射層130、第一半導體層142、發光層144及第二半導體層146。其中，歐姆接觸層122之材料例如為導電之金屬或金屬疊層。

請參照圖3E，在半導體基板110上形成第一電極170，其中第一摻雜半導體區112配置於第一電極170與第二摻雜半導體區114之間。此外，在第二半導體層146上形成第二電極180。

綜上所述，本發明之實施例所提出的發光二極體結構及其製作方法，藉由提供埋置於半導體基板內之複數個導熱導電結構，提升半導體基板的散熱效率以及導電特性，改善高功率之發光二極體結構因散熱不易而影響發光效率與以矽材為半導體基板所造成之導電效果較差的問題，進而提升高功率發光二極體之發光效率。此外，整合齊納二極體保護電路於半導體基板中，避免因突波或靜電所引發之大電流而造成的損壞，進而有效地提升發光二極體使用壽命。此外，藉由微奈米鍵合層降低鍵合時所需之製程溫度，進而避免後續接合材料劣化的問題。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．發光二極體

20．．．齊納二極體

100．．．發光二極體結構

110．．．半導體基板

112．．．第一摻雜半導體區

114．．．第二摻雜半導體區

118．．．第三摻雜半導體區

116．．．導熱導電結構

120．．．微奈米化鍵合層

122．．．歐姆接觸層

130．．．反射層

140．．．磊晶疊層

142．．．第一半導體層

144．．．發光層

146．．．第二半導體層

170．．．第一電極

180．．．第二電極

191．．．基板

192．．．第一外部線路

194．．．第二外部線路

196．．．第一連接線

198．．．第二連接線

H．．．孔洞

圖1A為本發明一實施例之發光二極體結構的剖面示意圖。

圖1B為圖1A之等效電路示意圖。

圖2A至圖2F為本發明一實施例之發光二極體結構之製作流程示意圖。

圖3A至3E為本發明另一實施例之發光二極體結構之製作流程示意圖。

100．．．發光二極體結構

110．．．半導體基板

112．．．第一摻雜半導體區

114．．．第二摻雜半導體區

118．．．第三摻雜半導體區

116．．．導熱導電結構

120．．．微奈米化鍵合層

130．．．反射層

140．．．磊晶疊層

142．．．第一半導體層

144．．．發光層

146．．．第二半導體層

170．．．第一電極

180．．．第二電極

191．．．基板

192．．．第一外部線路

194．．．第二外部線路

196．．．第一連接線

198．．．第二連接線

Claims (15)

1. 一種發光二極體結構，包括：一半導體基板，包括：一第一摻雜半導體區；以及一第二摻雜半導體區，配置於該第一摻雜半導體區的一側；複數個導熱導電結構，埋置於該半導體基板中；一磊晶疊層，包括：一第一半導體層，配置於該第二摻雜半導體區上；一發光層，配置於該第一半導體層上；以及一第二半導體層，配置於該發光層上；以及一微奈米化鍵合層，連接該第二摻雜半導體區與該第一半導體層，其中該微奈米化鍵合層具有奈米結構。
2. 如申請專利範圍第1項所述之發光二極體結構，其中該第一半導體層、第二半導體層、該第一摻雜半導體區及該第二摻雜半導體區分別為P型半導體層、N型半導體層、P型半導體區及N型半導體區，或者該第一半導體層、第二半導體層、該第一摻雜半導體區及該第二摻雜半導體區分別為N型半導體層、P型半導體層、N型半導體區及P型半導體區。
3. 如申請專利範圍第1項所述之發光二極體結構，更包括一反射層，連接該微奈米化鍵合層與該第一半導體層。
4. 如申請專利範圍第1項所述之發光二極體結構，更包括：一第一電極，配置於該半導體基板上，其中該第一摻雜半導體區配置於該第一電極與該第二摻雜半導體區之間；以及一第二電極，配置於該第二半導體層上。
5. 如申請專利範圍第4項所述之發光二極體結構，其中該半導體基板更包括一第三摻雜半導體區，配置於該第一電極與該第一摻雜半導體區之間。
6. 如申請專利範圍第5項所述之發光二極體結構，其中該第一半導體層、第二半導體層、該第一摻雜半導體區、該第二摻雜半導體區及該第三摻雜半導體區分別為P型半導體層、N型半導體層、P型半導體區、N型半導體區及N型半導體區，或者該第一半導體層、第二半導體層、該第一摻雜半導體區、該第二摻雜半導體區及該第三摻雜半導體區分別為N型半導體層、P型半導體層、N型半導體區、P型半導體區及P型半導體區。
7. 如申請專利範圍第4項所述之發光二極體結構，其中每一該導熱導電結構從該第一電極延伸至該第一摻雜半導體區內。
8. 如申請專利範圍第4項所述之發光二極體結構，更包括：一第一外部線路，連接至該第一電極，且藉由一第一連接線電性連接至該第二電極；以及 一第二外部線路，藉由一第二連接線電性連接至該第二摻雜半導體區。
9. 一種發光二極體結構，包括：一半導體基板；一磊晶疊層；一微奈米化鍵合層，連接該半導體基板與該磊晶疊層，其中該微奈米化鍵合層具有奈米結構；一第一電極，配置於該半導體基板上，其中該半導體基板位於該第一電極與該磊晶疊層之間；一第二電極，配置於該磊晶疊層上，其中該磊晶疊層位於該半導體基板與該第二電極之間；一第一外部線路，連接至該第一電極，且藉由一第一連接線電性連接至該第二電極；以及一第二外部線路，藉由一第二連接線電性連接至該微奈米化鍵合層。
10. 如申請專利範圍第9項所述之發光二極體結構，更包括一反射層，連接該微奈米化鍵合層與該磊晶疊層。
11. 如申請專利範圍第9項所述之發光二極體結構，其中該半導體基板包括：一第一摻雜半導體區；以及一第二摻雜半導體區，配置於該第一摻雜半導體區與該微奈米化鍵合層之間，其中該發光二極體結構更包括複數個導熱導電結構，埋置於該半導體基板中，且該磊晶疊層包括： 一第一半導體層，配置於該微奈米化鍵合層上；一發光層，配置於該第一半導體層上；以及一第二半導體層，配置於該發光層上。
12. 如申請專利範圍第11項所述之發光二極體結構，其中該第一半導體層、第二半導體層、該第一摻雜半導體區及該第二摻雜半導體區分別為P型半導體層、N型半導體層、P型半導體區及N型半導體區，或者該第一半導體層、第二半導體層、該第一摻雜半導體區及該第二摻雜半導體區分別為N型半導體層、P型半導體層、N型半導體區及P型半導體區。
13. 如申請專利範圍第11項所述之發光二極體結構，其中該半導體基板更包括一第三摻雜半導體區，配置於該第一電極與該第一摻雜半導體區之間。
14. 如申請專利範圍第13項所述之發光二極體結構，其中該第一半導體層、第二半導體層、該第一摻雜半導體區、該第二摻雜半導體區及該第三摻雜半導體區分別為P型半導體層、N型半導體層、P型半導體區、N型半導體區及N型半導體區，或者該第一半導體層、第二半導體層、該第一摻雜半導體區、該第二摻雜半導體區及該第三摻雜半導體區分別為N型半導體層、P型半導體層、N型半導體區、P型半導體區及P型半導體區。
15. 如申請專利範圍第11項所述之發光二極體結構，其中每一該導熱導電結構從該第一電極延伸至該第一摻雜半導體區內。