TWI445132B - 在半導體電路層形成貫穿空間之方法及製造微機電裝置之方法 - Google Patents

Description

在半導體電路層形成貫穿空間之方法及製造微機電裝置之方法

本發明是有關於一種微機械結構的製造方法，且特別是有關於一種微機電裝置的製造方法。

隨著半導體製程技術的進步，已推動微機電系統(MEMS)的蓬勃發展。在傳統微機械系統的製造方法中，主動元件製程與微機電製程是分開進行，在分別完成主動元件電路與微機電裝置後，再將兩者整合在同一基材上而完成微機電系統。上述的製造方法又稱為「System In Package」(SIP)。

另一種習知的製造方式是在形成主動元件電路中諸如金屬氧化物半導體元件(MOS)及雙載子接面電晶體(BJT)等半導體元件後，再進行形成微機電結構的製程，然後再進行主動元件電路的金屬化製程而完成晶圓層級(wafer level)的微機電系統。隨後將晶圓切割成晶片(Die)，最後再進行晶片的封裝。

在微機電裝置的製造過程中，通常採用諸如反應性離子蝕刻(RIE)之電漿蝕刻方式來形成微機電裝置中可移動的構件或部分。但是，以上述方式所形成的微機電裝置的輪廓(profile)並不理想。因此，目前亟需一種新的製造方法，期能改善上述問題。

根據本發明之一態樣，係提供一種在半導體電路層之一區域形成一貫穿空間之方法，其包含以下步驟。形成一半導體電路層，此半導體電路層包含一特徵結構填充於此區域；其中特徵結構包含一介電結構以及一金屬結構，介電結構貫穿半導體電路層，金屬結構貫穿半導體電路層並環繞介電結構。然後，移除特徵結構以形成貫穿空間；其中移除特徵結構包含依序以乾式蝕刻移除介電結構以及濕式蝕刻移除金屬結構。

在一實施方式中，上述金屬結構為一多層結構。在一實施例中，多層結構包含一第一金屬層以及一第二金屬層，第二金屬層位於第一金屬層上方，且第二金屬層之面積小於第一金屬層之面積。在另一實施例中，多層結構中的每一層具有大致相同之一寬度。

在一另實施方式，介電結構包含一底部以及一頂部，且底部之寬度小於頂部之寬度。

根據本發明之另一態樣，係提供一種製造微機電裝置之方法，其包括以下步驟。形成一電路層於一基材之上表面，電路層包含一特徵結構以及一微結構；其中特徵結構圍繞微結構之周邊的一部分並貫穿電路層。此特徵結構包含一介電結構以及一金屬結構，介電結構貫穿電路層，金屬結構貫穿電路層並環繞介電結構。接著、移除特徵結構以露出基材，移除特徵結構包含依序以乾式蝕刻移除介電結構以及濕式蝕刻移除金屬結構。然後、使用非等向性蝕刻移除露出基材之一部分。隨後，由基材之下表面一側移除基材的部分，以釋放微結構。

在一實施方式中，形成電路層之步驟包括形成一互補式金屬氧化物半導體元件。

根據本發明之又一態樣，係提供一種微機電裝置，其係由上述製造微機電裝置之方法所製成，且微機電裝置中的微結構的側壁與基材表面之間的夾角為約85度至約95度。

請參照第1圖，其為本發明一實施方式之微機電裝置的上視示意圖。微機電裝置可應用在例如加速度偵測器(accelerometer)或陀螺儀(gyroscope)等之微機電慣性感測裝置。第1圖係繪示一微機電加速度偵測器，但本發明以下所揭露的製造方法可適用在其他的微機電裝置中，並不限於微機電加速度偵測器。

如第1圖所示，微機電加速度偵測器100主要包括可動的微結構110、半導體電路120以及複數個連接墊130以及電路層140。半導體電路120大致配置在可動的微結構110之外圍。連接墊130通常可配置在半導體電路120的外圍。

微結構110容置在電路層140的貫穿空間142中，且微結構包括中心部112、至少一彈性支撐件114以及至少一凸出物116。彈性支撐件114連接中心部112與電路層140，且使中心部112呈現可移動狀態。凸出物116由中心部112向外延伸，且與電路層140延伸出的另一凸出物144形成一電容。

半導體電路120電性連接凸出物144及凸出物116，以量測兩凸出物116、144之間的電容值，並將所量測的電容訊號轉變為一電壓或電流訊號。半導體電路120可包括一互補式金屬氧化物半導體裝置。半導體電路120可經由連接墊130而電性連接一外部電路(未繪示)。

在操作時，當微機電加速度偵測器100受到一加速度時，凸出物144與凸出物116之間的距離改變，使其間的電容值發生變化。半導體電路120量測上述電容值或電容值的變化量，而得以估算微機電加速度偵測器100所受到的加速度。

上述微機電加速度偵測器100僅為示範性例子，以易於瞭解本發明下文揭露的製造方法，本發明並不限於製造微機電加速度偵測器。此外，上述各元件以及各元件之間的連接關係及相對關係，僅為說明之目的，不應被解釋為本發明的限制。以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。

第2A圖為本發明一實施方式之製造微機電裝置之方法200的流程圖。第3圖至8圖係繪示本發明一實施方式之製造方法中各製程階段的剖面示意圖，其大致為第1圖中線段3-3’的剖面示意圖。

進行步驟201，形成電路層320於基材310的上表面，如第3A圖所示。基材310可例如為矽晶圓或其他適合用以製造半導體元件的基材。電路層320包含微結構330以及特徵結構340，特徵結構340圍繞微結構330之周邊的一部分，並貫穿電路層320。在後續的步驟中，特徵結構340將會被移除而形成第1圖繪示的貫穿空間142的一部分。換言之，特徵結構340填充的貫穿空間142的區域中。

特徵結構340包含介電結構342以及金屬結構344。介電結構342貫穿電路層320，並接觸下方的基材310。介電結構342可包含例如為氧化矽或氮化矽，或由氧化矽及氮化矽堆疊而構成。金屬結構344也同樣貫穿電路層320，並且環繞介電結構342。換言之，金屬結構344形成在特徵結構340的外緣。更詳細而言，金屬結構344可包含344_a 及344_b 兩部分。金屬結構的344_a 部分實體連接電路層320與介電結構342；金屬結構的344_b 部分實體連接微結構330與介電結構342。

在一實施方式中，形成電路層320的步驟包括形成一互補式金屬氧化物半導體元件(CMOS) 322。在CMOS元件的標準製程中，可包括4道的金屬化製程以及2道的多晶矽化製程(2P4M製程)，亦可包括5道的金屬化製程以及1道的多晶矽化製程(5M1P製程)。因此，在一實施例中，當形成CMOS元件322時，可藉由適當的光罩設計，同時形成特徵結構340。詳言之，當形成CMOS元件322的金屬層時，可同時形成特徵結構340中部分的金屬結構344，當形成CMOS元件322中的介電層時，可同時形成特徵結構340的介電結構342。因此，可以在形成CMOS元件322時，逐步形成特徵結構340。以上僅以CMOS為例說明，並非用以限制本發明，其他例如BiCMOS結構或類似結構亦可適用於本發明。

在一實施方式中，當填充金屬於CMOS元件的連接孔(via)時，可同時形成金屬結構344的一部分。例如，填充在CMOS元件通孔的金屬為鎢，CMOS元件322的金屬層為鋁。因此，形成由鋁及鎢所堆疊而成的金屬結構344。亦即，金屬結構344為多層結構，且至少由兩種金屬材料所構成。

在一實施例中，上述多層結構包含第一金屬層345以及第二金屬層346，第二金屬層346位於第一金屬層345上方，且第二金屬層346的面積小於第一金屬層345的面積。在一特定實施例中，金屬結構344具有一階梯狀的剖面輪廓，如第3A圖所示。在此實施例中，介電結構342可具有上寬下窄的剖面。詳言之，介電結構342包含一底部342B以及一頂部342T，底部342B的寬度小於頂部342T的寬度。在另一實施例中，金屬結構344同樣為多層結構，但是金屬結構344中的每一金屬層具有大致相同的寬度，如第3B圖所示。在此實施例中，介電結構342的底部與頂部大致具有相同的寬度。

在一實施方式中，電路層320更包含一連接墊324以及保護層326。保護層覆蓋在連接墊324上，用以在後續的蝕刻製程中保護連接墊324。連接墊324電性連接CMOS元件322，並用以連接至一外部電路。可以在適當的步驟中，移除連接墊324上方的保護層326，而露出連接墊324。

在步驟202中，移除特徵結構340，以露出基材310。在一實施方式中，可先形成一光阻層350於電路層320及微結構330上，如第4A及4B圖所示(第4A圖對應第3A圖的實施例，第4B圖對應第3B圖的實施例)，光阻層350具有開口352，以露出特徵結構340。

移除特徵結構340的步驟包含兩階段。第一階段先以乾式蝕刻移除介電結構342，第二階段再以濕式蝕刻移除金屬結構344，以下將詳述之。

進行第一階段的乾式蝕刻，以移除介電結構342，如第5A及5B圖所示(第5A圖對應第4A圖的實施例，第5B圖對應第4B圖的實施例)。在一實施例中，可使用諸如反應性離子蝕刻(reactive ion etching,RIE)之乾式非等向性蝕刻來移除介電結構342。反應性離子蝕刻僅會蝕刻諸如氧化矽及氮化矽之介電材料，不會蝕刻金屬材料。在進行反應性離子蝕刻的過程中，由於微結構330的側壁以及電路層320的側壁被金屬結構344覆蓋，所以反應性離子蝕刻不會傷害或蝕刻微結構330及電路層320的側壁，而使微結構330及電路層320的側壁得以保持原本的輪廓外觀。

隨後進行第二階段的濕式蝕刻，以移除金屬結構344，如第6圖所示。移除金屬結構344後，微結構330可與電路層320形成一間隙d，並使間隙d中的基材310暴露出來。換言之，可以形成一個貫穿電路層320的空間。在一實施例中，間隙d之寬度為約1微米至約5微米，例如可為2微米或3微米。在濕式蝕刻中，所採用的蝕刻劑對於金屬材料與氧化物材料(或氮化物)具有高的蝕刻選擇比，例如高於15：1或高於20：1或高於30：1或更高。因此，在移除金屬結構344時，幾乎不會損害微結構330及電路層320原本的側壁輪廓外觀。在一實施例中，蝕刻劑中包含硫酸和過氧化氫，硫酸與過氧化氫的重量比可例如為約2：1。當然其他商品化的金屬蝕刻劑也可適用於本發明中。在一實施方式中，當進行濕式蝕刻時，蝕刻劑可同時一併將光阻層350移除。換言之，蝕刻劑兼具光阻剝離液的功能。

使用本發明上述之方法，可使微結構330的側壁與基材310上表面之間的夾角θ為約85度至約95度。此外，間隙d兩側的微結構330側壁及電路層320側壁的表面平整。因此，可以提升微機電裝置的性能以及品質穩定性。

在習知技術中，是直接使用RIE製程來形成電路層320中的間隙d。以此方法所製造的微結構的側壁與基材上表面之間的夾角通常為約70度至約80度，且所蝕刻輪廓的表面不平整。因此，間隙d的尺寸及形狀的變異相當大，造成微機電裝置性能不穩定。因此，根據本發明之實施方式，可有效改善習知技術的缺點。

除此之外，中華民國專利申請號99111316與本發明為同一申請人，其全部內容在此併為本發明的參考資料。就某些實施態樣而言，本發明可視為上述專利申請案的改良。具體而言，當金屬結構344包含鎢，且間隙d的寬度大於約2μm時，本發明所揭露的製造方法優於上述專利申請案所揭露方法。詳言之，當間隙d的寬度大於約2μm時，在形成金屬結構344中的鎢層時，很難形成平整的鎢層表面，而造成後續製程的困擾。從此觀點而言，根據本發明一實施方式，金屬結構344中的最大寬度W(如第5A圖所示)小於約3μm。

在步驟203中，使用非等向性蝕刻移除露出的基材310的一部分，而形成凹陷312，如第7圖所示。在一實施方式中，電路層上方形成有氧化矽層326，且微結構330上方亦形成有一氧化矽層。因此，在非等向性蝕刻過程中，氧化矽層可作為遮罩而保護下方的電路層及微結構。在一實施例中，非等向性蝕刻包括一深式反應離子蝕刻(Deep Reactive Ion Etching,DRIE)步驟。在又一實施例中，凹陷部314可形成如第1圖繪示之貫穿空間142的一部分。

在步驟204中，由基材310之下表面一側移除基材310的部分，以釋放微結構330，如第8圖所示。在本文中，「釋放微結構」係指使微機電裝置產生具有可相對移動的構造或部件。舉例而言，可先進行研磨基材310下表面的步驟，使基材310的厚度減少。隨後再以DRIE對基材310的下表面進行蝕刻，以在基材310的下表面形成凹槽314。凹槽314與凹陷312連通，因此讓微結構330發生可相對電路層320移動的功能。

根據本發明之另一態樣，係提供一種微機電裝置。此微機電裝置係以如上所述之任一方法所製成。在微機電裝置中，微結構330的側壁與基材310上表面之間的夾角θ為約85度至約95度。

根據本發明之又一態樣，係揭露一種在半導體電路層之一區域形成一貫穿空間的方法。第2B圖為本發明一實施方式之在半導體電路層形成貫穿空間的方法290的流程圖。

在步驟291中，形成一半導體電路層320，半導體電路層320包含一特徵結構340填充於區域A中，如第3A圖所示。特徵結構340包含介電結構342以及金屬結構344。介電結構342貫穿半導體電路層320。金屬結構344貫穿半導體電路層320並環繞介電結構342。

在步驟292中，移除特徵結構340，以形成貫穿空間B，如第6圖所示。移除特徵結構340包含依序以乾式蝕刻移除介電結構342以及濕式蝕刻移除金屬結構344。

在步驟291及步驟292所述的特徵結構340、介電結構342以及金屬結構344的特徵、形成方法及移除方法可與上述第2A圖之方法200所述的相同，於此不再重述。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．微機電加速度偵測器

110．．．微結構

112．．．中心部

114．．．彈性支撐件

116．．．凸出物

120．．．半導體電路

130．．．連接墊

140．．．基材

142．．．貫穿空間

144．．．凸出物

200．．．方法

201、202、203、204．．．步驟

290．．．方法

291、292．．．步驟

310．．．基材

312．．．凹陷

314．．．凹槽

320．．．電路層

322．．．互補式金屬氧化物半導體元件

330．．．微結構

340．．．特徵結構

342．．．介電結構

342T．．．介電結構頂部

342B．．．介電結構底部

344．．．金屬結構

345．．．第一金屬層

346．．．第二金屬層

350．．．光阻層

352．．．開口

d．．．間隙

W．．．寬度

θ．．．角度

A．．．區域

B．．．慣穿空間

第1圖係繪示本發明一實施方式之微機電裝置的上視圖。

第2A圖係繪示本發明一實施方式之製造微機電裝置之方法的流程圖。

第2B圖係繪示本發明一實施方式之繪示本發明一實施方式之在半導體電路層形成貫穿空間之方法的流程圖。

第3A至8圖係繪示本發明一實施方式之製造方法中各製程階段的剖面示意圖

200．．．方法

201、202、203、204．．．步驟

Claims (10)

1. 一種在半導體電路層之一區域形成一貫穿空間之方法，包含：形成一半導體電路層，該半導體電路層包含一特徵結構填充於該區域，其中該特徵結構包含：一介電結構，貫穿該半導體電路層；以及一金屬結構，貫穿該半導體電路層並環繞該介電結構；以及移除該特徵結構，以形成該貫穿空間，其中移除該特徵結構包含依序以乾式蝕刻移除該介電結構以及濕式蝕刻移除該金屬結構。
2. 如請求項1所述之方法，其中該金屬結構為一多層結構。
3. 如請求項2所述之方法，其中該多層結構包含一第一金屬層以及一第二金屬層，該第二金屬層位於該第一金屬層上方，且該第二金屬層之面積小於該第一金屬層之面積。
4. 如請求項2所述之方法，其中該多層結構中的每一層具有大致相同之一寬度。
5. 如請求項1所述之方法，其中該介電結構包含一底部以及一頂部，且該底部之一寬度小於該頂部之一寬度。
6. 一種製造微機電裝置之方法，包括：形成一電路層於一基材之一上表面，該電路層包含一特徵結構以及一微結構，其中該特徵結構圍繞該微結構之周邊的一部分並貫穿該電路層，其中該特徵結構包含：一介電結構，貫穿該電路層；以及一金屬結構，貫穿該電路層並環繞該介電結構；移除該特徵結構，以露出該基材，其中移除該特徵結構包含依序以乾式蝕刻移除該介電結構以及濕式蝕刻移除該金屬結構；使用非等向性蝕刻移除該露出基材之一部分；由該基材之下表面一側移除該基材的部分，以釋放該微結構。
7. 如請求項6所述之方法，其中該形成電路層之步驟包括形成一互補式金屬氧化物半導體元件。
8. 如請求項6所述之方法，其中該金屬結構為一多層結構。
9. 如請求項8所述之方法，其中該多層結構包含一底層以及一頂層，且該底層之面積大於該頂層之面積。
10. 一種微機電裝置，係由請求項6至請求項9之任一項所述之方法所製造，且該微結構之一側壁與該基材表面之一夾角為約85度至約95度。