TWI445131B - 微機電結構的製造方法 - Google Patents

Description

微機電結構的製造方法

本發明是有關於一種微機電結構的製造方法。

隨著半導體製程技術的進步，已推動微機電系統(MEMS)的蓬勃發展。在傳統微機械系統的製造方法中，主動元件製程與微機電製程是分開進行，在分別完成主動元件電路與微機電結構後，再將兩者整合在同一基材上而完成微機電系統。上述的製造方法又稱為「System In Package」(SIP)。

另一種習知的製程方式是在形成主動元件電路中諸如金屬氧化物半導體元件(MOS)及雙載子接面電晶體(BJT)等半導體元件後，進行形成微機電結構的製程，然後再進行主動元件電路的金屬化製程而完成晶圓層級(wafer level)的微機電系統。隨後將晶圓切割成晶片(Die)，最後再進行晶片的封裝。在微機電結構的製造過程中，通常採用諸如反應性離子蝕刻(RIE)之電漿蝕刻方式來形成微機電結構中可移動的構件或部分。但是，以上述方式所形成的微機電結構的輪廓(profile)並不理想，且使用反應性離子蝕刻所需的設備昂貴。此外，在形成微機電結構之後，進行晶片封裝之前，環境中的微粒或污染物可能掉落至微機電結構中，而使微機電結構無法運作。因此，目前亟需一種新的微機電結構之製造方法，期能改善上述問題。

本發明之一目的係提供一種微機電結構的製造方法，俾能在微機電結構中形成三個維度的電容。

本發明之另一目的係提供一種微機電結構的製造方法，俾能降低微機電結構的製造成本，且形成良好的微機電結構輪廓。

本發明之再一目的係提供一種微機電結構的製造方法，俾能在晶圓層級完成封裝。

根據本發明之實施方式，上述製造方法包括以下步驟：(a)形成一電路層於一第一基板之一上表面，該電路層包括一微結構、一釋放特徵結構以及一連接墊，其中該釋放特徵結構圍繞該微結構之周邊的一部分並貫穿該電路層，且該釋放特徵結構係由一金屬材料所製成，該連接墊位於該電路層之一外表面；(b)形成一抗蝕刻層於該電路層上，其中該釋放特徵結構露出於該抗蝕刻層；(c)藉由濕蝕刻製程移除該釋放特徵結構，以露出該第一基板；(d)使用一非等向性蝕刻步驟以蝕刻露出之該第一基板；(e)配置一第二基板於該電路層上方，其中該第二基板之一下表面具有一第一金屬層以及一第二金屬層電性連接該第一金屬層，且該第一及第二金屬層分別大致對準該微結構以及該連接墊；(f)形成一孔洞貫穿該第一基板，其中該孔洞大致位於該連接墊下方；(g)填充一高分子材料於該孔洞中；(h)移除位於該微結構下方之該第一基材的部分，以釋放該微結構；(i)配置一第三基板於該第一基板之該下表面；(j)由該第三基板之一側形成一連接孔，其中該連接孔貫穿該第三基板、該高分子材料以及該連接墊，而露出該第二金屬層以及該連接墊；以及(k)形成一導電層於該連接孔中，以電性連接該露出的連接墊與該露出的第二金屬層。

根據本發明一實施方式，上述步驟(a)之形成該電路層包括形成一互補式金屬氧化物半導體結構，其電性連接該微結構以及該連接墊。在一實施例中，該釋放特徵結構係在形成該互補式金屬氧化物半導體結構時形成。

根據本發明一實施方式，上述步驟(b)之該抗蝕刻層包含一氧化矽層以及一氮化矽層。

根據本發明一實施方式，上述步驟(c)包括應用一包含硫酸以及過氧化氫之蝕刻劑。

根據本發明一實施方式，上述步驟(d)之該非等向性蝕刻包括一反應離子蝕刻步驟以及一深式反應離子蝕刻步驟。

根據本發明一實施方式，上述步驟(d)包括形成一凹陷部於該第一基板，該凹陷部之深度為約5 μm至約60 μm。

根據本發明一實施方式，上述步驟(e)之該第一金屬層與該微結構間之一間距為約1 μm至約50 μm。

根據本發明一實施方式，在步驟(e)之後，且在步驟(f)之前，更包括：研磨該第一基板的下表面，以減少該第一基板的厚度。

請參照第1圖，其為本發明一實施方式之微機電結構的上視示意圖。微機電結構可應用在例如加速度偵測器(accelerometer)或陀螺儀(gyroscope)等之微機電慣性感測裝置。第1圖係繪示一微機電加速度偵測器，但本發明以下所揭露的製造方法可適用在其他的微機電裝置中，並不限於微機電加速度偵測器。

如第1圖所示，微機電加速度偵測器100主要包括可動的微結構110、半導體電路120以及複數個連接墊130以及電路層140。半導體電路120大致配置在可動的微結構110之外圍。連接墊130通常可配置在半導體電路120的外圍。

微結構110容置在電路層140的凹槽142中，且微結構包括中心部112、至少一彈性支撐件114以及至少一凸出物116。彈性支撐件114連接中心部112與電路層140，且使中心部112呈現可移動狀態。凸出物116由中心部112向外延伸，且與基材延伸出的另一凸出物144形成一電容。

半導體電路120電性連接凸出物144及凸出物116，以量測兩凸出物116、144之間的電容值，並將所量測的電容訊號轉變為一電壓訊號。半導體電路120可包括一互補式金屬氧化物半導體裝置。半導體電路120可經由連接墊130而電性連接一外部電路(未繪示)。

在操作時，當微機電加速度偵測器100受到一加速度時，凸出物144與凸出物116之間的距離改變，使其間的電容值發生變化。半導體電路120量測上述電容值或電容值的變化量，而得以估算微機電加速度偵測器100所受到的加速度。

上述微機電加速度偵測器100僅為示範性例子，以易於瞭解本發明的內容以及下文將揭露的製造方法，本發明並不限於製造微機電加速度偵測器。此外，上述各元件以及各元件之間的連接關係及相對關係，僅為說明之目的，不應被解釋為本發明的限制。

第2圖係繪示本發明一實施方式之微機電結構之製造方法的流程圖。第3A圖至3H圖係繪示本發明一實施方式之製造方法中，各製程階段的剖面示意圖。第3A圖至3H圖大致為第1圖中的線段3-3’的剖面示意圖。以下將以第1圖中微機電結構為例，詳細揭露本發明一實施方式之微機電結構的製造方法。本發明以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。

進行步驟201，形成電路層320於第一基板310上，如第3A圖所示。電路層320包括微結構322、釋放特徵結構324、連接墊326以及介電材料層328。連接墊326位於電路層320的外表面。釋放特徵結構324圍繞微結構322的周邊之一部分，且貫穿電路層320。釋放特徵結構324是由金屬材料所製成，其在後續的製程中，將形成第1圖中的凹槽142的一部分。在一實施例中，第一基板310可例如為矽晶圓，連接墊326為金屬所製成。

在一實施例中，形成電路層320的步驟包含形成一互補式金屬氧化物半導體(CMOS)結構330。在習知的CMOS結構330的標準製程中，可包括4道的金屬化製程以及2道的多晶矽化製程(4M2P製程)，亦可包括5道的金屬化製程以及1道的多晶矽化製程(5M1P製程)。因此，在一實施例中，在形成CMOS結構330的過程中，藉由適當設計的光罩，同時形成釋放特徵結構324。以上僅以CMOS為舉例說明，並非用以限制本發明，其他例如BiCMOS結構或類似結構亦可適用於本發明。此外，本發明亦不限於4M2P製程或5M1P製程，其他的製程方式亦可適用於本發明。例如，在形成CMOS結構的通孔時，可同時移除介電層中預設為釋放特徵結構324位置的介電材料。然後，在形成CMOS結構的金屬層時，可同時填充金屬材料至上述預設位置。因此，可以在形成CMOS結構330時，逐步形成釋放特徵結構324。在另一實施例中，形成金屬氧化物半導體結構330的金屬層係為鋁，而填充在金屬氧化物半導體結構330中通孔的金屬為鎢。因此，可形成由鋁及鎢所構成的釋放特徵結構324。在又一實施例中，CMOS結構330電性連接連接墊326以及微結構322，連接墊326為金屬所製成。

在一實施例中，在形成CMOS結構330的過程中，同時形成微結構322。請同時參照第1圖，微結構322可包括中心部112、彈性支撐件114、以及凸出物116。於形成CMOS結構330的過程中可以同時形成中心部112、彈性支撐件114、以及凸出物116。換言之，微結構322是由與CMOS結構330相同的材料(例如鋁及/或鎢)所堆疊而成，因此，中心部112、凸出物116及彈性支撐件114中具有金屬層的結構。此外，由電路層140延伸出的凸出物144以及其他微機電結構中的金屬連接線也可以在形成CMOS結構330的過程中同時被形成。凸出物144中的金屬層電性連接半導體電路120。凸出物116中的金屬層可經由中心部112內的金屬層電性連接至彈性支撐件114內的金屬層，然後在連接至半導體電路120。因此，在凸出物144與凸出物116之間形成電容。在另一實施例中，如第3A圖所示，微結構322包括與金屬氧化物半導體結構330相同的介電材料323(例如氧化矽及/或氮化矽)，且介電材料323位在微結構322的外側表面。介電材料323的厚度可為約0.1 μm至約3 μm，例如為約1 μm、2 μm或3 μm。在另一實施例中，微結構322電性連接連接墊326。

在步驟202中，形成抗蝕刻層340於電路層320上，如第3A圖所示。釋放特徵結構324露出於抗蝕刻層340，換言之，抗蝕刻層340不覆蓋釋放特徵結構324，以便進行後續步驟。在一實施例中，抗蝕刻層可為例如氧化矽層或氮化矽層，或抗蝕刻層可為包含氧化矽及氮化矽的多層結構。抗蝕刻層可利用習知的化學氣相沈積技術或其他的技術形成。在一實施例中，抗蝕刻層340可覆蓋連接墊326，如第3A圖所示。

在步驟203中，藉由濕蝕刻製程移除釋放特徵結構324，以露出第一基板310，如第3B圖所示。移除釋放特徵結構324後，微結構322可與電路層320的其他部分之間形成一間隙d。在一實施例中，間隙d之寬度為約1 μm至約4 μm，例如可為2 μm或3 μm。在步驟203中，所採用的蝕刻劑對於金屬材料與氧化物材料(或氮化物)具有高的蝕刻選擇比，例如高於15：1或高於20：1，例如可為約30：1或更高。因此，在移除釋放特徵結構324時，可以得到較佳的側壁輪廓。在一實施例中，釋放特徵結構324為鋁及鎢所構成，抗蝕刻層340為氧化矽層。濕蝕刻製程使用一包含硫酸以及過氧化氫之蝕刻劑。在一特定實施例中，硫酸與過氧化氫的重量比為約2：1，在蝕刻釋放特徵結構324的金屬材料時，可以得到滿意的側壁輪廓。在一實施例中，移除釋放特徵結構324後，可形成如第1圖繪示的凹槽142的一部分。

在習知的技術中，通常採用反應性離子蝕刻(reactive ion etching,RIE)移除電路層中的介電材料(諸如氧化矽或氮化矽)，以形成第1圖繪示的凹槽142。但是使用反應性離子蝕刻，所形成的蝕刻側壁輪廓並不理想。而且，反應性離子蝕刻所需得設備昂貴。但是若採用一般的濕蝕刻製程，直接蝕刻電路層中的介電材料，因濕蝕刻本質上為等向性蝕刻，很難得到理想的蝕刻側壁輪廓。因此，根據本發明一實施例，係在所欲移除的區域中預先填入金屬材料，形成釋放特徵結構324。然後再利用濕蝕刻將釋放特徵結構324移除。藉由使用具有高蝕刻選擇比的蝕刻劑，可以達到更佳的蝕刻側壁輪廓(相較於反應離子蝕刻)。再者，釋放特徵結構324可在形成電路層320的同時形成，無須額外製程。所以，本發明具有低製程成本的優點，且能達到更佳的蝕刻輪廓。

在步驟204中，非等向性蝕刻露出的第一基板310，如第3C圖所示。在一實施例中，非等向性蝕刻包括一深式反應離子蝕刻(Deep Ion reactive Etching,DRIE)步驟。在另一實施例中，非等向性蝕刻第一基板310的步驟包括形成一凹陷部314於第一基板310中，且凹陷部314之深度為約5 μm至約60 μm，例如為約20 μm、30 μm、40 μm或50 μm。在又一實施例中，凹陷部314可形成如第1圖繪示之凹槽142的一部分。在非等向性蝕刻過程中，抗蝕刻層340(例如氧化矽或氮化矽等)可保護其下的金屬層(例如連接墊326及電路層320中的金屬層)，避免在非等向性蝕刻過程中破壞金屬層應有的電性。

在步驟203所述移除釋放特徵結構324後，在某些情況下，所露出的第一基板310的上表面(即間隙d的位置)可能形成氧化物，例如氧化矽。因此，在進行步驟204之前，可非必要性地進行一RIE製程，以移除間隙d內第一基板310表面上的氧化物。隨後，再進行步驟204以蝕刻第一基板310。

在步驟205中，配置第二基板350於電路層320上方，如第3D圖所示。第二基板350的下表面351具有第一金屬層354以及第二金屬層356，且第一金屬層354以及第二金屬層356電性連接。第一金屬層354以及第二金屬層356分別大致對準微結構322以及連接墊326。在一實施例中，第一金屬層354與第二金屬層356為同一層的金屬層，換言之，第一金屬層354與第二金屬層356係同時形成。在其他實施例中，第一金屬層354可與第二金屬層356為不相同的金屬層，亦即第一金屬層354與第二金屬層356並非同時形成。第一金屬層354與微結構322之間的垂直間距為約1 μm至約50 μm，例如可為約10 μm、20 μm、30 μm或40μm。因此，第一金屬層354與微結構322中的金屬層可形成電容結構。

承上所述，第二基板350作為第一及第二金屬層354、356的載板，並用以保護微結構322及避免環境中的微粒掉落至凹陷部314。在一實施例中，第二基板350可例如為玻璃基板或一矽基材，玻璃基板或矽基材的厚度為約50 μm至約900 μm，例如為100 μm、200、300 μm或400 μm。在另一實施例中，第二基板350與抗蝕刻層340之間可配置黏著層352，用以固定第二基板350。

在步驟205之後，可非必要性地進行步驟206。在步驟206中，研磨第一基板310的下表面316，以減少第一基板310的厚度，如第3E圖所示。具體而言，第一基板310研磨後的厚度可為約50微米至微米300微米。

在步驟207中，形成一孔洞510貫穿第一基板310，如第3F圖所示。孔洞510大致位於連接墊326下方，藉此將位於連接墊326下方的電路層320露出。形成孔洞510的方法可為乾蝕刻法、濕蝕刻法、機械鑽孔或雷射鑽孔。在一實施例中，孔洞510具有一傾斜的側壁512。側壁512與電路層320的下表面514形成一大於90度的夾角θ，例如可為約100度、110度、120度、140度或150度。

在步驟208中，填充一高分子材料520於孔洞510中，如第3G圖示。在一實施例中，高分子材料520可為環氧樹脂(epoxy)。在另一實施例中，所填充的高分子材料520表面大致與第一基板310的下表面316齊平。

在步驟209中，移除位於微結構322下方的第一基板的一部分，以釋放微結構322，如第3H圖所示。在本文中，「釋放微結構」是指讓微結構能夠相對於其他構件而發生相對移動。在一實施例中，藉由DRIE製程移除位於凹陷部314及微結構322下方的第一基板310的一部分，使微結構322能相對於第一基板310、介電材料328或第二基板350產生位移。在另一實施例中，微結構322藉由如第1圖所示之彈性支撐件114而連接於電路層320的其他部分。因此，當微結構322受外力時，可產生微小的相對位移。

在步驟210中，配置第三基板530於第一基板310的下方，如第3I圖所示。在一實施例中，第三基板530可與第二基板350為相同材料，例如為矽基材或玻璃基板。第二基板350及第三基板530形成一包圍微結構322的封閉空間。因此，第二基板350及第三基板530可保護微結構322免於受損及防止微粒進入，而確保微結構322正常運作。

在步驟211中，由第三基板530之一側形成連接孔540，如第3J圖所示。連接孔540大致位於填充高分子材料520之處，且貫穿第三基板530、高分子材料520、電路層320、連接墊326以及抗蝕刻層340，而露出第二金屬層356以及連接墊326。形成連接孔540的方法可為機械鑽孔或雷射鑽孔等。

步驟212中，形成導電層550於連接孔540中，而形成微機電結構500，如第3K圖所示。導電層550將連接墊326與第二金屬層356相連接。因此，可經由導電層550傳輸電子訊號進入連接墊326以及第二金屬層356。在一實施方式中，電子訊號可以經由第二金屬層356傳遞至第一金屬層354。另一方面，電子訊號也可以經由連接墊326傳遞微結構322及/或電路層320中的CMOS結構330。因此，可以在微結構322與第一金屬層354之間形成一垂直方向的電容。同時，可利用第1圖所繪示之實施方式，在凸出物144與凸出物116之間形成另一電容。因此，根據本發明之一實施方式，此微機電結構500能夠量測三個維度的加速度變化。完成步驟212，即完成晶圓層級的微機電結構封裝。

上述導電層550可利用一般習知的濺鍍製程形成，導電層550的材料可例如為銅、錫、鋁、銀或鎢。在一實施例中，導電層550由連接孔540延伸至第三基板530的下表面532，且可非必要性地形成連接凸塊560於導電層550上，如第3L圖所示。連接凸塊560用以提供微機電結構500與外部電路之連接。連接凸塊560可使用任何習知的方法形成，例如網印製程或佈植錫球方式等。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．微機電加速度偵測器

110．．．微結構

112．．．中心部

114．．．彈性支撐件

116．．．凸出物

120．．．半導體電路

130．．．連接墊

140．．．基材

142．．．凹槽

144．．．凸出物

201,202,203,204,205,206．．．步驟

207,208,209,210,211,212．．．步驟

300．．．微機電結構

310．．．第一基板

312．．．上表面

314．．．凹陷部

316．．．下表面

320．．．電路層

322．．．微結構

323．．．介電材料

324．．．釋放特徵結構

326．．．連接墊

328．．．介電材料層

330．．．互補式金屬氧化物半導體結構

340．．．抗蝕刻層

350．．．第二基板

351．．．下表面

352．．．黏著層

354．．．第一金屬層

356．．．第二金屬層

500．．．微機電結構

510．．．孔洞

512．．．側壁

514．．．下表面

520．．．高分子材料

530．．．第三基板

532．．．下表面

540．．．連接孔

550．．．導電層

560．．．連接凸塊

d．．．間隙

θ．．．夾角

第1圖係繪示本發明一實施例之微機電結構的上視圖。

第2圖係繪示本發明一實施方式之微機電結構之製造方法的流程圖。

第3A圖至3L圖係繪示本發明一實施方式之製造方法中各製程階段的剖面示意圖。

320‧‧‧電路層

322‧‧‧微結構

326‧‧‧連接墊

330‧‧‧互補式金屬氧化物半導體結構

354‧‧‧第一金屬層

356‧‧‧第二金屬層

500‧‧‧微機電結構

530‧‧‧第三基板

532‧‧‧下表面

550‧‧‧導電層

Claims (10)

1. 一種微機電結構之製造方法，包括：(a)形成一電路層於一第一基板之一上表面，該電路層包括一微結構、一釋放特徵結構以及一連接墊，其中該釋放特徵結構圍繞該微結構之周邊的一部分並貫穿該電路層，且該釋放特徵結構係由一金屬材料所製成，該連接墊位於該電路層之一外表面；(b)形成一抗蝕刻層於該電路層上，其中該釋放特徵結構露出於該抗蝕刻層；(c)藉由濕蝕刻製程移除該釋放特徵結構，以露出該第一基板；(d)使用一非等向性蝕刻步驟以蝕刻露出之該第一基板；(e)配置一第二基板於該電路層上方，其中該第二基板之一下表面具有一第一金屬層以及一第二金屬層電性連接該第一金屬層，且該第一及第二金屬層分別大致對準該微結構以及該連接墊；(f)形成一孔洞貫穿該第一基板，其中該孔洞大致位於該連接墊下方；(g)填充一高分子材料於該孔洞中；(h)移除位於該微結構下方之該第一基材的部分，以釋放該微結構；(i)配置一第三基板於該第一基板之該下表面；(j)由該第三基板之一側形成一連接孔，其中該連接孔貫穿該第三基板、該高分子材料以及該連接墊，而露出該第二金屬層以及該連接墊；以及(k)形成一導電層於該連接孔中，以電性連接該露出的連接墊與該露出的第二金屬層。
2. 如請求項1所述之方法，其中步驟(a)之形成該電路層包括形成一互補式金屬氧化物半導體結構，其電性連接該微結構以及該連接墊，。
3. 如請求項2所述之方法，其中步驟(a)之該釋放特徵結構係在形成該互補式金屬氧化物半導體結構時形成。
4. 如請求項1所述之方法，其中步驟(b)之該抗蝕刻層包含一氧化物層、一氮化物層或上述之組合。
5. 如請求項1所述之方法，其中步驟(c)包括應用一包含硫酸以及過氧化氫之蝕刻劑。
6. 如請求項1所述之方法，其中步驟(d)之該非等向性蝕刻包括一深式反應離子蝕刻步驟。
7. 如請求項1所述之方法，其中步驟(d)之該非等向性蝕刻包括一反應離子蝕刻步驟以及一深式反應離子蝕刻步驟
8. 如請求項1所述之方法，其中步驟(d)包括形成一凹陷部於該第一基板，且該凹陷部之深度為約5 μm至約60 μm。
9. 如請求項1所述之方法，其中步驟(e)之該第一金屬層與該微結構之垂直間距為約1 μm至約50 μm。
10. 如請求項1所述之方法，在步驟(e)之後，且在步驟(f)之前，更包括：研磨該第一基板的下表面，以減少該第一基板的厚度。