TWI435689B - 複合式絕緣層及其製造方法 - Google Patents

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Description

複合式絕緣層及其製造方法
本發明是有關於一種絕緣層，特別是有關於一種具有防電磁波干擾之複合式絕緣層及其製造方法。
目前市面上各種先進電子產品的電磁輻射大多來自於高速的數位時脈訊號，然而隨著時脈頻率增加卻產生更多的電磁干擾(Electro-Magnetic Interference,EMI)，其不僅使通訊受到嚴重干擾，亦妨礙所處環境中其他產品之運作，對人體也有潛在的危害。
市面上，電子產品之電子元件間，當電流通過電路時會產生電磁場，此磁場從設備之電子線路向外發射，所產生的磁場強度取決於電流的頻率與大小，在任何電子電路所需功能以外所產生之多餘副產品就被稱為電磁干擾，眾所周知地，像是手機等無線通訊裝置就會產生電磁輻射干擾。然而，包含個人電腦(PC)、個人數位助理(PDA)、影印機、掃描機與數位相機等電子裝置，即便不是射頻通訊系統，在操作的過程中也會產生電磁輻射。
科技發展一日千里，隨著半導體科技、微影等製程技術的進步，電子元件的尺寸大幅縮小，越來越多的電晶體被放入中央處理器 (CPU)中，為提昇中央處理器的運算速度及處理效率，針腳設計越來越多，造成中央處理器在運作時，針腳間產生非常大的電磁波干擾(EMI)。然而，中央處理器經大量運算的結果，卻會產生電磁波影響外界(包含鄰近電腦之操作及對人體之傷害)。
據以，現有技術仍缺乏一種可防止電磁波干擾之絕緣層應用於CPU中。
本發明鑑於上述習知中央處理器(CPU)之針腳間所產生的電磁波干擾問題，故發展出具防止電磁波之複合式絕緣層及其製造方法，可有效干擾CPU之針腳於操作過程中所產生的電磁波外溢現象，防止針腳間之電磁波干擾，並提高CPU的穩定度。
為解決目前CPU之針腳間於操作過程中所產生的電磁波干擾問題，導致對CPU之不穩定度的影響。本發明係提供一種複合式絕緣層及其製造方法，其係於插槽基體表面上依序設置銜接層、導電金屬層以及電著絕緣層，其中電著絕緣層係可有效地應用於CPU之插槽(Socket)中，可有效避免針腳間之電磁波干擾。
有鑑於上述習知技藝之問題，根據本發明其中一目的就是在提供一種複合式絕緣層，其包含插槽基體、設置於插槽基體之上的銜接層、設置於銜接層上的導電金屬層，以及設置於導電金屬層上的電著絕緣層。
較佳地，上述電著絕緣層之材料係可包括環氧樹脂、壓克力樹脂、丙烯酸類化合物、聚氨酯其中之一或其組合。
較佳地，上述複合式絕緣層進一步可包含絕緣金屬層且其設置於 導電金屬層及電著絕緣層之間；上述複合式絕緣層進一步可包含絕緣陶瓷層且其設置於絕緣金屬層及電著絕緣層之間。
較佳地，上述複合式絕緣層進一步可包含絕緣陶瓷層且其設置於導電金屬層及電著絕緣層之間。
較佳地，上述銜接層之厚度範圍約大於0μm及小於或等於1μm之間；其中導電金屬層、絕緣金屬層及絕緣陶瓷層其中之一之厚度範圍約大於0μm及小於或等於3μm之間；其中電著絕緣層之厚度範圍約大於0μm及小於或等於500μm之間。
根據本發明之另一目的，提出一種複合式絕緣層之製造方法，包含下列步驟：首先設置銜接層於插槽基體上，再設置導電金屬層於銜接層上，最後設置一電著絕緣層於導電金屬層上。
較佳地，上述電著絕緣層以電著法在導電金屬層上形成電著絕緣層，其材料係可包括環氧樹脂、壓克力樹脂、丙烯酸類化合物、聚氨酯其中之一或其組合。
較佳地，上述複合式絕緣層進一步設置絕緣金屬層於導電金屬層及電著絕緣層之間；上述複合式絕緣層進一步設置絕緣陶瓷層於絕緣金屬層及電著絕緣層之間。
較佳地，上述複合式絕緣層進一步設置絕緣陶瓷層於導電金屬層及電著絕緣層之間。
較佳地，上述銜接層之厚度範圍約大於0μm及小於或等於1μm之間；其中導電金屬層、絕緣金屬層及絕緣陶瓷層其中之一之厚度範圍約大於0μm及小於或等於3μm之間；其中電著絕緣層之厚度 範圍約大於0μm及小於或等於500μm之間。
本發明所提供的複合式絕緣層及其製造方法，其提供下列的優點：
(1)本發明複合式絕緣層係為一層層設置於插槽基體表面上，因插槽基體表面上所設置的絕緣層多以金屬氧化物層、碳化物層作為絕緣批覆，而金屬氧化物層與碳化物層表層堅硬易龜裂，易造成絕緣層性差。因此本發明電著絕緣層批覆以下各層，而形成複合式絕緣層，不僅可以填補強化下層結構之縫隙，更可有效避免自CPU之針腳間所產生之電磁波干擾。
(2)本發明複合式絕緣層之製造方法所製得的複合式絕緣層，其電著絕緣層可以有效地克服目前IC於運作過程中，CPU之針腳間所產生非常大的電磁波干擾問題，進而可提高CPU之穩定度。
本發明的效果並不限定於以上所述的情況，對於沒有提及的其他效果，技術人員可從下面的記載明確地理解。
1‧‧‧複合式絕緣層
11‧‧‧插槽基體
12‧‧‧銜接層
13‧‧‧導電金屬層
14‧‧‧絕緣金屬層
15‧‧‧絕緣陶瓷層
16‧‧‧電著絕緣層
A‧‧‧CPU之針腳
B‧‧‧插槽
S10~S40‧‧‧步驟流程
S11~S51‧‧‧步驟流程
S12~S62‧‧‧步驟流程
S13~S53‧‧‧步驟流程
第1圖 係為本發明之第一實施例之製造方法之流程步驟圖。
第2圖 係為本發明之第二實施例之製造方法之流程步驟圖。
第3圖 係為本發明之第三實施例之製造方法之流程步驟圖。
第4圖 係為本發明之第四實施例之製造方法之流程步驟圖。
第5圖 係為本發明之第一實施例之結構剖面圖。
第6圖 係為本發明之第二實施例之結構剖面圖。
第7圖 係為本發明之第三實施例之結構剖面圖。
第8圖 係為本發明之第四實施例之結構剖面圖。
第9圖 係為本發明具有複合式絕緣層之CPU插槽與CPU針腳組合後之結構剖面圖。
第10圖 係為本發明之複合式絕緣層應用於CPU插槽之外觀示意圖。
為利 貴審查員瞭解本發明之技術特徵、內容與優點及其所能達成之功效，茲將本發明配合附圖，並以實施例之表達形式詳細說明如下，而其中所使用之圖式，其主旨僅為示意及輔助說明書之用，未必為本發明實施後之真實比例與精準配置，故不應就所附之圖式的比例與配置關係解讀、侷限本發明於實際實施上的權利範圍，合先敘明。為能詳細瞭解本發明的技術特徵及實用功效，並可依照說明書的內容來實施，茲進一步藉由以下實施例，詳細說明如后。
請參閱第1圖，其係為本發明之防止電磁波干擾之複合式絕緣層第一實施例之製造方法之流程步驟圖。圖中，將一插槽基體設置於真空爐中，並在真空爐之設備需抽真空至少達到1×10-5Torr之條件下進行離子轟擊，以清理該插槽基體之表面(步驟S10)。
在步驟S10之後，於插槽基體表面上設置銜接層(步驟S20)，其係為打底步驟，目的在於提升後續與鍍膜層(Cu)、絕緣金屬層及絕緣陶瓷層的附著力。此步驟在真空爐內之真空度回復到1×10-3~10-4Torr條件下實施，於真空爐中持續地通入工作氣體氬氣(Ar)，並以中頻靶濺鍍鈦(Ti)，其中所使用之中頻濺射之頻率可介於5KHz~100KHz之間。當高能量的粒子撞擊鈦靶材時，鈦靶中的分子或原子被氬離子(Ar+)所撞擊飛出的分子或原子撞上插 槽基體而堆積形成鈦薄膜，而所形成之鈦薄膜即為銜接層。
其中，本實施例中所用之插槽基體為CPU中之插槽(Socket)，插槽基體係可為金屬、樹脂或玻璃等其他材質之元件，但不以本實施例為限。在採用離子轟擊插槽表面的程序中，係利用加速的正離子衝撞插槽基體可使其表面之蒸氣壓低、不易蒸發的物質化成氣體，進而使其表面的髒污被移除，得到乾淨的表面，以利本實施例之銜接層於插槽基體其表面上設置具有耐磨耗性、耐蝕性、耐熱性等特性之薄膜。
在步驟S20之後，可設置導電金屬層於銜接層上(步驟S30)，使用中頻濺射與多弧離子混合鍍上純金屬。其中，中頻濺射可介於5KHz~100KHz之間，導電金屬層可使用導電性佳的金屬如銅(Cu)、銀(Ag)、金(Au)等，以用於防電磁波導電用。本實施例採用銅層作為導電金屬層，但不以本實施例為限。
在步驟S30之後，可使用電著法設置電著絕緣層於導電金屬層上(步驟S40)。電著絕緣層為本發明之關鍵技術特徵，當中所可採用的電著之材料係可為環氧樹脂材料、壓克力樹脂材料，但不以本實施例為限。
本發明電著絕緣層設置於導電金屬層上之步驟詳述如下：將上述已經完成步驟S10~S30之插槽基體進行電著處理，將插槽基體設置於負電極並浸泡於含有電著漆的電解液中。本實施例所用的電著漆為環氧樹脂，以電著處理方式在插槽基體之表面上形成電著絕緣層，當中電著過程中所施加的電壓可介於50V~400V之 間，當施加電壓期間電解液中的電著漆正離子往插槽基體(負電極)移動，並於其表面鍍上一層薄薄的電著漆層，隨著電著時間增加，所形成的電著漆層之厚度逐漸增厚，直到電著漆層之厚度不再增加時即達電著完成。表示完成電著後的插槽基體即便繼續通電也不會使電著漆層厚度再增厚。請參見第9~10圖，此時，插槽基體11之最外層表面係為電著絕緣層16。本實施例中之電著絕緣層16可以有效地防止CPU針腳A之間的電磁波干擾。
請參閱第2圖，其係為本發明之防止電磁波干擾之複合式絕緣層第二實施例之製造方法之流程步驟圖。本實施例為上述第一實施例之另一種變型態樣，係設置絕緣金屬層於導電金屬層及電著絕緣層之間。
圖中，本實施例之步驟S11~S31同第一實施例步驟S10~S30。首先，將一插槽基體設置於真空爐中，並在真空爐之設備需抽真空至少達到1×10-5Torr之條件下進行離子轟擊，以清理該插槽基體之表面(步驟S11)。
在步驟S11之後，於插槽基體表面上設置銜接層(步驟S21)；在步驟S21之後，設置導電金屬層於銜接層上(步驟S31)；在步驟S31之後，進一步可設置絕緣金屬層於導電金屬層上(步驟S41)。在此步驟S41中，可使用中頻濺射與多弧離子混合鍍膜氧化金屬在導電金屬層上，設置絕緣金屬層並非完全絕緣，僅降低CPU針腳A之間的導電率與提升其表層硬度及耐磨擦等用途。氧化金屬可包含氧化銅，而所使用之中頻濺射可介於5KHz~100KHz之間。此外，於此步驟S41中，通入工作氣體(即氧氣)至真空爐，以進行氧化金屬膜之製程。
在步驟S41之後，可使用電著法進行設置電著絕緣層於絕緣金屬層上(步驟S51)。步驟S41中，設置絕緣金屬層並非可使CPU針腳A之間呈現完全絕緣狀態，僅降低CPU針腳A之間的導電率與提升其表層硬度及耐磨擦等用途。故，進一步設置電著絕緣層於絕緣金屬層上，當中採用的電著之材料係可為環氧樹脂材料、壓克力樹脂材料，但不以本實施例為限。
請參閱第3圖，其係為本發明之防止電磁波干擾之複合式絕緣層第三實施例之製造方法之流程步驟圖。本實施例為上述第二實施例之另一種變型態樣，進一步設置一絕緣陶瓷層介於絕緣金屬層及電著絕緣層之間。
圖中，本實施例之步驟S12~S42同第二實施例步驟S11~S41。同樣地，首先將一插槽基體設置於真空爐中，並在真空爐之設備需抽真空至少達到1×10-5Torr之條件下進行離子轟擊，以清理該插槽基體之表面(步驟S12)。
在步驟S12之後，於插槽基體表面上設置銜接層(步驟S22)；在步驟S22之後，設置導電金屬層於銜接層上(步驟S32)；在步驟S32之後，進一步可設置絕緣金屬層於導電金屬層上(步驟S42)；在步驟S42之後，可設置絕緣陶瓷層於絕緣金屬層上(步驟S52)，使用中頻濺射與多弧離子混合鍍碳化金屬，所使用之中頻可介於5KHz~100KHz之間，並通入工作氣體為乙炔(C2H2)於真空爐中，以進行絕緣陶瓷層之製程。本實施例採用碳化鈦(TiC)陶瓷膜作為絕緣陶瓷層，其係具有可耐刮強化之絕緣陶瓷層，但不以本實施例為限。步驟S42及步驟S52中，設置絕緣金屬層以及絕緣陶瓷層並非使CPU針腳A之間呈現完全絕緣狀態，僅降低CPU針腳A之間 的導電率與提升其表層硬度及耐刮強化等用途。
在步驟S52之後，可使用電著法設置電著絕緣層於絕緣金屬層上(步驟S62)，當中所採用的電著之材料係可為環氧樹脂材料、壓克力樹脂材料，但不以本實施例為限。
請參閱第4圖，其係為本發明之防止電磁波干擾之複合式絕緣層第四實施例之製造方法之流程步驟圖。本實施例為上述第一實施例之又一種變型態樣，係設置絕緣陶瓷層於導電金屬層及電著絕緣層之間。
圖中，本實施例之步驟S13~S33同第一實施例步驟S10~S30。首先，將一插槽基體設置於真空爐中，並在真空爐之設備需抽真空至少達到1×10-5Torr之條件下進行離子轟擊，以清理該插槽基體之表面(步驟S13)。
在步驟S13之後，於插槽基體表面上設置銜接層(步驟S23)；在步驟S23之後，設置導電金屬層於銜接層上(步驟S33)；在步驟S33之後，進一步可設置絕緣陶瓷層於導電金屬層上(步驟S43)，使用中頻濺射與多弧離子混合鍍碳化金屬，所使用之中頻可介於5KHz~100KHz之間，並通入工作氣體為乙炔(C2H2)於真空爐中，以進行絕緣陶瓷層之製程。本實施例採用碳化鈦(TiC)陶瓷膜作為絕緣陶瓷層，其係具有可耐刮強化之絕緣陶瓷層。
在步驟S43之後，可使用電著法進行設置電著絕緣層於絕緣陶瓷層上(步驟S53)，當中所採用的電著之材料係可為環氧樹脂材料、壓克力樹脂材料，但不以本實施例為限。
進一步，可於上述各實施例之電著絕緣層上設UV漆絕緣層，其中 所採用UV漆絕緣層之材料係可為丙烯酸類化合物。將插槽基體經由上述完成電著處理步驟後之插槽基體浸泡於UV膠/漆中，完全浸泡後取出再以高壓氣槍來回多次吹離插槽基體表面與孔洞處的UV膠，使其表層僅留薄薄UV膠層，當中孔洞直角處易被UV膠填補成R角，故需多次吹氣處理。最後，置入UV燈照射，其照射波長約為365nm以固化UV膠。重複上述步驟3次，確保UV膠附著於插槽基體上，待UV膠完全乾燥後，即於電著絕緣層上形成UV漆絕緣層。
請參見第5圖，其係為本發明之防止電磁波干擾之複合式絕緣層第一實施例之結構剖面圖。藉由第1圖所述之複合式絕緣層之製造方法，於插槽基體11上設置銜接層12；於銜接層12上設置導電金屬層13；於電著絕緣層16設置於導電金屬層13上。各層層設置於插槽基體11上。藉由上述複合式絕緣層之製造方法所製得的複合式絕緣層1具有最佳防止電磁波干擾之功能。
本實施例所採用的插槽基體11係可為金屬、樹脂或玻璃等其他材質之元件，所用CPU之插槽B(Socket)係讓CPU各針腳A插設其中。銜接層12係以鈦打底，做為設置於插槽基體11上之鈦銜接層12，其可提升後續鍍膜層與塑膠的附著力。導電金屬層13係可採用銅、銀、金其中之一或其組合，採用以銅層為導電金屬層13設置於鈦銜接層12之上。本發明電著絕緣層16之厚度範圍約介於大於0μm及小於或等於500μm之間。以上所述之銜接層、導電金屬層或電著絕緣層之厚度係可依照實際需求調整其厚度，依照實際電子產品所產生的EMI效應調整各層厚度以有效避免電磁波干擾，有效提升CPU之穩定度，本實施例之銜接層、導電金屬層、絕緣 金屬層及絕緣陶瓷層各層厚度範圍約大於0μm及小於或等於3μm之間。
請參見第6圖，其係為本發明之防止電磁波干擾之複合式絕緣層第二實施例之結構剖面圖。藉由第2圖所述之複合式絕緣層之製造方法，於插槽基體11上設置銜接層12；於銜接層12上設置導電金屬層13；於導電金屬層13上設置絕緣金屬層14；於絕緣金屬層14上設置電著絕緣層16。各層層設置於插槽基體11上。本實施例中，採用以氧化銅為絕緣金屬層14。當中，電著絕緣層16之厚度範圍約大於0μm及小於或等於500μm之間，且銜接層、導電金屬層、絕緣金屬層及絕緣陶瓷層各層厚度範圍約大於0μm及小於或等於3μm之間。
請參見第7圖，其係為本發明之防止電磁波干擾之複合式絕緣層第三實施例之結構剖面圖。藉由第3圖所述之複合式絕緣層之製造方法，於插槽基體11上設置銜接層12；於銜接層12上設置導電金屬層13；於導電金屬層13上設置絕緣金屬層14；於絕緣金屬層14上設置絕緣陶瓷層15；以及於絕緣陶瓷層15上設置電著絕緣層16，電著絕緣層16設置於絕緣陶瓷層15上。各層層設置於插槽基體11上。本實施例可採用氧化銅為絕緣金屬層14以及碳化鈦(TiC)為絕緣陶瓷層15。本發明電著絕緣層16係可用以填補強化陶瓷層15縫隙並具有較佳的防止電磁波干擾之功能。以上所述之銜接層、導電金屬層、絕緣金屬層、絕緣陶瓷層或電著絕緣層之厚度係可依照實際需求調整其厚度，依照實際電子產品所產生的EMI效應調整各層厚度以有效避免電磁波干擾，有效提升CPU之穩定度，本實施例之銜接層、導電金屬層、絕緣金屬層及絕緣陶瓷 層各層厚度範圍約大於0μm及小於或等於3μm之間。
請參見第8圖，其係為本發明之防止電磁波干擾之複合式絕緣層第四實施例之結構剖面圖。藉由第4圖所述之複合式絕緣層之製造方法，於插槽基體11上設置銜接層12；於銜接層12上設置導電金屬層13；於導電金屬層13上設置絕緣陶瓷層15；以及於絕緣陶瓷層15上設置電著絕緣層16。
請參見第10圖，係為將電著絕緣層16設置於插槽基體11之最外表面之基體表面外觀圖。如第9圖所示，係為第10圖之結構剖面圖，當CPU之針腳A插設於所對應的插槽B中，因為電著絕緣層16對各針腳A間具有電磁波阻隔效應，故可以有效降低針腳A間所產生的EMI現象，令高速運轉下CPU之不穩定現象得以改善，進而提升整體CPU之穩定度。
另外，本發明電著絕緣層設置於插槽基體外層之導電金屬層之外側，即可有效地阻隔各針腳間所產生的電磁波效應，即便電著絕緣層之外側額外再設置其他的絕緣層或保護膜層，均具有阻隔電磁波功能。例如，將絕緣金屬層、絕緣陶瓷層或UV漆絕緣層其中之一或其組合設置於電著絕緣層上，均具有良好的阻隔電磁波效果。
本發明電著絕緣層可應用於IC、CPU之插槽上，有效地阻隔電磁波效應，生產者可以依照市場需求，適度調整變化本發明複合式絕緣層所製成的產品，實具有高度的產品競爭性。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當 不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
1‧‧‧複合式絕緣層
11‧‧‧插槽基體
12‧‧‧銜接層
13‧‧‧導電金屬層
16‧‧‧電著絕緣層

Claims (6)

  1. 一種複合式絕緣層，其包含：一插槽基體；一銜接層，係設置於該插槽基體之上；一導電金屬層，係設置於該銜接層上；一電著絕緣層，係設置於該導電金屬層上；一絕緣金屬層，係設置於該導電金屬層及該電著絕緣層之間；以及一絕緣陶瓷層，係設置於該絕緣金屬層及該電著絕緣層之間。
  2. 如申請專利範圍第1項所述之複合式絕緣層，其中該電著絕緣層之材料係包括環氧樹脂、壓克力樹脂、丙烯酸類化合物、聚氨酯其中之一或其組合。
  3. 如申請專利範圍第1或2項所述之複合式絕緣層，其中該銜接層之厚度範圍係介於大於0μm及小於或等於1μm之間；其中該導電金屬層、該絕緣金屬層及該絕緣陶瓷層其中之一之厚度範圍係介於大於0μm及小於或等於3μm之間；其中該電著絕緣層之厚度範圍係介於大於0μm及小於或等於500μm之間。
  4. 一種複合式絕緣層之製造方法，包含下列步驟：設置一銜接層於一插槽基體上；設置一導電金屬層於該銜接層上；設置一電著絕緣層於該導電金屬層上；設置一絕緣金屬層於該導電金屬層及該電著絕緣層之間；以及 設置一絕緣陶瓷層於該絕緣金屬層及該電著絕緣層之間。
  5. 如申請專利範圍第4項所述之複合式絕緣層之製造方法，其中該電著絕緣層係以電著法於該導電金屬層上形成電著絕緣層，該電著絕緣層之材料係包括環氧樹脂、壓克力樹脂、丙烯酸類化合物、聚氨酯其中之一或其組合。
  6. 如申請專利範圍第4或5項所述之複合式絕緣層之製造方法，其中該銜接層之厚度範圍係介於大於0μm及小於或等於1μm之間；其中該導電金屬層、該絕緣金屬層及該絕緣陶瓷層其中之一之厚度範圍係介於大於0μm及小於或等於3μm之間；其中該電著絕緣層之厚度範圍係介於大於0μm及小於或等於500μm之間。
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