TWI435414B - 電阻式記憶體裝置及其製造方法與操作方法 - Google Patents

電阻式記憶體裝置及其製造方法與操作方法 Download PDF

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電阻式記憶體裝置及其製造方法與操作方法
本發明是有關於一種記憶體裝置，且特別是有關於一種電阻式記憶體裝置及其製造方法與操作方法。
記憶資料用之記憶體種類繁多，其中，由於電阻式記憶體(resistive memory)具有高度的可微縮特性(scaling characteristics)，於記憶體領域格外受到製造廠商之青睞。
傳統上電阻式記憶體製造完成後，多是在後段製程(back end of line,BEOL)中形成via孔或接觸孔，以與其他元件連接。然而，這些via孔或接觸孔之設計規格(design rule)相較於前段製程(front end of line,FEOL)或中段製程(middle end of line,MEOL)都來得大。若是在後段製程中製作via孔或接觸孔，勢必影響到更小尺寸之電阻式記憶體之製作。
本發明係有關於一種電阻式記憶體裝置及其製造方法與操作方法，係在製程中以線型圖案產生自我對準之開口以定義出記憶體元件之位置，並可大幅提高記憶體元件之密度。
本發明提出一種電阻式記憶體之製造方法，其包括步驟：於基板上形成第一埋置堆疊結構，其中，第一埋置堆疊結構由內向外依序包括一第一摻雜層、一第二摻雜層與一第三摻雜層；蝕刻第一埋置堆疊結構，以形成多個第二埋置堆疊結構，其中，這些第二埋置堆疊結構各別之第一摻雜層係第一訊號線；形成多個第一絕緣層於這些第二埋置堆疊結構之間；蝕刻這些第二埋置堆疊結構，並中止於第一訊號線，以形成多個以陣列形式排列之第三埋置堆疊結構；形成多個第二絕緣層於這些第三埋置堆疊結構之間；對應這些第三埋置堆疊結構之位置形成記憶材料層，並耦接第三摻雜層；以及，形成多個第二訊號線以與記憶材料層耦接，其中，第二訊號線垂直第一訊號線。
本發明另提出一種電阻式記憶體裝置，包括一基層、多個第一訊號線、一絕緣結構、多個接合結構、多個記憶材料層與多個第二訊號線。第一訊號線相互平行設置在基層上。絕緣結構設置在基層與第一訊號線上，其中，絕緣結構具有多個開口，這些開口以陣列形式排列。接合結構設置在開口中，並耦接第一訊號線，其中，各個接合結構皆包括二個重疊的摻雜層。記憶材料層對應開口設置，並耦接接合結構。第二訊號線垂直第一訊號線設置，並耦接記憶材料層。
本發明並提出一種電阻式記憶體裝置之操作方法，其包括步驟：提供一電阻式記憶體，其包括一鎢矽化物；提供一預定條件驅動電阻式記憶體，其中，預定條件包括一設定電壓與一設定脈波寬度(pulse width)之至少其中之一；以及，根據該預定條件驅動電阻式記憶體，使電阻式記憶體從一初始狀態變更為一開啟狀態。
為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
於此係提出一種電阻式記憶體之製造方法，其包括步驟：於基板上形成第一埋置堆疊結構，其中，第一埋置堆疊結構由內向外依序包括一第一摻雜層、一第二摻雜層與一第三摻雜層；蝕刻第一埋置堆疊結構以形成多個第二埋置堆疊結構，其中，這些第二埋置堆疊結構各別之第一摻雜層係第一訊號線；形成多個第一絕緣層於這些第二埋置堆疊結構之間；蝕刻這些第二埋置堆疊結構，並中止於第一訊號線，以形成多個以陣列形式排列之第三埋置堆疊結構；形成多個第二絕緣層於這些第三埋置堆疊結構之間；對應這些第三埋置堆疊結構之位置形成記憶材料層，並耦接第三摻雜層；以及，形成多個第二訊號線以與記憶材料層耦接，其中，第二訊號線垂直第一訊號線。以下係以二個實施例更進一步說明。
實施例一
請參照第1圖，其係依照本發明實施例一的電阻式記憶體之製造方法之流程圖。並請參照第2圖至第15B圖，其係根據第1圖製造方法逐一製作電阻式記憶體不同層結構之示意圖。
首先，如步驟S101所示，於基板上形成第一埋置堆疊結構與一多晶矽層，其中，第一埋置堆疊結構由內向外依序包括一第一摻雜層、一第二摻雜層與一第三摻雜層。見第2圖，此步驟中，是透過離子植入(ion implantation)之方式，分次將摻質以離子型態植入基板100內之不同深度位置，以依序形成第一摻雜層110、第二摻雜層120與第三摻雜層130。摻質係可為導電性雜質，如p型雜質之硼(B)、鋁(Al)，以及n型雜質之磷(P)、砷(As)等。本實施例中，第一摻雜層110之植入深度最大，第三摻雜層130之深度最淺，第二摻雜層120則位在第一摻雜層110與第三摻雜層130之間，其中，摻質之植入深度可由離子束能量之大小所決定。於形成上述各個摻雜層前，可先在基板100中形成一深層佈植層140，以將第一摻雜層110與基層150隔開，使基板100之底側絕緣。
第一摻雜層110係可為p+ 型摻雜層或n+ 型摻雜層，而第二摻雜層120與第三摻雜層130之摻質特性則可根據第一摻雜層110之特性所決定。本實施例中，第一摻雜層110係為一p+ 型摻雜層，第二摻雜層120則為一p- 型摻雜層，第三摻雜層130為一n+ 型摻雜層，深層佈植層140則可為深層n型佈植層(deep n-well,DNW)。另外，若第一摻雜層110為n+ 型摻雜層，第二摻雜層120則為n- 型摻雜層，第三摻雜層130為p+ 型摻雜層。
各個摻雜層製作完成後，如第3圖所示，沉積一多晶矽層160於第三摻雜層130上，隨後並做離子佈值以增加多晶矽層160的導電性。於此，已完成第一埋置堆疊結構115與多晶矽層160之製作。
接著，如步驟S102所示，根據第一線型圖案蝕刻第一埋置堆疊結構與多晶矽層，以形成多個第二埋置堆疊結構與條狀多晶矽層，其中，這些第二埋置堆疊結構各別之第一摻雜層係第一訊號線。見第4A、4B圖，此步驟中，可先形成一硬遮罩材料層201於第一埋置堆疊結構115上，再形成一光阻材料層(未繪示)於硬遮罩材料層201上，之後，圖案化該光阻材料層以獲得一圖案化光阻層203。然後，蝕刻硬遮罩材料層201成為一圖案化硬遮罩(未繪示)，使其具有第一線型圖案，本實施例中，第一線型圖案包括y方向上相互平行之多個開口。接著，去除圖案化光阻層203，再蝕刻第一埋置堆疊結構115暴露在圖案化硬遮罩外之部分。最後，去除圖案化硬遮罩，便可獲得多個第二埋置堆疊結構125，如第5A、5B圖所示。
這些第二埋置堆疊結構125係呈現長條狀且相互平行，並沿著y方向延伸。如圖所示，第二埋置堆疊結構125各包括一第一摻雜層110a、一第二摻雜層120a與一第三摻雜層130a，而一多晶矽層160a係設置在第三摻雜層130a上，其中，各個第二埋置堆疊結構125中之第一摻雜層110a係用以作為第一訊號線。此蝕刻第一埋置堆疊結構115與多晶矽層160以形成多個第二埋置堆疊結構125與條狀多晶矽層160a之步驟亦可搭配雙圖案微影(double patterning lithography)製程，以提高記憶體元件之密度。
然後，如步驟S103所示，形成多個第一絕緣層於這些第二埋置堆疊結構之間。此步驟中，例如可透過TEOS(tetraethyl orthosilicate)製程，先沉積絕緣材料(未繪示)於基板100上，且使絕緣材料填滿第二埋置堆疊結構125之間隙。再透過化學機械研磨(chemical mechanical polishing,CMP)製程，使絕緣材料平坦化，以形成多個第一絕緣層170，如第6A、6B圖所示。絕緣材料可為氧化矽(silicon oxide)。
接著，如步驟S104所示，根據一圖形垂直第一線型圖案之第二線型圖案去蝕刻這些第二埋置堆疊結構與條狀多晶矽層，並中止於第一訊號線，以形成多個以陣列形式排列之第三埋置堆疊結構與塊狀多晶矽層。見第7A、7B圖，此步驟中，先形成一硬遮罩材料層205於第二埋置堆疊結構125與第一絕緣層170上，再形成一光阻材料層(未繪示)於硬遮罩材料層205上，之後圖案化該光阻材料層成為一圖案化光阻層207。透過圖案化光阻層207蝕刻硬遮罩材料層205以形成一圖案化硬遮罩，其具有第二線型圖案。本實施例中，第二線型圖案包括x方向上相互平行之多個開口，以與第一線型圖案垂直。然後，去除圖案化光阻層207，並透過蝕刻第二埋置堆疊結構125暴露在圖案化硬遮罩外之部分。蝕刻時，較佳是中止於第一摻雜層110a(第一訊號線)之表面，以保留第一摻雜層110a。最後，去除圖案化硬遮罩便可獲得多個第三埋置堆疊結構135與塊狀多晶矽層160b，如第8A、8B圖所示。
由於本實施例是依序沿著二個相互垂直的方向圖案化基板100及設置在其上方之結構，因此至此步驟所獲得之第三埋置堆疊結構135係以陣列形式排列。如圖所示，各個第三埋置堆疊結構135係包括一第二摻雜層120b與一第三摻雜層130b，而一塊狀多晶矽層160b設置在第三摻雜層130b上。同樣地，此蝕刻第二埋置堆疊結構125與條狀多晶矽層160a以形成多個以陣列方式排列之第三埋置堆疊結構135與塊狀多晶矽層160b之步驟也可搭配雙圖案微影製程，以增加記憶體元件之密度。
然後，如步驟S105所示，形成多個第二絕緣層於這些第三埋置堆疊結構之間。此步驟中，同樣可透過TEOS製程，沉積絕緣材料(未繪示)於基板100上，且絕緣材料填滿第三埋置堆疊結構135之間隙。之後，再透過CMP製程，使絕緣材料平坦化，以形成多個第二絕緣層180，如第9A、9B圖所示。至此步驟，記憶體元件之位置(即第三埋置堆疊結構135之位置)已明確定義出來。
接著，如步驟S106所示，移除這些第三埋置堆疊結構135上方之塊狀多晶矽層160b，以於第一絕緣層170與第二絕緣層180之間形成多個自我對準(self-align)之開口182(見第10A、10B圖)，且第三摻雜層130b暴露在這些開口182中。此步驟係可透過乾蝕刻或濕蝕刻製程去除塊狀多晶矽層160b。當塊狀多晶矽層160b去除後，第一絕緣層170與第二絕緣層180之間之開口182係成陣列之形式排列，而由第二摻雜層120b與第三摻雜層130b重疊組成之接合結構係對應開口182之位置。
然後，如步驟S107所示，對應這些開口之位置形成記憶材料層，並耦接第三摻雜層。此步驟中，可先沉積一電極材料(未繪示)於各個開口182中，其中，電極材料可為鎢(W)、矽化鎢(WSi2 )、鈦(Ti)、鋁(Al)或氮化鈦(TiN)等材料。於此，同樣可透過CMP製程將電極材料平坦化，以於各個開口182中形成電極結構190，如第11A、11B圖所示。之後，可透過熱氧化或電漿氧化等方式去氧化這些電極結構190之表面，以於各個電極結構190之表面形成薄膜狀之記憶材料層192，如第12A、12B圖所示。
接著，移除部份記憶材料層，以在後續製程中讓第一訊號線(第一摻雜層110a)能夠與其他元件連接。如第13A、13B圖所示，先形成一圖案化光阻層209在第一絕緣層170、第二絕緣層180與記憶材料層192上，其中，圖案化光阻層209具有預定開口209a以暴露部分的記憶材料層192。之後，去除這些暴露之記憶材料層192，最後再將圖案化光阻層209去除。
然後，如步驟S108所示，形成多個第二訊號線以與記憶材料層耦接，其中，第二訊號線垂直第一訊號線。於此步驟中，如第14A、14B圖所示，係先形成一導電材料層195在第一絕緣層170、第二絕緣層180與記憶材料層192上。接著，形成一圖案化光阻層211在導電材料層195上，其中，圖案化光阻層211具有一線型圖案，此線型圖案係沿著x方向延伸，以垂直第一摻雜層110a(第一訊號線)之延伸方向(y方向)。之後，蝕刻導電材料層195暴露在圖形化光阻層211外之部分。當去除圖形化光阻層211後，如第15A、15B圖所示，係形成多條第二訊號線195a，其中，第二訊號線195a係耦接記憶材料層192，且較佳地，第二訊號線195a之寬度大於記憶材料層192之寬度。另外，特定位置(如第15B圖最右側已去除記憶材料層之位置)之第二訊號線195a係耦接第一訊號線(第一摻雜層110a)。
於此，電阻式記憶體裝置係已製作完成。本實施例之電阻式記憶體裝置可為電阻式隨機存取記憶體(resistive random-access memory,RRAM)、相變化記憶體(phase change memory,PCM)或可程式金屬胞(programmable metallization cell,PMC)記憶體等。如第15A、15B所示，電阻式記憶體裝置包括基層150、深層佈植層140、多個第一訊號線(第一摻雜層110a)、由第一絕緣層170與第二絕緣層180構成之絕緣結構、多個接合結構(第二摻雜層120b與第三摻雜層130b)、多個電極結構190、多個記憶材料層192與多個第二訊號線195a。第一訊號線之第一摻雜層110a相互平行設置在基層150上，用以作為位元選擇線(bit line)。第二訊號線195a垂直第一訊號線設置，用以作為字元選擇線(word line)。由接合結構、電極結構190與記憶材料層192所構成之記憶體元件係位在第一訊號線(第一摻雜層110a)與第二訊號線195a之交會處，且夾置在第一訊號線與第二訊號線195a之間。
上述製程中，是將電極材料設置在絕緣結構之開口182中，以直接與第三摻雜層130b之表面(主動區域)耦接。然而，在設置電極材料之前，可先減縮第三摻雜層130b之主動區域，以增加電流密度，進而可降低所需的能量。請參照第16A至16D圖，其係製程中處理主動區域面積之示意圖。此步驟中，可先沉積一間隔材料220在第一絕緣層170、第二絕緣層180(因視角關係，未繪示)與第三摻雜層130b上。接著，蝕刻該間隔材料220以在各個開口180中形成一間隔層220a。這些間隔層220a各自沿著開口182內側壁設置，縮減了第三摻雜層130b暴露之表面，藉此減少第三摻雜層130b之主動區域。之後，再於開口182中製作出電極結構190，如第16D圖所示。
本實施例中的電極結構190也可設計成其他形式之結構，以增加電極結構190之效能。請參照第17A至17D圖，其係製作電極結構突出於絕緣層開口之示意圖。此步驟中，係先縮減第一絕緣層170與第二絕緣層180(因視角關係，未繪示)之高度，使電極結構190形成突出於第一絕緣層170a與第二絕緣層(因視角關係，未繪示)外的柱狀結構。之後，再氧化電極結構190之表面以形成記憶材料層192a，如第17C圖所示。上述記憶材料層192a(或192)除了可透過氧化電極材料之方式製作，當然也可透過其他方式形成，例如，如第17D圖所示，可透過沉積之方式，於電極結構190上另外製作一記憶材料層192b。
實施例二
請參照第18圖，其係依照本發明實施例二的電阻式記憶體之製造方法之流程圖。並請參照第19圖至第27B圖，其係根據第18圖製造方法逐一製作電阻式記憶體不同層結構之示意圖。
首先，如步驟S301與第19圖所示，於基板100上形成第一埋置堆疊結構115’與一鎢矽化物層(WSix )，其中，第一埋置堆疊結構115’由內向外依序包括第一摻雜層110、第二摻雜層120與第三摻雜層130。由於此步驟與實施例一之步驟S101相同，故在此不再多作描述，然需注意的是，本實施例於第三摻雜層130上係為鎢矽化物層160’(而非實施例一之多晶矽層160)，其係可透過沉積之方式形成於第三摻雜層130上。
接著，如步驟S302所示，根據第一線型圖案蝕刻第一埋置堆疊結構115’與鎢矽化物層160’，以形成多個第二埋置堆疊結構125’與條狀鎢矽化物層160a’，其中，這些第二埋置堆疊結構125’各別之第一摻雜層係第一訊號線。此步驟與實施例一之步驟S102大致相同，且如第20A、20B圖所示，此步驟中係先保留圖案化硬遮罩201’以進行下一製程步驟。此圖案化硬遮罩201’之材質例如為氮化矽。
這些第二埋置堆疊結構125’係呈現長條狀且相互平行，並沿著y方向延伸。如圖所示，第二埋置堆疊結構125’各包括一第一摻雜層110a、一第二摻雜層120a與一第三摻雜層130a，而一鎢矽化物層160a’設置在第三摻雜層130a上，其中，各個第二埋置堆疊結構125’中之第一摻雜層110a係用以作為第一訊號線。此蝕刻第一埋置堆疊結構115’與鎢矽化物層160’以形成多個第二埋置堆疊結構125’與條狀鎢矽化物層160a’之步驟亦可搭配雙圖案微影製程，以提高記憶體元件之密度。
然後，如步驟S303所示，形成多個第一絕緣層於這些第二埋置堆疊結構之間。此步驟與實施例一之步驟S103亦大致相同，然需注意的是，如第21A、21B圖所示，於TEOS沈積製程中使用之絕緣材料270除了填滿第二埋置堆疊結構125’間隙外，亦覆蓋於圖案化硬遮罩201’上。之後，再透過CMP製程，使絕緣材料270平坦化，其中，例如是平坦化絕緣材料270直至圖案化硬遮罩201’，接著再以乾蝕刻之方式去除圖案化硬遮罩201’，如第22A、22B圖所示，以露出鎢矽化物層160a’，並形成第一絕緣層270’。
接著，如步驟S304所示，根據一圖形垂直第一線型圖案之第二線型圖案去蝕刻這些第二埋置堆疊結構125’與條狀鎢矽化物層160a’，並中止於第一訊號線，以形成多個以陣列形式排列之第三埋置堆疊結構與塊狀鎢矽化物層。此步驟與實施例一之步驟S104大致相同，如第23A、23B圖所示，此步驟係產生多個第三埋置堆疊結構135’與塊狀鎢矽化物層160b’，且先保留圖案化硬遮罩205’以進行下一製程步驟。
本實施例同樣是依序沿著二個相互垂直的方向圖案化基板100及設置在其上方之結構，因此至此步驟所獲得之第三埋置堆疊結構135’與塊狀鎢矽化物層160b’係以陣列形式排列。如圖所示，各個第三埋置堆疊結構135’係包括一第二摻雜層120b與一第三摻雜層130b，而一鎢矽化物層160b’設置在第三摻雜層130b。此步驟也可搭配雙圖案微影製程，以增加記憶體元件之密度。
然後，如步驟S305所示，形成多個第二絕緣層於這些第三埋置堆疊結構之間。此步驟中，同樣可透過TEOS製程，沉積絕緣材料於基板100上。如第24A、24B圖所示，絕緣材料280填滿第三埋置堆疊結構135’之間隙，並覆蓋在圖案化硬遮罩205’上。之後，再透過CMP製程，使絕緣材料280平坦化，其中，可平坦化絕緣材料280直至圖案化硬遮罩205’，接著再以乾蝕刻之方式去除圖案化硬遮罩205’，以露出鎢矽化物層160b’，並形成第二絕緣層280’，如第25A、25B圖所示。至此步驟，記憶體元件之位置(即第三埋置堆疊結構135’之位置)已明確定義出來。
接著，如步驟S306與第26A、26B圖所示，使鎢矽化物層160b’之表面氧化以形成多個記憶材料層162’，其中，氧化的方法包括熱氧化與電漿氧化。
接著可移除部份之記憶材料層162’，以在後續製程中讓第一訊號線(第一摻雜層110a)能夠與其他元件連接。
然後，如步驟S307與第27A、27B圖所示所示，形成多個第二訊號線195a以與記憶材料層162’耦接。此步驟與實施例一之步驟S108相似，故在此不再贅述。
本實施例中的鎢矽化物層160b’也可設計成其他形式之結構，以增加其效能。例如，透過縮減絕緣層之高度使鎢矽化物層160b’突出於絕緣層開口，使鎢矽化物層160b’之外表面積增加，因而使記憶材料層之面積提高。
本實施例更提出一種電阻式記憶體之操作方法，其流程步驟請參照第28圖。首先，如步驟S401所示，提供一電阻式記憶體，其包括一鎢矽化物。此電阻式記憶體例如是以本實施例之製造方法製作完成之電阻式記憶體，其電極結構之材料為鎢矽化物。
接著，如步驟S402所示，提供一預定條件驅動電阻式記憶體，其中，預定條件包括一設定電壓與一設定脈波寬度(pulse width)之至少其中之一。值得一提的是，本實施例之電阻式記憶體可透過至少兩種不同的預定條件去驅動，而可符合多層單元(multi-level cell,MLC)之操作，之後將附圖說明。其中一預定條件是使該設定電壓介於3伏特與5伏特之間，或較佳為3.5伏特，並使該設定脈波寬度約為100奈秒(nanosecond,ns)。另一預定條件則是使該設定電壓約為2.5伏特，該設定脈波寬度大於500奈秒。
然後，如步驟S403所示，根據該預定條件驅動電阻式記憶體，使電阻式記憶體從一初始狀態變更為一開啟狀態。以下係輔以圖式說明本實施例具有鎢矽化物之電阻式記憶體之操作測試。
請參照第29圖，其係實施例二之電阻式記憶體於脈波-電壓測試下之測試結果圖。此測試之預定條件為設定脈波寬度為100奈秒，施加電壓(脈波電壓)從0伏特開始增加，並讀取電阻式記憶體於0.25伏特時的電流，進而可計算出相對應之電阻值。如圖所示，測試初始，電阻式記憶體之電阻值約為10M(106 )歐姆(Ω)，其特性類似於絕緣體。當施加的電壓大於3伏特後，或更精確地來說為3.5伏特，電阻式記憶體之電阻值很明顯地開始降低。當施加電壓為5伏特時，電阻式記憶體之電阻值已降低到1k(103 )歐姆，其呈現一導通狀態。
換句話說，在設定脈波寬度為100奈秒，而設定電壓介於3伏特至5伏特之間，本實施例之電阻式記憶體具有用於多層單元(MLC)之操作潛力。100奈秒之設定脈波寬度係為非常小之脈波寬度，且是在低電壓下操作，使本實施例之電阻式記憶體具有低壓高速形成之特性。此外，一般記憶體之電阻窗口(resistive window)約介於1階至3階，由第29圖可觀察到，本實施例之電阻式記憶體從絕緣狀態至導通狀態之電阻窗口約大於或等於3階，相較於一般記憶體更適於與其他電子元件搭配使用。
另外請參照第30圖，其係實施例二之電阻式記憶體於另一脈波-電壓測試下之測試結果圖。此測試之預定條件為設定電壓(脈波電壓)為2.5伏特，脈波寬度從0奈秒開始增加，並讀取電阻式記憶體於0.25伏特時的電流，進而可計算出相對應之電阻值。如圖所示，測試初始，電阻式記憶體之電阻值非常低而呈現導通狀態。當電阻式記憶體之脈波寬度調整至大於500奈秒時，本實施例之電阻式記憶體之電阻值很明顯地開始增加。當脈波寬度約為900奈秒時，電阻式記憶體之電阻值已增加至8M歐姆而呈現絕緣狀態。此結果亦顯示本實施例之電阻式記憶體具有應用於多層單元(MLC)之潛力。
接著請參照第31圖，其係實施例二之電阻式記憶體於單極性(unipolar)耐性(endurance)測試下之測試結果圖。測試時，設定之電壓與脈衝寬度為3.2伏特與80奈秒，而重置之電壓與脈衝寬度為2.5伏特與1000奈秒，再紀錄電阻式記憶體於各個循環次數的電阻值。如圖所示，本實施例之電阻式記憶體在低電壓且單極性操作時，於各循環次數下皆有非常穩定之表現，且電阻窗口亦維持在3階左右。
另請參照第32圖，其係實施例二之電阻式記憶體於雙極性(bipolar)耐性測試下之測試結果圖。測試時，設定之電壓與脈衝寬度為3.2伏特與100奈秒，而重置之電壓與脈衝寬度為-1.5伏特與500奈秒，再紀錄電阻式記憶體於各個循環次數的電阻值。如圖所示，本實施例之電阻式記憶體在低電壓且雙極性操作時，於各循環次數下亦有非常穩定之表現，電阻窗口亦維持在3階左右。
由於使用鎢矽化物，本實施例之電阻式記憶體除了可應用於多層單元(MLC)之操作外，亦可應用於反熔絲(anti-fuse)記憶體領域。請參照第33圖，其係直接施予5伏特以上電壓於實施例二之電阻式記憶體之測試結果圖。測試時之脈波寬度約為100奈秒。如圖所示，當直接施加5伏特之脈波電壓時，本實施例之電阻式記憶體隨即從初始之絕緣狀態(電阻值約為21M歐姆)切換至導通狀態(電阻值約為2k歐姆)，且隨電壓繼續升高，電阻式記憶體仍維持低電阻值狀態。
第34至36圖係根據實施例二電阻式記憶體用於反熔絲記憶體領域之測試結果圖。對應第34圖之測試中，係以程式將記憶體設定於開啟狀態，並在脈波寬度為100奈秒之條件下依序施予-5伏特至5伏特的電壓至記憶體上，再量測記憶體於0.25伏特時之電阻值。由第34圖可觀察到，本實施例之電阻式記憶體具備有防止干擾之良好能力。
對應第35圖之測試中，係分別量測記憶體於開啟(ON)與關閉(OFF)狀態對應0.25伏特之電阻值。橫軸係為讀取次數，由第35圖可觀察到，本實施例之電阻式記憶體無論在開啟或關閉的狀態下，皆有非常穩定之表現。
對應第36圖之測試中，係根據固定之時間間隔去讀取記憶體於開啟與關閉狀態之電阻值。此測試中，係依序在0至500秒讀取記憶體分別在0.25、0.5與0.75伏特時對應開啟與關閉狀態之電壓值。由第36圖觀察到，本實施例之電阻式記憶體在不同電壓時，一直持續非常穩定的狀態。本實施例之電阻式記憶體確實具備應用於反熔絲記憶體領域之良好特性。
本發明上述實施例所揭露之電阻式記憶體裝置及其製造方法與操作方法，在製程中，係透過線型圖案產生自我對準之開口，藉此以定義出記憶體元件之位置與尺寸，並製作出獨立的記憶體元件。自我對準之開口是位在第一訊號線與第二訊號線之交會處，可直接讓記憶體元件與訊號線耦接，且可省去傳統上於後段製程中常見的Via孔或接觸孔(contact hole)製程。本發明上述實施例之電阻式記憶體裝置之製造方法更可搭配其他製程，如雙圖案微影製程，以提高元件之微縮能力。如此，即可製造出更高密度之電阻式記憶體裝置，以大幅應用到其他製造記憶體之領域中。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．基板
110、110a．．．第一摻雜層
115、115’．．．第一埋置堆疊結構
120、120a、120b．．．第二摻雜層
125、125’．．．第二埋置堆疊結構
130、130a、130b．．．第三摻雜層
135、135’．．．第三埋置堆疊結構
140．．．深層佈植層
150．．．基層
160、160a、160b．．．多晶矽層
160’、160a’、160b’．．．鎢矽化物層
170、170a、270’．．．第一絕緣層
180、280’．．．第二絕緣層
182．．．開口
190．．．電極結構
192、192a、192b、162’．．．記憶材料層
195．．．導電材料層
195a．．．第二訊號線
201、205．．．硬遮罩材料層
201’、205’．．．圖案化硬遮罩
203、207、209、211．．．圖案化光阻層
209a．．．預定開口
220．．．間隔材料
220a．．．間隔層
270、280．．．絕緣材料
第1圖係依照本發明實施例一的電阻式記憶體之製造方法之流程圖。
第2圖至第15B圖係根據第1圖製造方法逐一製作電阻式記憶體不同層結構之示意圖。
第16A至16D圖係製程中處理主動區域面積之示意圖。
第17A至17D圖係製作電極結構突出於絕緣層開口之示意圖。
第18圖係依照本發明實施例二的電阻式記憶體之製造方法之流程圖。
第19圖至第27B圖係根據第18圖製造方法逐一製作電阻式記憶體不同層結構之示意圖。
第28圖係實施例二之一種電阻式記憶體之操作方法之流程圖。
第29圖係實施例二之電阻式記憶體於脈波-電壓測試下之測試結果圖。
第30圖係實施例二之電阻式記憶體於另一脈波-電壓測試下之測試結果圖。
第31圖係實施例二之電阻式記憶體於單極性耐性測試下之測試結果圖。
第32圖係實施例二之電阻式記憶體於雙極性耐性測試下之測試結果圖。
第33圖係直接施予5伏特以上電壓於實施例二之電阻式記憶體之測試結果圖。
第34至36圖係根據實施例二電阻式記憶體用於反熔絲記憶體領域之測試結果圖。

Claims (29)

  1. 一種電阻式記憶體之製造方法，包括：於一基板上形成一第一埋置堆疊結構，其中，該第一埋置堆疊結構由內向外依序包括一第一摻雜層、一第二摻雜層與一第三摻雜層；蝕刻至少該第一埋置堆疊結構，以形成複數個第二埋置堆疊結構，其中，該些第二埋置堆疊結構之該些第一摻雜層係為複數個第一訊號線；形成複數個第一絕緣層於該些第二埋置堆疊結構之間；蝕刻該些第二埋置堆疊結構並中止於該些第一訊號線，以形成複數個以陣列形式排列之第三埋置堆疊結構；形成複數個第二絕緣層於該些第三埋置堆疊結構之間；對應該些第三埋置堆疊結構之位置形成複數個記憶材料層，該些記憶材料層耦接該些第三摻雜層；形成一圖案化光阻層在該些第一絕緣層、該些第二絕緣層與該些記憶材料層上，該圖案化光阻層並暴露部分之該些記憶材料層；去除該些暴露之記憶材料層；以及在形成該圖案化光阻層的步驟及去除該些記憶材料層的步驟之後，形成複數個第二訊號線以與該些記憶材料層耦接，其中，該些第二訊號線係垂直該些第一訊號線。
  2. 如申請專利範圍第1項所述之製造方法，於該蝕刻該第一埋置堆疊結構之步驟前，更包括： 形成一鎢矽化物(WSix )層於該第三摻雜層上。
  3. 如申請專利範圍第2項所述之製造方法，其中，該鎢矽化物層係與該第一埋置堆疊結構一同蝕刻以形成複數個條狀鎢矽化物層。
  4. 如申請專利範圍第3項所述之製造方法，其中，該些條狀鎢矽化物層係與該些第二埋置堆疊結構一同蝕刻以形成複數個塊狀鎢矽化物層。
  5. 如申請專利範圍第4項所述之製造方法，其中，該些塊狀鎢矽化物層係被氧化以形成該些記憶材料層。
  6. 如申請專利範圍第1項所述之製造方法，於該蝕刻該第一埋置堆疊結構之步驟前，更包括：形成一多晶矽層於該第三摻雜層上。
  7. 如申請專利範圍第6項所述之製造方法，其中，該多晶矽層係與該第一埋置堆疊結構一同蝕刻以形成複數個條狀多晶矽層。
  8. 如申請專利範圍第7項所述之製造方法，其中，該些條狀多晶矽層係與該些第二埋置堆疊結構一同蝕刻以形成複數個塊狀多晶矽層。
  9. 如申請專利範圍第8項所述之製造方法，其中，於該些第二絕緣層形成後，該些塊狀多晶矽層係被移除以形成複數個開口，以容置該些記憶材料層。
  10. 如申請專利範圍第1項所述之製造方法，其中，該形成該第一埋置堆疊結構之步驟包括：以離子植入(ion implantation)之方式於該基板內之不同深度位置依序形成該第一摻雜層、該第二摻雜層與該第 三摻雜層。
  11. 如申請專利範圍第1項所述之製造方法，其中，該蝕刻該第一埋置堆疊結構以形成該些第二埋置堆疊結構之步驟包括：形成一硬遮罩材料層於該第一埋置堆疊結構上；形成一光阻材料層於該硬遮罩材料層上；圖案化該光阻材料層成為另一圖案化光阻層；蝕刻該硬遮罩材料層成為一圖案化硬遮罩，其具有一第一線型圖案；去除該另一圖案化光阻層；蝕刻該第一埋置堆疊結構暴露在該圖案化硬遮罩外之部分；以及去除該圖案化硬遮罩。
  12. 如申請專利範圍第1項所述之製造方法，其中，該蝕刻該第一埋置堆疊結構以形成該些第二埋置堆疊結構之步驟係包括雙圖案微影(double patterning lithography)製程。
  13. 如申請專利範圍第1項所述之製造方法，其中，該形成該些第一絕緣層之步驟包括：沉積一絕緣材料於該基板上，該絕緣材料並填滿該些第二埋置堆疊結構之間隙；以及平坦化該絕緣材料，以形成該些第一絕緣層。
  14. 如申請專利範圍第1項所述之製造方法，其中，該蝕刻該些第二埋置堆疊結構以形成該些第三埋置堆疊結構之步驟包括： 形成一硬遮罩材料層於該些第二埋置堆疊結構上；形成一光阻材料層於該硬遮罩材料層上；圖案化該光阻材料層成為另一圖案化光阻層；蝕刻該硬遮罩材料層成為一圖案化硬遮罩，其具有一第二線型圖案；去除該另一圖案化光阻層；蝕刻該些第二埋置堆疊結構暴露在該圖案化硬遮罩外之部分；以及去除該圖案化硬遮罩。
  15. 如申請專利範圍第1項所述之製造方法，其中，該蝕刻該些第二埋置堆疊結構以形成該些第三埋置堆疊結構之步驟係包括雙圖案微影製程。
  16. 如申請專利範圍第1項所述之製造方法，其中，該形成該些第二絕緣層之步驟包括：沉積一絕緣材料於該基板上，該絕緣材料並填滿該些第三埋置堆疊結構之間隙；以及平坦化該絕緣材料，以形成該些第二絕緣層。
  17. 如申請專利範圍第1項所述之製造方法，其中，該形成該些記憶材料層之步驟包括：沉積一電極材料於該些第三埋置堆疊結構上；平坦化該電極材料，以於該些開口中形成複數個電極結構；以及形成該些記憶材料層在該些電極結構之表面。
  18. 如申請專利範圍第17項所述之製造方法，其中，於該形成該些記憶材料層在該些電極結構之表面之步驟 前更包括：縮減該些第一絕緣層與該些第二絕緣層之高度，使該些電極結構形成複數個突出之柱狀結構。
  19. 如申請專利範圍第17項所述之製造方法，其中，該形成該些記憶材料層在該些電極結構之表面之步驟係包括：氧化該些電極結構之表面以形成該些記憶材料層。
  20. 如申請專利範圍第17項所述之製造方法，其中，該形成該些記憶材料層在該些電極結構之表面之步驟係包括：沉積一記憶材料在該些電極結構上。
  21. 如申請專利範圍第1項所述之製造方法，其中，該形成該些第二訊號線之步驟包括：形成一導電材料層在該些第一絕緣層、該些第二絕緣層與該些記憶材料層上；形成另一圖案化光阻層在該導電材料層上；蝕刻該導電材料層暴露在該圖案化光阻層外之部分；以及去除該另一圖案化光阻層。
  22. 如申請專利範圍第1項所述之製造方法，於形成該些記憶材料層之步驟前更包括：減縮該些第三摻雜層各別之主動區域。
  23. 如申請專利範圍第22項所述之製造方法，其中，該減縮該些主動區域之步驟包括：沉積一間隔材料在該些第一絕緣層、該些第二絕緣層 與該些第三摻雜層上；以及蝕刻該間隔材料以形成複數個間隔層，該些間隔層暴露各該些第三摻雜層之部分表面。
  24. 一種電阻式記憶體裝置，包括：一基層；複數個第一訊號線，相互平行設置在該基層上；一絕緣結構，設置在該基層與該些第一訊號線上，其中，該絕緣結構具有複數個開口，該些開口係以陣列形式排列；複數個接合結構，設置在該些開口中，並耦接該些第一訊號線，其中，該些接合結構各包括二個重疊的摻雜層；複數個記憶材料層，對應該些開口設置，並耦接該些接合結構；複數個電極結構，設置在該些開口中，並位在該些接合結構與該些記憶材料層之間；以及複數個第二訊號線，垂直該些第一訊號線設置，並耦接該些記憶材料層。
  25. 如申請專利範圍第24項所述之電阻式記憶體裝置，其中，該些第一訊號線係為一p+ 型摻雜層，該些接合結構係各包括一p- 型摻雜層與一n+ 型摻雜層，該p- 型摻雜層係位在該p+ 型摻雜層與該n+ 型摻雜層之間。
  26. 如申請專利範圍第24項所述之電阻式記憶體裝置，其中，該些第一訊號線係為一n+ 型摻雜層，該些接合結構係各包括一n- 型摻雜層與一p+ 型摻雜層，該n- 型摻雜層係位在該n+ 型摻雜層與該p+ 型摻雜層之間。
  27. 如申請專利範圍第24項所述之電阻式記憶體裝置，其中，該些電極結構之材質包括鎢矽化物。
  28. 如申請專利範圍第24項所述之電阻式記憶體裝置，其中，該些電極結構係突出於該些開口。
  29. 如申請專利範圍第24項所述之電阻式記憶體裝置，更包括：複數個間隔層，設置在該些開口中，其中，該些間隔層各自沿著該些開口內側壁設置，並暴露各該些接合結構之部分表面。
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