TWI426392B - 雙處理器系統及雙處理器系統的通訊方法 - Google Patents
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Description
本發明涉及一種雙處理器系統，尤其涉及一種基於雙口隨機存取記憶體(Double Ports Random Access Memory , DPRAM)的雙處理器系統及其通訊方法。
雙處理器系統廣泛應用於電子裝置中。隨著3G無線網路的盛行，雙處理器之間傳輸速度的要求亦越來越高，傳統的串口傳輸速度已難以滿足雙處理器的傳輸速度的要求，在此背景下，DPRAM被廣泛應用在雙處理器平臺當中，以滿足雙處理器系統的高速傳輸速度的要求。在該雙處理器系統中，第一處理器與第二處理器共用DPRAM進行資料及消息的交互，以實現二者的通訊。
所述DPRAM包括用以存儲資料的資料區、用以存儲中斷訊號的郵箱(Mail Box)區及分別連接至第一處理器及第二處理器的第一中斷引腳及第二中斷引腳。請參閱圖1，第一處理器40及第二處理器50藉由DPRAM60建立通訊的原理如下：步驟(1)、第一處理器40向資料區61寫入資料；步驟(2)、第一處理器40向DPRAM60內設的第二Mail Box622寫中斷資料(告知第二處理器50資料區61內有第一處理器40發送的資料)，此時第二中斷引腳Int2將產生一個低電平訊號並保持低電位；步驟(3)、第二處理器50在第二中斷引腳Int2的低電平訊號的觸發下讀取第二Mail Box622中的訊號，待第二Mail Box622中的訊號讀取完後，第二中斷引腳Int2將產生一個高電平訊號並保持高電位；步驟(4)、第二處理器50在高電平訊號的觸發下讀取資料區61內的資料；步驟(5)、第二處理器50向DPRAM60內設的第一Mail Box621寫中斷資料(告知第一處理器發送的資料已被處理)，此時，第一中斷引腳Int1將產生一個低電平訊號並保持低電位；步驟(6)、第一處理器40在第一中斷引腳Int1產生的低電平訊號的觸發下讀取第一Mail Box621內的內容，即可獲知第二處理器50已處理了第一處理器4發送的資料。
可見，上述習知雙處理器通訊系統中每一次資料的傳輸均需要在二處理器之間進行多次通訊，還需要設置專門的匯流排控制電路實現二處理器對DPRAM的分時訪問，工作流程較為複雜，而且資料交換的速度較慢，容易影響雙處理器系統的傳輸速度。
針對上述問題，有必要提供一種傳輸速度較快的雙處理器系統。
另，還有必要提供一種上述雙處理器系統的通訊方法。
一種雙處理器系統，其包括第一處理器、第二處理器及雙口隨機存取記憶體(Double Ports Random Access Memory , DPRAM)，所述DPRAM包括資料區、Mail Box區及配置區，Mail Box區包括對應第一處理器設置的第一Mail Box、對應第二處理器設置的第二Mail Box、第一中斷引腳及第二中斷引腳，該第一中斷引腳及第二中斷引腳均連接至第一處理器及第二處理器，所述第一處理器向資料區寫入待發送至第二處理器的資料，並向第二Mail Box寫入資料，且當第二處理器讀取第二Mail Box內的資料時，第二中斷引腳將產生一高電平訊號，所述第一處理器還向配置區寫入中斷資料，第二處理器預先讀取配置區內的中斷資料，並根據中斷資料提取資料區內存儲的資料後，再讀取第二Mail Box內的資料，使第二中斷引腳產生一高電平訊號，第一處理器根據是否接收到第二中斷引腳產生的高電平訊號判斷發送的資料是否已被處理。
一種雙處理器系統的通訊方法，包括以下步驟：提供一種雙處理器系統，包括第一處理器、第二處理器及雙口隨機存取記憶體(Double Ports Random Access Memory , DPRAM)，所述DPRAM包括資料區及Mail Box區，Mail Box區包括第一Mail Box、第二Mail Box、第一中斷引腳及第二中斷引腳，該第一中斷引腳及第二中斷引腳均連接至第一處理器及第二處理器；第二處理器向資料區寫入發送至第一處理器的資料；第二處理器向第一Mail Box及配置區寫入中斷資料；第一處理器讀取配置區內的中斷資料；第一處理器讀取資料區內存儲的資料；第一處理器讀取第一Mail Box中的資料，使第一中斷引腳產生一高電平訊號；第二處理器根據是否接收到第一中斷引腳產生的高電平訊號判斷第二處理器發送至資料區內的資料是否已被處理。
相較於習知技術，本發明所述的雙處理器系統，DPRAM的第一中斷引腳及第二中斷引腳均連接至第一處理器及第二處理器，且其待資料區內的資料被對應處理器處理後才使對應的中斷引腳高電位，藉此，發送資料的處理器即可藉由是否接收到對應中斷引腳產生的高電位訊號判斷發送的資料是否已被處理，而無需再次建立通訊連接，再藉由由處理方發送回饋資訊的方式告知發送方資料已被處理。顯然，與習知技術相比，本發明的雙處理器系統的工作流程得到簡化，傳輸速度更快，使用更加方便。
請參閱圖2所示，本發明較佳實施方式的雙處理器系統100包括第一處理器10、第二處理器20及雙口隨機存取記憶體(Double Ports Random Access Memory , DPRAM)30，所述第一處理器10及第二處理器20藉由DPRAM30建立通訊及實現資料交換。
所述第一處理器10及第二處理器20均連接至DPRAM30，並共用DPRAM30進行資料及資訊的交互，以實現二者的通訊。於本發明實施方式中，該第一處理器10及第二處理器20均為一習知的作業系統。
DPRAM30包括資料區31、郵箱(Mail Box)區32、配置區33、第一中斷引腳Int1及第二中斷引腳Int2，所述資料區31用以存儲待傳送的資料，Mail Box區32及配置區33均用以存儲中斷資料，第一中斷引腳Int1及第二中斷引腳Int2用以控制第一處理器10及第二處理器20的運行。
所述資料區31與第一處理器10及第二處理器20均建立連接，使得該資料區31可被第一處理器10及第二處理器20寫入資料，亦可被第一處理器10及第二處理器20讀取其內存儲的資料。於本發明實施方式中，該資料區31劃分為四個的子資料區：第一資料區311、第二資料區312、第三資料區313及第四資料區314，然，該子資料區的個數並不局限於4個。
所述Mail Box區32包括對應第一處理器10設置的第一Mail Box321及對應第二處理器20設置的第二Mail Box322，該第一Mail Box321及第二Mail Box322均具有寫入狀態(向第一Mail Box321及第二Mail Box322內寫入資料)及讀取狀態(讀取第一Mail Box321及第二Mail Box322內存儲的資料)。當且僅當所述第一Mail Box321被第二處理器20寫入資料或者被第一處理器10讀取資料時，該第一Mail Box321將會改變第一中斷引腳Int1的狀態(如由高電平降到低電平或者相反)。相似的，當且僅當所述第二Mail Box322被第一處理器10寫入資料或者被第二處理器20讀取資料時，該第二Mail Box322才會改變第二中斷引腳Int2的狀態(如由高電平降到低電平或者相反)。
所述配置區33與Mail Box區32相似，亦用以存儲第一處理器10及第二處理器20寫入的中斷資料。
第一中斷引腳Int1連接至第一處理器10及第二處理器20，其在第一Mail Box321的控制下改變狀態。於本發明實施方式中，當第一Mail Box321被第二處理器20寫入中斷資料時，該第一中斷引腳Int1將產生一低電平訊號，並保持低電位；當第一處理器10讀取第一Mail Box321內的中斷資料時，第一中斷引腳Int1將產生一高電平訊號，並保持高電位。所述第一處理器10及第二處理器20均連接至第一中斷引腳Int1，故二者均可接收到該第一中斷引腳Int1產生的電平訊號。
第二中斷引腳Int2亦連接第一處理器10及至第二處理器20，其在第二Mail Box322的控制下改變狀態。於本發明實施方式中，當第二Mail Box322被第一處理器10寫入中斷資料時，該第二中斷引腳Int2將產生一低電平訊號，並保持低電位；當第二處理器20讀取第二Mail Box322內的中斷資料時，第二中斷引腳Int2將產生一高電平訊號，並保持高電位。所述第一處理器10及第二處理器20均連接至第一中斷引腳Int1，故二者均可接收到該第二中斷引腳Int2產生的電平訊號。
請一併參閱圖3，以下以第二處理器20向第一處理器10發送資料為例來說明第二處理器20與第一處理器10建立通訊的方法，其包括以下步驟：
S301：第二處理器20向資料區31的第一資料區311內寫入資料。
S302：第二處理器20向配置區33及第一Mail Box321寫入中斷資料，使第一中斷引腳Int1產生一低電平訊號。
S303：第一處理器10在第一中斷引腳Int1的低電平訊號的觸發下讀取配置區33內的中斷資料。
S304：第一處理器10從配置區33內存儲的資料獲知第一資料區311內儲存有發送至第一處理器10的資料，並讀取該第一資料區311內存儲的資料。
S305：第一處理器10讀取第一Mail Box321中的中斷資料，使第一中斷引腳產生一高電平訊號。
S306：第二處理器20判斷是否接收到第一中斷引腳Int1發送的高電平訊號，若是，則通訊結束；若否，則繼續執行該步驟S306。
本發明所述的雙處理器系統100，DPRAM30的第一中斷引腳Int1及第二中斷引腳Int2均連接至第一處理器10及第二處理器20，且其待資料區31內的存儲的資料被對應處理器處理後才使對應的中斷引腳高電位，藉此，發送資料的處理器即可藉由是否接收到對應中斷引腳產生的高電位訊號判斷發送的資料是否已被處理，而無需再次建立通訊連接，再藉由由處理方發送回饋資訊的方式告知發送方相關資料已被處理。顯然，與習知技術相比，本發明的雙處理器系統100的工作流程得到簡化，傳輸速度更快，使用更加方便。
綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，舉凡熟悉本案技藝之人士，在爰依本發明精神所作之等效修飾或變化，皆應涵蓋於以下之申請專利範圍內。
100‧‧‧雙處理器系統
10、40‧‧‧第一處理器
20、50‧‧‧第二處理器
30、60‧‧‧DPRAM
31、61‧‧‧資料區
311‧‧‧第一資料區
312‧‧‧第二資料區
313‧‧‧第三資料區
314‧‧‧第四資料區
32、62‧‧‧Mail BOX區
321、621‧‧‧第一Mail Box
322、622‧‧‧第二Mail Box
33‧‧‧配置區
Int1‧‧‧第一中斷引腳
Int2‧‧‧第二中斷引腳
圖1是習知雙處理器系統的結構框圖。
圖2是本發明較佳實施方式的雙處理器系統的第二處理器向第一處理器傳送資料的功能框圖。
圖3是圖2所示雙處理器系統的第二處理器向第一處理器傳送資料實現通訊的方法流程圖。
10‧‧‧第一處理器
20‧‧‧第二處理器
30‧‧‧DPRAM
31‧‧‧資料區
311‧‧‧第一資料區
312‧‧‧第二資料區
313‧‧‧第三資料區
314‧‧‧第四資料區
32‧‧‧Mail Box區
321‧‧‧第一Mail Box
322‧‧‧第二Mail Box
33‧‧‧配置區
Int1‧‧‧第一中斷引腳
Int2‧‧‧第二中斷引腳
Claims (8)
- 一種雙處理器系統，其包括第一處理器、第二處理器及雙口隨機存取記憶體(Double Ports Random Access Memory , DPRAM)，所述DPRAM包括資料區及郵箱(Mail Box)區，Mail Box區包括第一Mail Box、第二Mail Box、第一中斷引腳及第二中斷引腳，該第一中斷引腳及第二中斷引腳均連接至第一處理器及第二處理器，當所述第二處理器向資料區寫入待發送至第一處理器的資料，並向第一Mail Box內寫入資料，且第一處理器讀取第一Mail Box內的資料後，第一中斷引腳將產生一高電平訊號，其改良在於：所述DPRAM還包括配置區，當所述第二處理器還向配置區寫入中斷資料，第一處理器預先讀取配置區內的中斷資料，並根據中斷資料提取資料區內存儲的資料後，再讀取第一Mail Box內的資料，以使第一中斷引腳產生一高電平訊號，第二處理器根據是否接收到第一中斷引腳產生的高電平訊號相應判斷發送的資料是否已被處理。
- 如申請專利範圍第1項所述之雙處理器系統，其中所述第二處理器向第一Mail Box寫入資料時，所述第一中斷引腳將產生一低電平訊號，所述第一處理器在該低電平訊號的觸發下預先讀取配置區內的中斷資料。
- 如申請專利範圍第1項所述之雙處理器系統，其中所述資料區包括若干子資料區，所述配置區內的中斷資料用以告知第一處理器，某一子資料區內存儲有發送至第一處理器的資料。
- 如申請專利範圍第1項所述之雙處理器系統，其中當第一處理器向第二處理器發送資料時，第一處理器先將資料發送至資料區，並向第二Mail Box及配置區均寫入中斷資料，使第二中斷引腳產生一低電平訊號。
- 如申請專利範圍第4項所述之雙處理器系統，其中所述第二處理器接收到第二中斷引腳的低電平訊號後，第二處理器讀取配置區內的中斷資料，並根據中斷資料讀取資料區內資料，再讀取第二Mail box內的資料，以使第二中斷引腳產生一高電平訊號，第一處理器根據是否接收到第二中斷引腳產生的高電平訊號判斷發送的資料是否已被處理。
- 一種雙處理器系統的通訊方法，包括以下步驟：
提供一種雙處理器系統，包括第一處理器、第二處理器及雙口隨機存取記憶體(Double Ports Random Access Memory , DPRAM)，所述DPRAM包括資料區及Mail Box區，Mail Box區包括第一Mail Box、第二Mail Box、第一中斷引腳及第二中斷引腳，該第一中斷引腳及第二中斷引腳均連接至第一處理器及第二處理器；
第二處理器向資料區寫入發送至第一處理器的資料；
第二處理器向第一Mail Box及配置區寫入中斷資料；
第一處理器讀取配置區內的中斷資料；
第一處理器讀取資料區內存儲的資料；
第一處理器讀取第一Mail Box中的資料，使第一中斷引腳產生一高電平訊號；
第二處理器根據是否接收到第一中斷引腳產生的高電平訊號判斷第二處理器發送至資料區內的資料是否已被處理。 - 如申請專利範圍第6項所述之雙處理器系統的通訊方法，其中所述第二處理器向第一Mail Box及配置區寫入中斷資料及第一處理器讀取配置區內的中斷資料的步驟包括以下子步驟：所述第二處理器向第一Mail Box及配置區寫入中斷資料；使第一中斷引腳產生一低電平訊號；第一處理器接收到所述低電平訊號並在該訊號的觸發下讀取配置區內的資料。
- 如申請專利範圍第6項所述之雙處理器系統的通訊方法，其中所述第二處理器根據是否接收到第一中斷引腳產生的高電平訊號判斷第二處理器發送至資料區內的資料是否已被處理這一步驟還包括以下子步驟：若第二處理器接收到第一中斷引腳產生的高電平訊號，則通訊結束；若第二處理器未接收到第一中斷引腳產生的高電平訊號，則繼續執行判斷是否接收到第一中斷引腳產生的高電平訊號的步驟。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110053259.9A CN102654858B (zh) | 2011-03-04 | 2011-03-04 | 双处理器系统及双处理器系统的通信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201237643A TW201237643A (en) | 2012-09-16 |
| TWI426392B true TWI426392B (zh) | 2014-02-11 |
Family
ID=46730484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100108406A TWI426392B (zh) | 2011-03-04 | 2011-03-11 | 雙處理器系統及雙處理器系統的通訊方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8312196B2 (zh) |
| CN (1) | CN102654858B (zh) |
| TW (1) | TWI426392B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN104424145A (zh) * | 2013-08-30 | 2015-03-18 | 联想(北京)有限公司 | 一种电子设备及数据传输方法 |
| CN104424122B (zh) * | 2013-09-09 | 2018-10-12 | 联想(北京)有限公司 | 一种电子设备及内存划分方法 |
| CN103761054A (zh) * | 2014-01-06 | 2014-04-30 | 丑武胜 | 一种双dpram数据通信系统 |
| CN108536240B (zh) * | 2017-11-27 | 2020-12-29 | 山东农业大学 | 双cpu协同的沙漠信息采集系统及方法 |
| TWI680375B (zh) | 2018-08-23 | 2019-12-21 | 慧榮科技股份有限公司 | 具有分散式信箱架構的多處理器系統及其處理器錯誤檢查方法 |
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-
2011
- 2011-03-04 CN CN201110053259.9A patent/CN102654858B/zh not_active Expired - Fee Related
- 2011-03-11 TW TW100108406A patent/TWI426392B/zh not_active IP Right Cessation
- 2011-04-12 US US13/085,442 patent/US8312196B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN102654858B (zh) | 2015-02-04 |
| US20120226844A1 (en) | 2012-09-06 |
| CN102654858A (zh) | 2012-09-05 |
| TW201237643A (en) | 2012-09-16 |
| US8312196B2 (en) | 2012-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |