TWI426285B - 擾動自我測試電路 - Google Patents

Description

擾動自我測試電路

本發明係關於一種擾動自我測試電路，特別是關於一種運用於資料時脈電路的數位擾動自我測試電路。

一般而言，電源雜訊、頻率不匹配、元件雜訊等都會造成電路中的擾動。為了確保高速傳輸下的訊號完整度，資料時脈回覆(Clock/data Recovery,CDR)電路必須要能夠容忍輸入資料具有的擾動。擾動容忍(Jitter Tolerance)一般係用來評估資料時脈回覆電路在位元錯誤率(Bit-error-rate,BER)低於目標值下時能容忍多少輸入資料擾動。然而，一般而言在量產時必需要外加自動測試儀器來量測資料時脈電路的擾動容忍。因此，在資料時脈回覆電路內建自我測試功能將可大量降低成本。

J. E. Jaussei et al.,“In-situ jitter tolerance measurement technique for serial I/O,” in Symposium on VLSI Circuits,Dig. Tech. Papers,pp. 168-169,June 2008揭露了一種類比式的擾動自我測試電路。該論文藉由使用數位類比轉換器及調節充電幫浦產生類比擾動，並疊加一正弦波於一電壓控制震盪器的控制電壓以調節時脈。然而，因為電路中每一元件的實際數據係未知的，因此每一次測量前皆必須校準，造成不便。

因此，目前極需要一種運用於資料時脈電路的數位擾動自我測試電路，能準確方便地量測資料時脈電路的擾動容忍。

本發明提供一種擾動自我測試電路，包括：一待測電路、一雙模除頻器及一偽隨機二進制序列。該雙模除頻器耦接該待測電路並產生一帶有擾動之時脈訊號。該偽隨機二進制序列產生器，耦接該雙模除頻器與該待測電路，且該偽隨機二進制序列產生器，接收該帶有擾動之時脈訊號以產生一帶有擾動之資料訊號至該待測電路。

較佳地，該擾動為正弦擾動。

較佳地，本發明擾動自我測試電路，進一步包括：一正弦函數產生器，產生一正弦波；及一一階三角積分調變器，耦接該正弦函數產生器及該雙模除頻器，該一階三角積分調變器接收該正弦波以產生一一位元的訊號，以調變該雙模除頻器。

較佳地，該待測電路為一資料時脈回覆電路。

較佳地，該資料時脈回覆電路包括一亞力山大相位偵測器、一頻率偵測器、電壓電流轉換器、一被動迴圈濾波器及一電壓控制震盪器。

較佳地，該待測電路具有一工作模式及一擾動測試模式。

較佳地，本發明擾動自我測試電路，進一步包括：一偽隨機二進制序列檢查器，藕接該待測電路，且該偽隨機二進制序列檢查器具有一同步模式及一擾動自我測試模式。

較佳地，該偽隨機二進制序列檢查器於同步模式時，接收該待測電路的一重新定時訊號以同步該偽隨機二進制序列產生器；且該偽隨機二進制序列檢查器於擾動自我測試模式時，輸出一比較訊號。

綜上所述，本發明擾動自我測試電路產生數位擾動，達到自我擾動容忍測試。

以下即配合圖式說明本發明之具體實施方式；然需瞭解的是，這些圖式中所標示之元件及步驟係為說明清晰之用，其並不代表實際的尺寸與比例，且為求圖面簡潔以利於瞭解，部分圖式中亦省略了習知元件之繪製。

請參考第一圖，其係繪例示說明本發明擾動自我測試電路100之基本結構。擾動自我測試電路100包括：一待測電路110、一雙模除頻器120及一偽隨機二進制序列(Pseudo Random Binary Sequence,PRBS)產生器130。如第一圖所示，該雙模除頻器120耦接該待測電路110，且該偽隨機二進制序列產生器130耦接該雙模除頻器120與該待測電路110。第二圖係顯示該雙模除頻器120的一種實施態樣。第三圖係顯示該偽隨機二進制序列產生器130的一種實施態樣。

一般而言，該待測電路110為一資料時脈回覆(Clock/data Recovery)電路。該資料時脈回覆電路包括一亞力山大相位偵測器111(Alexander Phase Detector)、一頻率偵測器(Frequency Detector)112、電壓電流轉換器(Voltage-to-current Converter)113、一被動迴圈濾波器(Passive Loop Filter)114、一電壓控制震盪器(Voltage-Controlled Oscillator)115及多工器(Multiplexer)116。一般而言，該電壓控制震盪器115可為一差分四階環振盪器。

該雙模除頻器120產生一帶有擾動之時脈訊號，且具有N及N+1雙模，其中N為正整數。而第二圖所繪示之雙模除頻器120，係依據N為16所設計以做說明。該偽隨機二進制序列產生器130自該雙模除頻器120接收該帶有擾動之時脈訊號以產生一帶有擾動之資料訊號至該待測電路110。雖於此以雙模除頻器120之N為16來舉例說明，然此實施例中並不侷限於此，雙模除頻器120之N亦可為17、18等。凡是具有除頻功能之雙模除頻器皆不脫離本發明的範圍

本發明一種實施例中，擾動自我測試電路100更包括一正弦函數產生器140及一階三角積分調變器150。該正弦函數產生器140產生一正弦波。該一階三角積分調變器150，耦接該正弦函數產生器140及該雙模除頻器120。該一階三角積分調變器150接收該正弦波以產生一位元的訊號，並藉由此一位元的訊號調變該雙模除頻器120。該雙模除頻器120產生帶有正弦擾動之時脈訊號。該偽隨機二進制序列產生器130自該雙模除頻器120接收該帶有正弦擾動之時脈訊號以產生帶有正弦擾動之資料訊號至該待測電路110。

該待測電路110具有一工作模式及一擾動測試模式。當該待測電路110處於工作模式時，多工器116進入模式等於0的狀態。多工器116於此時連接頻率為f的輸入資料(Din)及電壓控制震盪器的同相/正交輸出(In/Quadrature Output)並傳輸至該亞力山大相位偵測器111，此時待測電路110即以正常方式運作；其中該同相/正交輸出包括VCO_I訊號及VCO_Q訊號。舉例而言，如該待測電路110為資料時脈回覆電路，輸入資料可為頻率為6Gbps的資料。

當該待測電路110處於擾動測試模式時，多工器116進入模式等於1的狀態。多工器116並傳輸該偽隨機二進制序列產生器130之帶有擾動之資料訊號及一參考時脈訊號(Ref_CK)至該亞力山大相位偵測器111。此時，因為該雙模除頻器120設定為輸出頻率為輸入頻率之1/N或是1/(N+1)，所以雙模除頻器120輸出至偽隨機二進制序列產生器130之訊號的頻率為f/N或是f/(N+1)。而偽隨機二進制序列產生器130依此產生頻率為f/N或是f/(N+1)之資料訊號至待測電路110。換句話說，輸入至待測電路110之資料訊號之輸入資料率減少N倍。然而，當輸入資料率減少N倍時，該待測電路110的頻寬迴路增益也減少N倍。所以，為了維持該待測電路110的迴路增益，電壓電流轉換器(Voltage-to-current Converter)113的電流需增加N倍。如此一來，該電壓控制震盪器115的工作頻率將與該待測電路110處於工作模式下的該電壓控制震盪器115相同。舉例而言，該電壓控制震盪器115的工作頻率在工作模式及擾動測試模式下皆為6GHz。

如上所述，該正弦函數產生器140及該一階三角積分調變器150係用以調節該雙模除頻器120；進一步言之，係用以調節該雙模除頻器120的除比率(Division Ratio)。該雙模除頻器120自該電壓控制震盪器115接收VCO_I訊號，並將VCO_I訊號除頻並輸出該帶有擾動之時脈訊號。如上所述，該偽隨機二進制序列產生器130接收該帶有擾動之時脈訊號以產生帶有擾動之資料訊號至該待測電路110。由上述說明可知，該雙模除頻器120係數位調節該偽隨機二進制序列產生器130。

如第1圖所示，正弦擾動的振幅及頻率可分別由ACW端(Amplitude Control Word)及FCW端(Frequency Control Word)分別控制。因此，位元錯誤率與正弦擾動的振幅及頻率的關係係數位的。此外，該一階三角積分調變器150的輸出可事先被計算並儲存於場式可編程閘(Field-programmable Gate Array,FPGA)的記憶體。由上述說明可知，正弦擾動係由該一階三角積分調變器150數位化並用以調節該雙模除頻器120。該雙模除頻器120的輸出頻率ω_divider 可以下式表示：

其中，f(ω_m )=0.5+N_A *sin(ω_m t)且0N_A 0.5，ω_m 及N_A 分別為正弦波的頻率及振幅。ω_out 為該電壓控制震盪器115的震盪頻率。

當N_A /N<<1且該正弦函數產生器140的頻率等於ω_m 時，正弦擾動的振幅約為。因此，本發明中擾動的頻率及振幅係可被數位程式化的，不需要額外的校準。

本發明擾動自我測試電路100可進一步包括一偽隨機二進制序列檢查器160。如第一圖所示，該偽隨機二進制序列檢查器160耦接該待測電路110。請同時參考第四圖，第四圖係偽隨機二進制序列檢查器160之一具體實施示意圖。

該偽隨機二進制序列檢查器160具有一同步模式及一擾動自我測試模式。其中該偽隨機二進制序列檢查器160於同步模式時，接收該待測電路110的一重新定時訊號(Retimed Data)以同步該偽隨機二進制序列產生器130。具體而言，當同步訊號(Sync)之位準為高位訊號時，該偽隨機二進制序列檢查器160係處於同步模式。6個D正反器(D Flip-flop)410及1個7輸入埠的且閘(AND Gate)420偵測「1111111」的態樣以同步該偽隨機二進制序列產生器130。

另一方面，當該偽隨機二進制序列檢查器160於擾動自我測試模式時，該偽隨機二進制序列檢查器160輸出一比較訊號。具體而言，當同步訊號之位準為低位訊號時，該偽隨機二進制序列檢查器160係處於擾動自我測試模式。如第1圖及第4圖所示，互斥或閘(XOR Gate)比較該偽隨機二進制序列檢查器160中一偽隨機二進制序列產生器130的輸出訊號及該待測電路110的一重新定時訊號(Retimed Data)。如果此兩訊號不同，則該互斥或閘就輸出1，再交由位元錯誤率計算器(BER Counter)去計算位元錯誤率。

如此一來，藉由在資料時脈回覆電路中內建自我測試功能，可大幅降低製造成本。如此可減少測量之不便，進而提高產品之競爭力。

由上述敘述可知，本發明實為一新穎、進步且具產業實用性之發明。雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。

100．．．擾動自我測試電路

110．．．待測電路

111．．．亞力山大相位偵測器

112．．．頻率偵測器

113．．．電壓電流轉換器

114．．．被動迴圈濾波器

115．．．電壓控制震盪器

116．．．多工器

120．．．雙模除頻器

130．．．偽隨機二進制序列產生器

140．．．正弦函數產生器

150．．．一階三角積分調變器

160．．．偽隨機二進制序列檢查器

410．．．D正反器

420．．．且閘

ACW．．．振幅控制端

Din．．．輸入資料

FCW．．．頻率控制端

Mode．．．模式

Ref_CK．．．參考時脈訊號

Retimed Data．．．重新定時訊號

Sync．．．同步訊號

VCO_I．．．同相輸出

VCO_Q．．．正交輸出

第一圖係例示說明本發明擾動自我測試電路之基本結構。

第二圖係顯示雙模除頻器一種實施態樣的示意圖。

第三圖係顯示偽隨機二進制序列產生器一種實施態樣的示意圖。

第四圖係偽隨機二進制序列檢查器之具體實施示意圖

100．．．擾動自我測試電路

110．．．待測電路

111．．．亞力山大相位偵測器

112．．．頻率偵測器

113．．．電壓電流轉換器

114．．．被動迴圈濾波器

115．．．電壓控制震盪器

116．．．多工器

120．．．雙模除頻器

130．．．偽隨機二進制序列產生器

140．．．正弦函數產生器

150．．．一階三角積分調變器

160．．．偽隨機二進制序列檢查器

ACW．．．振幅控制端

Din．．．輸入資料

FCW．．．頻率控制端

Mode．．．模式

Ref_CK．．．參考時脈訊號

Retimed Data．．．重新定時訊號

Sync．．．同步訊號

VCO_I．．．同相輸出

VCO_Q．．．正交輸出

Claims (7)

1. 一種擾動自我測試電路，包括：一待測電路；一雙模除頻器，耦接該待測電路並產生一帶有擾動之時脈訊號；一偽隨機二進制序列產生器，耦接該雙模除頻器與該待測電路，且該偽隨機二進制序列產生器，接收該帶有擾動之時脈訊號以產生一帶有擾動之資料訊號至該待測電路；一正弦函數產生器，產生一正弦波；及一一階三角積分調變器，耦接該正弦函數產生器及該雙模除頻器，該一階三角積分調變器接收該正弦波以產生一一位元的訊號，以調變該雙模除頻器。
2. 如申請專利範圍第1項所述之擾動自我測試電路，其中該擾動為正弦擾動。
3. 如申請專利範圍第1項所述之擾動自我測試電路，其中該待測電路為一資料時脈回覆電路。
4. 如申請專利範圍第3項所述之擾動自我測試電路，其中該資料時脈回覆電路包括一亞力山大相位偵測器(Alexander Phase Detector)、一頻率偵測器、電壓電流轉換器、一被動迴圈濾波器及一電壓控制震盪器。
5. 如申請專利範圍第4項所述之擾動自我測試電路，其中該待測電路具有一工作模式及一擾動測試模式。
6. 如申請專利範圍第1項所述之擾動自我測試電路，進一步包括： 一偽隨機二進制序列檢查器，藕接該待測電路，且該偽隨機二進制序列檢查器具有一同步模式及一擾動自我測試模式。
7. 如申請專利範圍第6項所述之擾動自我測試電路，其中該偽隨機二進制序列檢查器於同步模式時，接收該待測電路的一重新定時訊號以同步該偽隨機二進制序列產生器；且該偽隨機二進制序列檢查器於擾動自我測試模式時，輸出一比較訊號。