TWI420447B - 顯示器之循序 - Google Patents

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Description

顯示器之循序
本發明係有關於顯示裝置，特別是關於具有可變電壓位準之電泳(electrophoretic)顯示裝置之顏色循序定址(sequential addressing)。
諸如液晶(liquid crystal; LC)及電泳式之顯示器包含懸浮於一驅動或像素電極(pixel electrode)及一共用電極(common electrode)夾層間之媒介物質內之微粒。像素電極包含像素驅動器，諸如一薄膜電晶體(thin film transistors; TFTs)陣列，其受控在開與關之間切換以於顯示器上形成影像。薄膜電晶體或像素電極與共用電極(其位於顯示器之觀看者一側)之間的電位差(VDE =VEink =VCE -Vpx ，如圖3及圖5A所示)造成上述懸浮微粒之移動，因而產生影像。具有個別控制薄膜電晶體或像素陣列之顯示器稱為主動式矩陣顯示器(active-matrix displays)。
為了改變一電泳顯示器(諸如生產自E Ink公司者)上之影像內容，每隔一諸如500ms(毫秒)至1000ms之特定長度時間需寫入新的影像資訊。由於主動式矩陣之更新率(refresh rate)通常較高，此造成於多個圖框(frames)所佔之期間內對同一影像內容定址，諸如圖框率50Hz時之25至50個圖框期間。習知之顯示器及電泳顯示器驅動電路所在多是，諸如描述於Saitoh編號5,617,111之美國獲准專利、Johnson國際公開編號WO 2005/034075之專利申請、Shikina 國際公開編號WO 2005/055187之專利申請、Yuasa編號6,906,851之美國獲准專利、及Kawai公開編號2005/0179852之美國專利申請案中之技術，此等技術之全部內容以參照之方式併入於此而為本說明書之一部分。圖1顯示E-ink原理之示意圖100，其中不同之顏色微粒，諸如黑色微粒110及白色微粒120懸浮於媒介物質130中，並被一E-ink囊狀結構(capsule)140之囊壁所封裝。通常，上述E-ink囊狀結構140之直徑約為200微米。一電壓源150跨一像素電極160及一共用電極170連接，其中共用電極170位於顯示器之觀看者180觀看之一側。像素電極160端之電壓稱為像素電壓Vpx ，而共用電極170端之電壓稱為共用電極電壓VCE 。跨過像素或囊狀結構140之電壓，意即共用電極與像素電壓間之差異，如圖5A所示表示為VEink 。
舉例而言，欲將E-ink 140由黑色定址成白色，需要圖3及圖5A中連接於像素電極160及共用電極170間之顯示效應電容或像素電容CDE 於500ms至1000ms之時間內被充電至-15V(伏特)。換言之，像素電極160上之像素電壓Vpx (同時亦於圖5A被表示為節點P上之電壓)被充電至-15V，且VEink =VCE -Vpx =0-(-15)=+15V。在這段時間內，白色微粒120漂向頂端共用電極170，而黑色微粒110則漂向底部(主動式矩陣，例如TFT等之背板(back plane))像素電極160，其亦稱為像素墊板(pixel pad)。
當切換至黑色畫面，其中之黑色微粒110漂向共用電 極170，需要在像素電極160具有相對於共用電極電壓VCE 之一正像素電壓Vpx 。在VCE =0V而Vpx =+15V之情形，跨像素(圖5A內之CDE )之電壓係VEink =VCE -Vpx =0-(+15)=-15V。當跨像素電壓VEink 係0V，例如當像素電極160上之像素電壓Vpx 及共用電極電壓VCE 均係0V(Vpx =VCE =0)之時，E-ink微粒110、120將不會切換或移動。
如圖2之曲線圖200所示，E-ink 140(或圖3及圖5A之CDE )在黑色和白色狀態間切換之切換時間隨著跨像素VDE 或VEink 之電壓增加而減少(意即，切換速度增加或更快)。曲線圖200，其顯示y軸上以伏特為單位之跨像素電壓VEink 相對於以秒為單位之時間之關係，同樣適用於從95%黑色切換至95%白色畫面狀態或反向(從95%白色至95%黑色)之情況。其應注意，當驅動電壓加倍時，切換時間減少之倍數超過二。因此，切換速度之增加相對於施加之驅動電壓之關係是超線性的(super-linear)。
圖3顯示用以於一主動式矩陣顯示器驅動一像素(例如圖1中之囊狀結構140)之等效電路300，該主動式矩陣顯示器包含由顯示單元構成之矩陣或陣列400，每一顯示單元或像素(例如，像素電容CDE )均包含一電晶體310，如圖4所示。藉由施加適當之選擇電壓至連接一列像素之TFT閘極之選擇線或列電極(row electrode)320，可以選擇該列像素。當一列像素被選擇時，一預定之電壓可以透過資料線或行電極(column electrode)330施加至每一像素。當一像素被選擇時，其係單獨施加一特定電壓至該像素而不影 響任何未被選擇之像素。未被選擇之像素應與陣列內導通所選擇像素之電壓充分隔離。外部控制器及驅動電路亦連接至顯示單元矩陣400。外部電路可以藉由軟式印刷電路板連接、彈性連接、帶狀自動化粘合構裝(tape automated bonding)、玻璃覆晶接合(chip on-glass)、塑膠覆晶接合(chip-on-plastic)及其他適當之技術連接至顯示單元矩陣400。當然，上述之控制及驅動電路亦可以整合入主動式矩陣本身。
在圖4中，共用電極170係連接至接地端而非提供VCE 之電壓源。舉例而言，電晶體310可以是TFTs，其可以是MOSFET(金屬氧化半導體場效電晶體；Metal Oxide Semiconductor Field Effect Transistor)電晶體310，如圖3所示，且藉由施加於連接至其閘極G之列電極320之電壓位準(稱為Vrow 或Vgate )控制其開/關狀態(意即，於導通狀態及非導通狀態間切換，當電流Id 流經源極S和汲極D之間時係導通狀態)。TFTs 310之源極S連接至行電極330，其係資料或影像電壓位準(亦稱為行電壓(column voltage)Vcol )之施加處。
如圖3所示，各種不同之電容連接至TFT 310之汲極，包括亦稱為像素電容且負責顯示效應之顯示效應電容CDE ，以及圖3中以虛線顯示而介於TFT閘極G和汲極D間之閘極-汲極寄生電容(parasitic capacitor)Cgd 。為留住電荷或維持二個選擇或TFT-導通狀態間(如圖7所示之參考編號765)之像素電壓Vpx 位準(於節點P以保持接近行電壓 Vcol 之位準)，其可以於TFT汲極D與一儲存電容線340間提供一儲存電容(storage capacitor)Cst 。若不使用獨立之儲存電容線340，其亦可以使用下一個或上一個列電極做為儲存電容線。
傳統之主動式矩陣E-ink顯示器具有一些缺點。其中之一缺點在於影像更新期間之電力消耗相當大，其係肇因於顯示器定址期間必須施用之極高電壓。一直接之解決方式係降低定址電壓。但是，較低電壓位準之缺點在於影像更新時間相對於電壓降低之幅度以超過線性之程度增加，如圖2所示，此導致極長之影像更新時間(意即，較慢之影像更新)。另一缺點在於，即使是高電壓位準，E-ink之影像更新時間仍然相當長。因此，其有必要追求更佳之顯示器，諸如在不增加定址電壓及不增加電力消耗之條件下具有較低影像更新時間之顯示器。
本發明之裝置及方法之一目的在於克服傳統顯示器之缺失。
本發明之上述及其他目的由所提出之方法及顯示裝置達成，該顯示裝置包含一用以提供一列電壓(row voltage)之列驅動器(row driver)，以及一連接至此列驅動器之列電極。一行驅動器(column driver)提供一行電壓予一行電極。並且，一共用驅動器(common driver)於一第一狀態提供一正值共用電壓位準予一共用電極，且於一第二狀態提供一負值共用電壓位準予該共用電極。當然，其應理解，對於 前述施加予共用電極之共用電壓，其可以使用超過二個位準。此外，一控制器可用以於所有之列均具有列電壓之未選擇位準時，使共用電極於至少二位準間進行切換。VCE 及Vst 於大致相同之時點被切換，此時點可以係：(1)當無任一列被選擇時；或(2)在任一列選擇時間之起始點；或(3)在一列選擇時間內，於該時點之後，被選擇之列取得至少一整個列選擇時段以將像素充電至行電壓之位準。特別是，VCE 及Vst 之切換不致造成一或多個像素被充電至一不正確之電壓(意即，異於前述行電壓之另一電壓)。控制器可以進一步用以使共用電極於一大致相同之時點切換，且與一儲存電容之儲存電壓有大致相同之電壓振幅。
藉由在大致相同之時點改變共用電壓及儲存電容之儲存電壓，且其幅度大致相關於儲存電容值與總電容值之比例，由像素形成之顯示效果或影像得以維持極小之擾動，又可獲致種種優點，諸如較快之影像更新速度或較低之影像更新時間、降低行及/或列電壓位準、降低電力消耗、以及增進影像之均勻度。
經由以下之詳細說明，本發明提出之系統及方法之更多應用領域將趨於明顯。其應理解，雖然其闡明本發明之顯示器及方法之示範性實施例，以下詳細說明及特定範例之目的僅係用以例示而非意欲限定本發明之範疇。
以下特定示範性實施例之說明僅係示範性質而非用以限定本發明及其應用或使用之範疇。以下本發明系統、裝 置及方法之實施例詳細說明中係配合所附之圖式進行，其係本說明書之一部分，其以特定實施例之例示方式進行，該等實施例係本發明之裝置及方法可能付諸實現之示範方式。此等實施例之深入程度足以使習於斯藝之人士將本發明所揭示之系統及方法付諸實現，且其應理解，其亦存在其他實施例，且架構及邏輯上之變更可以在未脫離本系統之精神和範疇下達成。
因此，以下之詳細說明並非用以限定任何範圍，本發明之範疇僅由後附之申請專利範圍所界定。各圖式中之參考編號均以該圖式之編號起始，但出現於不同圖式中之相同元件係衍用相同之參考編號。此外，為使說明簡潔起見，習用裝置、電路及方法之細節說明可能予以省略以免與本發明之描述互相混淆。
圖5A顯示一簡化之電路500，其類似圖3所示之主動式矩陣像素電路300，其中TFT 310此處被表示成由一來自列電極320之信號所控制之開關510，且像素或E-ink被表示成連接於TFT開關510之一端及共用電極170間之一像素電容CDE 。TFT開關510之另一端連接至行電極330。
TFT 310或開關510於一來自列電極之電壓，例如負電壓，施加至TFT之閘極G造成電流Id 流過TFT 310(或開關510)之源極S和汲極D之間時，進入關閉或導通狀態。當電流Id 流過TFT，儲存電容Cst 被充電或放電直到TFT汲極D之像素節點P之電位等於行電極之電位，行電極連接至TFT之源極S。若列電極之電位被改變，例如變成正 電壓，則TFT 310或開關510將開啟或變成不導通，而像素節點P上之電荷或電壓將會維持而被儲存電容Cst 所保持。換言之，像素節點P之電位或稱為TFT汲極D上之像素電壓Vpx 於此刻將大致固定，因為此時並無電流流過呈開啟或不導通狀態之TFT 310或開關510。
儲存電容Cst 上之電荷總量維持於一特定電位，意即儲存電容線340及像素電容CDE 之像素節點P間之電位差。若儲存電容線340之電位增加5V，則像素節點P之電位將亦增加約5V，意即ΔVpx ΔVst ，詳如下述。此乃由於儲存電容Cst 兩端節點上之電荷總量係相同的，因為電荷無處可去。
其應能理解，為使說明易於了解起見，其假定跨像素CDE 之像素電壓變化ΔVpx 大約等於跨儲存電容Cst 之儲存電容電壓變化ΔVst ，換言之，ΔVpx ΔVst 。前述之近似特別當Cst 係居支配地位之主要電容時為真，此處其應是成立的。Vpx 和Vst 間一更精確之關係如(1)式所示：
其中當CTOTAL Cst 而(Cst )/(CTOTAL )1之時，ΔVpxΔVst 。
上述之總像素電容CTOTAL 定義為所有電容之總和，意即：
其中之Crest 係像素內所有其他電容(包含寄生電容)之總和。
此外其應注意，除了將像素電壓之變化ΔVpx (於圖5A之節點P)如第(1)式所示表示成電壓之變化ΔVst (跨儲存電容Cst )之外，ΔVpx 亦可以表示為共用電壓ΔVCE 之變化，如第(3)式所示：
其中CDE 係顯示效果或像素電容。
當電壓改變，其需要不影響跨像素之電壓VEink 且不影響顯示之影像。不影響顯示或無像素電壓變化意味ΔVEink =0。
由於VEink =VCE -Vpx 故：
第(4)式表示當電壓改變時，顯示效果基本上未改變，故顯示影像得以維持。換言之，跨像素電壓之改變VEink 希望為零，舉例而言，以使得黑色或白色狀態能維持無顯著之變化。
將第(3)式之ΔVpx 代入第(4)式產生：
由第(5)式可知，ΔVCE 及ΔVs 間之關係可以表示成如第(6)和第(7)式所示：
因此，當共用電極電壓之變化量係ΔVCE ，則於儲存線產生一滿足第(7)式之電壓變化ΔVst 。
由第(6)式或第(7)式可知，為防止跨像素CDE 之任何電 壓改變ΔVEink ，意即，為確保ΔVEink =0，而使得能維持大致上相同之顯示效果而顯示影像基本上無變化，共用電壓VCE 及儲存電容電壓Vst 大致上於相同之時點變化，且彼此間之變化量關係如第(6)式或第(7)式所示。具體而言，當Vst 及VCE 之變化量滿足第(6)式或第(7)式且大致於相同之時點改變，則跨像素CDE 之電壓將無改變，意即，ΔVEink =0。
跨像素電容CDE 之電壓，意即共用電極170及像素節點P間之電位差(意即，VEink )係負責顯示之切換並配合像素矩陣陣列之其他部分形成影像。若共用電極170及儲存電容線340上之電位大致於相同時點變化(例如，二者連在一起或者由同一控制器515控制)，且其變化量滿足第(6)式或第(7)式，則像素節點P之電位將於大致相同之時點與共用電極電壓之電位改變有大致相同之變化量。就其效果而言，此意味跨像素電容CDE 之電壓VEink 維持固定(意即，ΔVEink =0)。
另一方面，若共用電極170及儲存電容線340並未連接在一起，則共用電極170之電壓VCE 之改變將亦影響或改變跨像素電容CDE 之電壓VEink 。換言之，共用電極電位VCE 之變化將對整體顯示產生影響。更甚者，若共用電極電位VCE 於一列被選擇時(意即，TFT 310關閉或導通時)，則其將使所選擇之列產生不同之行為，而將造成影像人為斑痕(artifacts)。
其應注意，主動式矩陣電路內用以驅動E-ink(或像素/顯示效果電容CDE )之儲存電容Cst 是顯示效果電容CDE 及 閘極汲極電容Cgd 之20至60倍。通常，由於E-ink顯示單元間之巨大間隔及E-ink材質之巨幅漏損電流，顯示效果電容CDE 之電容值很小。此漏損電流係由於與顯示效果電容CDE 並聯之電阻。具有此等漏損電流之顯示效果電容CDE 之小電容值需要配合一相當大之儲存電容Cst 。
各種不同之電極可以連接至電壓供應源及/或驅動器，其受控制各種分別連接至列電極320、行電極330及共用電極170之電壓供應源及/或驅動器之控制器515所控制，此等驅動器於圖中之參考編號分別為520、530及570。控制器515驅動各種顯示電極或導線，例如，顯示於等效電路500之像素單元，控制之方式係以如下所述之具有不同電壓位準之脈衝。
為了達成儲存電容電壓Vst 及共用電壓VCE 之電壓變化之適當變化量及時序，意即，使儲存電容電壓及共用電壓Vst 、VCE 於大致相同之時點改變適當之變化量，意即，如第七式所示之ΔVst =(ΔVCE )[(CTOTAL /Cst )]，共用電極驅動器570可以透過一儲存驅動器580連接至儲存電容線340，其中儲存驅動器580可以由控制器515程式設定或控制。此種情況下，儲存驅動器580係一等比例縮放器(scaler)，其產生一對應於共用電壓VCE 之輸出信號Vst 。換言之，輸出信號電壓Vst 成比例地變化，且於較佳實例中係與共用電壓VCE 呈線性正比之關係。或者，儲存驅動器580可以是一獨立於控制器515外之驅動器。此種情況下，共用電極驅動器570與儲存驅動器580間之連接是多 餘的。舉例而言，控制器515可用以使儲存電容電壓及共用電壓Vst 、VCE 於大致相同之時點改變，且控制儲存驅動器580使得儲存電容電壓及共用電壓之變化滿足第(6)式及第(7)式所示之關係。
若儲存電容電壓及共用電壓Vst 、VCE 未於大致相同之時點切換，則可能導致顯示影像出現人為斑痕。此外，如圖5B所示，儲存電容電壓及共用電壓Vst 、VCE 不僅於大致相同之時點切換，且其係於無任一列被選擇時進行切換。VCE 及Vst 於大致相同之時點被切換，此時點可以係：(1)當無任一列被選擇時；或(2)在任一列選擇時間之起始點；或(3)在一列選擇期間內，於該時點之後，被選擇之列取得至少一整個列選擇時段以將像素充電至行電壓之位準。特別是，於較佳實施例中，VCE 及Vst 之切換不致造成一或多個像素被充電至一不正確之電壓(意即，異於前述行電壓之另一電壓)。具體而言，圖5B顯示第1、2及第N列之列電壓或閘極電壓，舉例而言，其中一低位準590Vrow-select 選擇一列或啟動TFT 510(導通狀態，開關關閉)，而一高位準592關掉TFT 510(不導通狀態，開關開啟)。其藉由施加一適當位準於各列以循序逐一選擇各列，其中於分隔第一和第二階段596、598間之切換時段594，無任一列被選擇。VCE 及Vst 於大致相同之時點被切換，此時點可以係：(1)當無任一列被選擇時；或(2)在任一列選擇時間之起始點；或(3)在一列選擇期間內，於該時點之後，被選擇之列取得至少一整個列選擇時段以將像素充電至行電壓 之位準。特別是，於較佳實施例中，VCE 及Vst 之切換不致造成一或多個像素被充電至一不正確之電壓(意即，異於前述行電壓之另一電壓)。雖然從時序之觀點而言與儲存電容電壓及共用電壓Vst 、VCE 之變化無關，行電壓亦顯示於圖5B以做為例示。其應注意，切換時段594可以位於任何循序列定址之中斷期間，諸如所有之列被定址之後、或半數之列被定址之後、或任意數目之列被定址之後，依需要而定。在切換時段594之後，下一列被定址而整個循序列定址之機制隨即恢復。
控制器515可以是任意形式之控制器及/或處理器，其用以執行依據本發明之系統、顯示器及方法之動作，諸如控制各種不同之電壓供應源及/或驅動器520、530、570以使用不同電壓位準及時序之脈衝驅動顯示器500，如下所述。一記憶體517可以是控制器/處理器515之一部分，或有效地連接至控制器/處理器515。
記憶體517可以是儲存資料之任何適當形式之記憶體(例如，RAM、ROM、可移除式記憶體、CD-ROM、硬碟機、DVD、軟碟或記憶卡)或是一傳輸媒體或可透過網路存取(例如，包含光纖之網路、網際網路、纜線、或使用分時多工存取(time-division multiple access)、分碼多工存取(code-division multiple access)或其他無線頻率頻道之無線通道)。任何習知或發展中可以儲存及/或傳送資訊而適用於電腦系統之媒體均可以使用為電腦可讀取媒體及/或記憶體。記憶體517或另一記憶體可以儲存應用資料及其他控 制器/處理器515可存取之預定資料，以依據本發明之系統、顯示器及方法執行相關運作。
其亦可以使用額外之記憶體。電腦可讀取媒體517及/或任何其他記憶體可以是長效型、短效型或長效型及短效型記憶體之結合。此等記憶體配合處理器515以實現本發明揭示之方法、動作、及功能。記憶體可以是分散式或位於本地，且當包含多個處理器時，處理器515亦可以是分散式或單一元件。記憶體可以是電氣式、磁性式或光學式記憶體，或此等及其他形式儲存裝置之任意組合。此外，"記憶體"一詞應被廣義地視為任何資訊可以讀取自或寫入其可由一處理器存取之可定址空間內之一位址。基於此定義，舉例而言，網路上之資訊可算是位於記憶體517之包含範圍，因為處理器515可以自網路擷取資訊以遂行依據本發明之系統之運作。
處理器515可以提供控制信號以控制電壓供應源及/或驅動器520、530、570從而驅動顯示器500，及/或執行依據以下將說明之各種不同定址驅動方式之運作。處理器515可以是一特定用途或一般用途之積體電路。此外，處理器515可以是一專用於運作本發明系統之專設處理器，或者可以是一般用途處理器，其中其具有之許多功能之一係用以運作依據本發明之系統。處理器515之運作可以使用一程式部分、多重程式區段、或可以是一硬體元件，諸如一解碼器、解調變器，或一諸如電視、DVD播放機/記錄器、個人數位助理(PDA)、行動電話，等等之重現裝置，其使 用一專設或多用途之積體電路。
任何形式之處理器均可以使用，諸如專用型或共用型。處理器可以包含微處理器(micro-processors)、中央處理單元(CPUs)、數位信號處理器(DSPs)、特定用途積體電路(ASICs)、或任何其他處理器或控制器，諸如數位光學元件、或執行相同功能、利用電子技術及架構之類比電路。舉例而言，處理器通常由軟體控制，且本身具有儲存該等軟體及諸如使用者偏好之其他資料之記憶體，或連接至此等記憶體。
顯而易見地，控制器/處理器515、記憶體517、及顯示器500可以是單一整合式單元之整體或一部分，諸如任何具有顯示功能之裝置，例如軟性(flexible)、可捲式(rollable)、及可纏繞式(wrapable)顯示裝置、電話、電泳顯示器、其他具有顯示畫面之裝置，包含PDA、電視、電腦系統、或其他電子設備。此外，不整合入單一裝置，處理器亦可以分散於一電子裝置或外殼及一具有像素單元500之矩陣之分離式顯示裝置之間。
主動式矩陣顯示之列係被逐次逐一驅動的。在一圖框時間內，所有之列藉由施加一電壓被循序選擇，該電壓啟動TFTs，意即，將TFTs從不導通改變成導通狀態。第六A至圖6C顯示等效電路(圖3之300或第五圖之500)之各個節點電壓位準相對於時間之關係。
具體而言，圖6A顯示一關係圖600，其涵蓋三個圖框610、612、614利用主動式矩陣驅動方式對E-ink定址之 狀況，圖中包含四個重疊顯示之電壓脈衝。實線620表示位於第三及第五圖之列電極320上之列電壓Vrow ，其亦顯示於圖6B，圖6B僅顯示四個電壓脈衝中之二個，為清楚起見，另外二個電壓脈衝顯示於圖6C。在圖6A中，虛線650係位於顯示於第一、三、五圖中之共用電極170處之電壓VCE ，其同時亦顯示於圖6B。在圖6A中，點狀線630代表位於顯示於第三及第五圖中之行電壓Vcol ，其同時亦以點狀線630顯示於圖6C。圖6A中之半虛線640代表位於圖5A之像素電容CDE 一端之像素節點P上之像素電壓Vpx ，為清楚起見，其同時亦以實線640顯示於圖6C。
圖6A之關係圖600顯示之脈衝係施加於具有p型TFTs之聚合式(polymer)電子主動式矩陣之背板。對於n型TFTs(例如，非晶矽(amorphous silicon))，列脈衝及共用電極電壓之極性將相反。圖6A之關係圖600中，僅有六列被定址，如六個點線脈衝630所示，然其應理解，實際上之顯示器包含為數更多之列。
於一圖框610之維持時段或未選擇時段618期間，如圖6A所示，列電壓Vrow 實線620係高電位，例如，25V，此時其關閉TFT 310(不導通狀態，意即，開關510被開啟)。於圖框610之選擇時段616，TFT 310導通(意即，開關510關閉，而所選擇之列被定址)，所選列之如第五圖所示之像素電容CDE (意即，TFT 310或開關510汲極側之總電容)被充電至供應於行電極S30上之電壓。於其餘之圖框時間618(意即，維持時間)，目前之列未被定址，但其他之列則 被循序地定址，舉例而言，如圖5B所示。於維持時段618，TFT係處於其非導通狀態，而像素電容上之電荷被保持住，舉例而言，藉由儲存於儲存電容Cst (第三及第五圖)內之電荷。
當一負的行電壓630，例如，-15V，被加至一像素時，此像素切換至白色狀態，而當一正電壓，例如，+15V，加於行電壓630之上時，該像素切換至黑色狀態，如圖1所示。於一圖框動作期間，某些像素可以被切換向白色，而其餘像素則被切換向黑色。對於聚合式電子主動式矩陣可定址TFTs之背板或E-ink之像素電極，典型之電壓位準係-25V之列選擇電壓(row select voltage)(於選擇時段616內)，+25V之列未選擇電壓(row non-select voltage)(於未選擇時段618內)、一介於-15V(白色像素)及+15V(黑色像素)間之行電壓，以及+2.5V之共用電極電壓，如圖6A至圖6C所示。
圖7顯示一顯示器之定址方式700，舉例而言，其係一單色顯示器(例如，黑色和白色，或是任何其他二種顏色)，一完整之影像在二定址階段後被完全寫入。在第一定址階段710，必須被切換至黑色狀態之像素被以一第一電壓位準或‘黑色’電壓720(例如，+15V)定址，而所有其他像素則被以一參考電壓Vref 730(例如，0V)定址。被以參考電壓Vref 730定址之像素不改變其切換狀態。
在第二定址階段740，必須被切換至白色狀態之像素被以一第二電壓位準或‘白色’電壓750(例如，-15V)定址， 而所有其他像素則被以參考電壓(例如，0V)定址，此參考電壓於此第二定址階段740亦不改變像素之切換狀態。結果是，在此二定址階段710、740之後，完整之(黑色和白色)影像被寫入。
圖7顯示實施例信號對時間之波形圖形，信號係以伏特為單位之電壓而時間係以毫秒為單位，例如，就上述之定址方式而言，於第一定址階段710被切換至黑色狀態之像素，當其於第二定址階段740被施加前述之參考電壓時，將維持於黑色。圖7上方波形信號760係施加至第i列，其中列電壓Vrow (或施加至列電極320之Vgate )之一低電壓位準765 Vselect 係列選擇電壓位準Vselect ，而一高電壓位準770 Vnon-select 係未選擇電壓位準，其施加至TFT(s)310(或圖3及第五圖之開關510)之閘極G以關閉TFT開關310、510，意即，選擇TFT(s)310之導通狀態。
圖7中央之波形信號780係施加至第j行，其中實線782、784、786顯示施加至第i列第j行交會處之像素之電壓位準(Vblack 720及Vref 750)。點線788顯示施加至第j行之其他像素之電壓，包括電壓位準Vblack 720、Vref 730及Vwhite 750。
圖7之下方波形信號790係施加至第i列第j行交會處之像素電容CDE 之節點P(第三及第五圖)處之像素電壓Vpx ，相對於中央波形信號780之實線782、784、786所指之處。其顯示第一定址階段710之最後一圖框，其中Vblack 720於782處施加至像素電容CDE (意即，Vpx =Vblack )， 因此該像素切換至黑色狀態。其後緊接著第二定址階段740之第一個圖框，其中該像素於784處被充電至參考電壓Vref 730而不改變其切換狀態，因此E-ink囊狀結構140(圖1)內之微粒維持於其目前之位置而不移動，意即，該像素維持於黑色狀態。在第二定址階段740之圖1框期間，其他像素(未顯示於此圖中)被充電至白色狀態。因此，整個影像於該二定址階段後被寫入。
在一實施例中，一顏色循序更新方法以降低之定址電壓執行。具體而言，當使用圖7之定址方式時，行電壓Vcol 可以以2之比例降低，而列電壓Vrow 亦隨之降低。此降低顯示器之電力消耗並使顯示器適用更多市面上可取得之列驅動器及行驅動器。對於軟性聚合式電子顯示器，行電壓及列電壓之降低同時亦增加顯示器之壽命，因為所需之列電壓振幅亦決定了電晶體內之應力效應(stress effect)。
圖8A至圖8B顯示一傳統之驅動方式，而圖9A至圖9B顯示依據一實施例之驅動方式，其行電壓係圖8A至圖8B所示之傳統驅動方式之一半。
圖8A和圖8B分別顯示於二圖框利用傳統之主動式矩陣驅動方式800、805之相對於時間之各種信號電壓位準。實線810顯示一列電壓Vrow ，其係TFT 310(圖3)之閘極電壓Vgate 。閘極或列電壓Vrow (或Vgate )係介於+25V和-25V之間。顯示為虛線820之0V直流電壓曲線係顯示於圖3及第五圖之對應儲存電容線340，以及亦顯示於圖3及第五圖之共用電極電壓VCE 。點線830係行電壓Vcol ，其介 於+15V及-15V之間。虛線840係施加至行列上之像素之像素電壓Vpx (於節點P)，其於圖3及第五圖中表示為像素電容CDE 。
圖8A顯示一負的點線或Vcol 830及對應之負向像素電壓Vpx ，諸如施加至圖3及第五圖中節點P之-15V(以白色像素為例)，其係圖1所示之像素電極160。如虛線或Vpx 840所示，於TFT開關310(圖3或圖5A所示之開關510之開啟)被+25V之閘極或列電壓Vrow 關掉時，負向像素電壓Vpx 開始輕微地放電(其電壓值彎向零伏特之方向)。圖8B顯示一正向點線或Vcol 832及對應之正向像素電壓Vpx ，諸如+15V(以黑色像素為例)，其中於TFT開關310(圖3)被閘極或列電壓Vrow (意即，Vrow =+25V)關掉時，正向像素電壓Vpx 開始輕微地放電(其電壓值彎向零伏特之方向)。
如虛線或840、842所示，像素電壓Vpx 於圖1框850之前由0V開始緩慢地放電，並於圖2框860之開始處接近所需之像素電壓。雖然行電極電壓Vcol 830、832於二列選擇脈衝或閘極脈衝810間係0V，但於實際顯示器中，行電壓不會真的等於0V，因為此行之其他像素亦會被定址。第八A至八R圖顯示之脈衝係具p型TFTs之聚合式電子主動式矩陣之背板內之典型脈衝。對於n型TFTs(例如，非晶矽)，列脈衝及共用電極電壓之極性將反相。
第九A至圖9B顯示相對於第八A至圖8B而針對二圖框使用依據本發明顯示器及驅動方法實施例之黑白或彩色循序主動式矩陣驅動方式900、905之相對於時間之信 號電壓位準。雖然二像素電壓位準係關聯至黑色及白色像素，其應理解，任何二種顏色均可以關聯至該二像素電壓位準，並且其亦可以加入其他像素電壓位準以形成彩色影像，諸如加入額外之(或選擇性的)紅色、綠色及藍色像素位準。
類似圖8A至圖8B所示之線圖，在圖9A至圖9B中，實線910表示列電壓Vrow 。點線930、932係行電壓位準Vcol 。虛線940、942係施加至代表行列上一像素(圖5A之CDE )之節點P之像素電壓位準Vpx 。圖9A中7.5V之實線945及圖9B中-7.5V之實線947表示共用電極電壓VCE 。
其應注意，圖9A和圖9B中之行電壓Vcol 930降為介於+7.5V和-7.5V之間，而非圖8A和圖8B中之+15V和-15V。並且，如圖9A所示，當一像素於時段960被定址時(意即，當閘極或列電壓Vrow 係-17.5V而TFT 310(圖3)或開關510(圖5A)關閉(意即，TFT呈導通狀態)，Vpx =Vrow =-7.5V)，行電壓Vcol 930係-7.5V，且圖9A中之共用電極電壓VCE 945係+7.5V(而非圖8A和圖8B中之0V)。因此，電位上升(箭號970)或跨像素CDE 之電壓(圖5A)，意即，VCE -Vpx ，係+7.5-(-7.5V)=+15V，其係圖8A所示之相同之電位上升(箭號870)或跨像素CDE 之電壓，意即，0-(-15V)=+15V。
同樣地，如圖9B所示，當一像素於時段980被定址時，行電壓Vcol 932係+7.5V，則共用電極電壓VCE 947係-7.5V而非圖8B中參考編號820所示之0V。因此，電位 下降(箭號990)或跨像素CDE 之電壓，意即，VCE -Vpx ，係-7.5V-(+7.5V)=-15V，其係圖8A所示之相同之電位下降(箭號990)或跨像素CDE 之電壓，意即，0-(+15V)=-15V。
如上所述，圖8A至圖8B及圖9A至圖9B所示之驅動方法跨像素CDE 均具有相同之電位差(上升或下降)15V，但圖9A至圖9B所示之驅動方法跨像素CDE 之15V電位差係在一降低之絕對電壓位準下達成，諸如圖9B中之行電壓Vcol 自+15V降至+7.5V，而圖9A亦然，其行電壓Vcol 之絕對值自15V降至7.5V。
同樣地，相對於圖8A至圖8B所示之傳統驅動方式800、805，行電壓Vcol 930、932亦(從圖8A至圖8B之±15V)降至介於+7.5V和-7.5V之間。圖9A至圖9B所示之顏色循序主動式矩陣驅動方式900、905之閘極或列電壓Vrow 或Vgate 亦有所降低。具體而言，閘極或列電壓Vrow 變成或減少為介於+17.5V和-17.5V之間，而非圖8A至圖8B所示之傳統驅動方式800、805之±25V。
如圖9A至圖9B所示，像素電壓Vpx於圖1框950之前起始於0V，並於圖2框960之開始處接近所需之像素電壓。當像素不在定址階段切換時(意即，當閘極或列電壓Vrow 係+17.5V之時)，行電壓Vcol 等於共用電極電壓VCE (例如，於圖9A等於+7.5V，而於圖9B等於-7.5V)。在圖9A中，像素被充電至Vpx =-7.5V(以白色像素為例)，而共用電極被設為+7.5V。用以使其他像素不在定址階段992、994(意即，當閘極或列電壓Vrow 係+17.5V之時)切換之參考電壓(或 於時段992、994施加至其他像素之行電壓Vcol 之位準)係+7.5V。在圖9B中，像素被充電至+7.5V(以黑色像素為例)，而共用電極被設為-7.5V。用以使像素不在定址階段992、994切換之參考電壓係-7.5V。圖9A至九B圖之波形係施加於具p型TFTs之聚合式電子主動式矩陣背板之脈衝。對於n型TFTs(例如，非晶矽)，列脈衝及共用電極電壓之極性將反相。
藉由在二個驅動階段選用不同之共用電極電壓VCE ，意即顯示於圖9A‘白色’階段之+7.5V及顯示於圖9B‘黑色’階段之-7.5V，此顯示器被以一振幅15V(例如，介於-7.5V和+7.5V之間)之行電壓970、990定址，其係使用於圖8A至圖8B所示之傳統定址方式之行電壓振幅30V的一半，結合圖8A和圖8B之箭號870及890，可知振幅30V之行電壓係介於±15V之間。
對於切換至白色狀態之像素(意即，此等像素充電至一等效或有效電壓-15V，非-7.5V)而言，‘白色’階段(圖9A)之有效像素電壓Vpxeff (其中Vpxeff 係圖5A之節點P相對於共用電極電壓VCE 之像素電壓)係-15V，而對於在此定址階段不切換之像素而言是0V。意即，此等像素(未切換者)於節點P(圖5A)被充電至+7.5V，而+7.5V等於共用電極電壓VCE (圖9A)，故導致一0V之有效像素電壓Vpxeff 。換言之，跨像素電容CDE 之電壓位準VEink 係0V，因為跨像素電容CDE 並無電位差(此係因圖5A所示之像素電容CDE 之兩端均被供予相同之電壓位準+7.5V)。
對於切換至黑色狀態之像素(意即，此等像素充電至一等效或有效電壓+15V，而非+7.5V)而言，‘黑色’階段(圖9B)之有效像素電壓Vpxeff 係+15V，而對於在此定址階段不切換之像素而言則是0V。意即，此等像素(未切換者)於節點P(圖5A)被充電至-7.5V，而-7.5V等於共用電極電壓VCE (圖9B)，故導致其有效像素電壓Vpxeff 等於0V。
跨像素CDE (圖5A)之±15V電壓位準VEink 可以改成±7.5V，例如，藉由改變共用電壓VCE 而將像素充電至0V(而非將像素充電至±7.5V)。當VCE =0V之時，跨像素電壓位準VEink 係±7.5V(而非±15V)，意即，從-7.5V(‘白色’階段)至+7.5V(‘黑色’階段)。提供二種不同之跨像素電壓位準VEink ，例如，±15V及±7.5V，使其可以以二種不同之速度驅動像素於黑色和白色狀態之間。
其應注意，依據上述各種實施例之驅動方式，跨像素CDE 之電壓VEink (意即，±15V振幅)與傳統之驅動方式相同，如圖8A和圖8B之箭號870、890及圖9A和圖9B之箭號970、990所示。然而，所需之行電壓Vcol 自15V(圖8A和圖8B之參考編號830)以2之比例降低至7.5V(圖9A和圖9B之參考編號930)。
就圖9A和圖9B所示之顏色循序驅動方、式900、905而言，合計之影像更新時間將長於圖8A和圖8B所示之傳統驅動方式800、805，此係因為較低之實際絕對像素電壓係7.5V而非15V。然而，由於如圖2所示之介於影像更新時間及驅動電壓間的非線性關係，影像更新時間之降低比 例通常介於1.1和2之間，取決於所選用之更新順序。當傳統之定址方式800、805配合一半之行電壓使用之時，意即，7.5V而非15V，影像更新時間將增加超過2或3倍，而對於圖9A和圖9B之顏色循序驅動方式900、905而言，增加之倍數介於1.1和2之間。換言之，對於圖8A和圖8B以及圖9A和圖9B所示之驅動方式，使用降低之±7.5V行電壓位準(而非圖8A和圖8B之±15V)增加之影像更新時間(降低之影像更新速度)均小於圖9A和圖9B之顏色循序驅動方式900、905，相對於圖8A和圖8B之傳統驅動方式800、805而言。
由圖8A至圖8B及圖9A至圖9B可知，列電壓或閘極電壓Vrow (或者Vgate )亦可以因此從25V降至17.5V。在圖8A至圖8B所示之傳統驅動方式中，列選擇電壓係-25V，而列未選擇電壓係+25V(分別較±15V之行電壓低及高10V)。在圖9A和圖9B所示之顏色循序定址方式中，列選擇電壓及列未選擇電壓分別為-17.5V及+17.5V，而像素充電性質等同於傳統(圖8A至圖8B)之定址方式，因為傳統(圖8A至圖8B)及顏色循序驅動(圖9A至圖9B)之方式之等效像素電壓Vpx 或振幅係相同的，其分別均係±15V，如圖8A至圖8B及圖9A至圖9B之箭號870、890及970、990所示。
此外其亦應注意，在圖9A至圖9B所示之二個(白色及黑色像素)定址階段內，不使得共用電極電壓VCE 具有較大之數值，諸如±7.5V(圖9A至圖9B)，而使共用電極電壓 VCE 之數值或位準可以選擇為0V(類似圖8A至圖8B之VCE 位準)或是一由於回彈(kickback)效應之極小正電壓。在VCE 位準約等於0V之情形，圖9A至圖9B之二定址階段將選擇不同之行電壓及列電壓，以維持例如大約±15V之相同跨像素CDE 電位差VEink (圖5A)。
回彈係指如下所述之現象。在TFT之導通狀態期間(Vrow =-17.5V)，閘極-汲極寄生小電容Cgd 以及電容Cst 和CDE 將被充電(圖3和第五圖)。在TFT切換至不導通時(Vrow 將切換至17.5V)，電容Cgd 上之電壓將增加35V(從-17.5V到+17.5V)。電荷將從Cgd 移動至Cgd 及Cst 而導致TFT切換至不導通之狀態後造成Vpx 之增加。由於Cgd 較其他電容小，故Vpx 電位之增加亦較小。
一般而言，前述之VCE 電壓(例如，-7.5、0、+7.5V)必須再加上一額外小數值ΔVCE 。原因是像素中之寄生電容(例如，Cgd )在列電壓由低變高之時造成一小小之電壓跳躍。此跳躍稱為回彈電壓VKB ，其可以計算如下：ΔVKB =(ΔVrow (Cgd /CTOTAL )。為得到正確之VEink ，其必須加到VCE 之上。因此，其應理解，此額外之小回彈電壓應加到所有前述之VCE 電壓上。
此外，其亦應注意(圖9A至圖9B顏色循序定址方式之)電力消耗將較低(低於圖8A至圖8B之傳統定址方式)，因為電力消耗正比於驅動電壓之平方，而諸如行電壓、列電壓及共用電極電壓均貢獻部份之(E-ink開關上之)像素CDE 之電壓VEink 。Vrow 、Vcol 及VCE 之變化均以平方之關係 產生電力消耗。
以下之計算對圖8A至圖8B及圖9A至圖9B之傳統及顏色循序定址驅動方式進行比較。其計算傳統及顏色循序定址驅動方式使用於聚合式電子QVGA(Quarter Video Graphics Array，即Quarter VGA)主動式矩陣E-ink顯示器之電力消耗。此E-ink顯示器係一標準主動式矩陣設計；因此以下對此設計之電力消耗計算對一般之主動式矩陣顯示器均具有代表性。
傳統之驅動800、805方式(圖8A至圖8B)之總電力消耗係：P QVGA-conv =P rows +P columns (8)
列電力消耗(P rows )可以表示為下式：
當N rows =240、C row =87pF、V row of =25V、V row on =-25V且f =50Hz時，列電力消耗等於2.6mW。
行電力消耗(P columns )可以表示為下式：
當N rows =240、N cols =320、C column =26pF、V data min =-15V、V data max =15V且f =50Hz時，行電力消耗等於48mW。此僅在一棋盤影像被反相時達到。
因此，傳統之驅動方式800、805(圖8A至圖8B)之總電力消耗P QVGA-conv 至少係3.8mW，而最多可達51.8mW。
顏色循序定址驅動方式900、905(圖9A至圖9B)之總電力消耗係：P QVGA-prop =P rows +P columns (11)
此計算將使用列電壓振幅35V及行電壓振幅15V。其列電力消耗等於2.6mW/502 x352 =1.3mW。而最大之行電力消耗則等於48mW/302 x152 =12mW。
因此，顏色循序定址驅動方式900、905(圖9A至圖9B)之總電力消耗P QVGA-prop 最少1.3mW，最多13.3mW，其幾乎是至少3.8mW最多51.8mW之傳統驅動方式800、805(圖8A至圖8B)之總電力消耗的四分之一。影像更新時間最多長二倍，故相對於影像更新能量消耗之降低比例超過2。
另一實施例包含具有降低影像更新時間之顏色循序更新顯示於圖10A至圖10B。具體而言，圖10A至圖10B顯示依據本發明提出之顯示器及驅動方式另一實施例之二圖框1050、1060之信號電壓位準對時間之關係圖，其使用一顏色循序主動式矩陣驅動方式(方式1000將像素驅動至白色，方式1005將像素驅動至黑色)，且具有降低之影像更新時間。實線1010表示列電壓Vrow (或Vgate )。點線1030、1032係行電壓Vcol 。虛線1040、1042係施加至代表行列上一像素(圖5A之CDE )之節點P之像素電壓Vpx。圖10A中15V之實線1045及圖10B中之-15V實線1047表示共用電極電壓VCE 。
像素電壓Vpx 於圖1框1050之前起始於0V，並於圖2框1060之開始處接近所需之像素電壓。在此實施例中，當像素不切換時，行電壓Vcol 等於共用電極電壓VCE ，例如，於圖10A所示之白色像素驅動方式1000中，Vcol =VCE =+15V，而在圖10B所示之黑色像素驅動方式1005中，Vcol =VCE =-15V。故有效像素電壓Vpxeff ，或圖5A所示之跨像素CDE 之像素電壓VEink ，於定址階段或時段1052、1062係±30V，而於像素CDE 不切換之非定址時段1054、1064係0V。然而，當不在關鍵時段1062(參見圖10A)內之時-於TFT之導通階段，行電壓可以是任意電壓，尤其此時其他列之行資料可以加諸於行電極上。
第十A至圖10B顯示之脈衝係具p型TFTs之聚合式電子主動式矩陣背板內之脈衝。對於n型TFTs(例如，非晶矽)，列脈衝及共用電極電壓之極性將反相。在圖10A中，像素被充電至-15V之像素電壓Vpx 1040(以白色像素為例)，而共用電極被設為+15V。用以使像素不在此定址階段切換之參考電壓Vref 1035(相對於Vcol ，如圖7所示)係+15V。在圖10B中，像素被充電至+15V之像素電壓Vpx 1042(以黑色像素為例)，而施加至共用電極(如圖1及第三至五圖所示之170)之電壓VCE 被設為-15V。用以使像素不在此定址階段切換之參考電壓Vref 1037係-15V。
當使用圖7之定址方式700，再透過圖10A至圖10B之定址方式1000、1005，則其可以在不造成驅動電壓之等量增加下(例如，不增加Vcol 及Vrow )，相對於傳統之定址方式800、805(顯示於圖8A至圖8B)降低總影像更新時間，且其係使用與圖8A至圖8B之傳統定址方式800、805相同之Vcol 、Vrow 及Vpx 電壓位準，除了其中之共用電極電壓VCE 係自圖8A至圖8B之0V變成圖10A至圖10B之 ±15V(意即，於圖10AVCE =+15V，而於圖10BVCE =-15V)。相對於圖8A至圖8B參考編號870、890所表示之±15V，其於圖10A至圖10B造成二倍之跨像素CDE 之像素電壓VEink ±30V，如參考編號1070、1090所示。於圖10A至圖10B中，較大之VEink 增加影像更新速度(意即，減少影像更新時間)，且相較於圖8A至圖8B之傳統定址方式800、805，其於電力消耗未造成等量之增加，因為圖10A至圖10B和圖8A至圖8B中之Vcol 、Vrow 及Vpx 均分別具有相同之電壓位準。
對於軟性聚合式電子顯示器，舉例而言，此一顏色循序更新(圖10A至圖10B)亦增加了整合進來之列驅動器之壽命，此係由於諸如TFTs定址或啟動時間(意即，驅動器運作之時段)之工作周期之降低。由於較快之影像更新(或較少之影像更新時間)，工作周期之降低不致造成不利之影響。由於較小之電壓振福，此亦適用於圖9A至圖9B所示之驅動方式。
相較於圖8A至圖8B使用單一位準(例如，0V)VCE 之傳統定址方式800、805，圖10A至圖10B所示之具有降低影像更新時間之顏色循序更新方式1000、1005包含變動之共用電壓VCE ，例如於正負值±15V間變化。此將電壓振幅或跨像素CDE 之電壓VEink 由±15V增加至±30V。因此，藉由在二個驅動階段1000、1005對共用電極電壓VCE 選用不同之位準，意即‘白色’階段之+15V及‘黑色’階段之-15V，其可以使用一±30V之像素電壓VEink 對顯示器進行定址， 其係使用於圖8A至圖8B所示之傳統定址方式800、805之±15V像素電壓之二倍。
其應注意，圖10A至圖10B所示之具有降低影像更新時間之顏色循序更新方式，其所需之行電壓(例如，Vcol =±25V)等同於圖8A至圖8B所示之方式，其中圖10A至圖10B之VEink =±30V(如參考編號1070、1090所示)係圖8A至圖8B之傳統驅動方式使用之±15V位準(圖8A至圖8B之870、890)之二倍。
由於VEink 從±15V(圖8A至圖8B之870、890)增加至±30V(圖10A至圖10B之1070、1090)，其總影像更新時間將較短，此可以由圖2看出。例如，如圖2所示，於20V之切換時間約230ms；而於10V之切換時間約600ms。其結果是，以圖10A至圖10B所示之顏色循序更新驅動方式1000、1005之總影像更新時間約為460ms(例如，2x230ms)，相對於圖8A至圖8B所示之傳統驅動方式之600ms。相對於影像更新時間之能量消耗將較低，因為影像更新時間約降低25%(意即，從600ms降至160ms，減少140ms(140/600=23.33%))。
另一實施例包含增進影像均勻度之顏色循序更新驅動方式，其結合關聯至圖9A至圖9B及圖10A至圖10B之實施例以增加影像均勻度。軟性聚合式電子主動式矩陣E-ink顯示器特別具有影像不均勻之問題，其像素負向電壓(意即，白色)之充電通常不完全。不完全之像素負向充電由於TFTs像素之不均勻度而造成不均勻之影像。影像之均勻度 可藉由以一較大之負向列電壓(或閘極電壓)Vrow 對像素進行充電，因為流過TFT之電流大小係取決於列電壓以及行電壓(或源極電壓)、像素電壓(或汲極電壓)中較小者之間的電位差。為增進影像均勻度，其亦可以提高未選擇列電壓及最高像素電壓間之電位差，特別是在TFT之漏損問題係造成影像不均勻度之主要原因之情形。
當使用圖9A至圖9B所示之定址方式時，TFT列或閘極電壓Vrow 之振幅降低15V。換言之，圖8A至圖8B之50V(或±25V)Vgate (或Vrow )振幅被降低15V而成為35V(或圖9A至圖9B之±17.5V)。不使用如圖9A至圖9B所示之±17.5V之Vgate ，列電壓或閘極電壓Vgate 、Vrow 1105之負向位準亦可以進一步從-17.5V降低至-32.5V，如圖11所示，因此產生從+17.5V到-32.5V之50V電壓振幅，如圖11之箭號1110所示。意即，50V之列電壓振幅(介於+17.5V至-32.5V)等於圖8A至圖8B所示之傳統驅動方式之振幅，如參考編號895所示。然而，圖11之-32.5V列選擇電壓較-7.5V之行電壓Vcol 1130及像素電壓低25V(見圖11之參考編號1120)，而圖8之-25列選擇電壓僅較傳統驅動方式之-15V行電壓及像素電壓低10V(意即，-15-(-25))，如圖8之參考編號897所示。介於列選擇電壓和行電壓、像素電壓間之較大差異(意即，圖11參考編號1120所示之25V，相對於圖8參考編號897所示之10V)增加TFT之電流，且像素之充電程度及與其相關聯之影像均勻度亦將因此增加。
又另一驅動方式實施例係有關於共用電極電壓切換之時序，意即，切換或變動VCE 之時序。為了避免影像人為斑痕，共用電極於所有列均未被選擇時方進行切換。VCE 及Vst 於大致相同之時點被切換，此時點可以係：(1)當無任一列被選擇時；或(2)在任一列選擇時間之起始點；或(3)在一列選擇期間內，於該時點之後，被選擇之列取得至少一整個列選擇時段以將像素充電至行電壓之位準。特別是，於較佳實施例中，VCE 及Vst 之切換不致造成一或多個像素被充電至一不正確之電壓(意即，異於前述行電壓之另一電壓)。當一列被選擇，此列相較於所有其他未被選擇之列將具有不同之行為。在共用電極切換或電壓有所變化之後，其他像素上之電壓亦將改變。此同樣將導致影像人為斑痕。為了避免此等影像人為斑痕，共用電極電壓VCE 將於所有列均未被選擇時方被改變。換言之，當改變共用電極電壓時，所有列之閘極電壓(Vgate 或Vrow )應保持於高電位(意即，未被選擇之TFT不導通)。此時與行電壓Vcol 無關，因為所有之TFTs均被切換成不導通狀態。
電壓改變之正確時序可以藉由具有獨立儲存電容線340之架構達成(如圖3及第五圖所示)，藉由在大致相同時點改變儲存電容電壓且具有相當於共用電極170之電壓振幅。於如圖5B所示之切換時段594。由於儲存電容Cst 比像素內之所有其他電容均至少約大二十倍，故當儲存電容線340及共用電極170於大致相同之時點切換時，跨像素CDE 之電壓VEink 將大致維持於相同數值。
上述各實施例提出特定之優點，諸如以2倍之比例降低行-資料-汲極電壓(例如，自15V至7.5V)及/或於一雙穩態(例如，電泳式)顯示器之定址階段相對地降低列電壓或閘極電壓而不喪失其灰階位準產生之能力。此使其得以使用範圍更大之市面上可取得之驅動器。其他優點尚包含降低顯示器之影像更新時間。此外，其可以增進軟性聚合式電子E-ink顯示器之均勻度，因為當行電壓被降低時，行列間之電位差將會增加。
當然，其應能理解，上述實施例或方法可以結合一或多個其他實施例或方法以進一步進行改良，而滿足或匹配特定使用者之需求，並增加重要之優點。
最後，上述說明僅係用以例示本發明之系統，而不應視為將後附之申請專利範圍限定至任何單一特定實施例或一組實施例。因此，雖然本發明係以其特定示範性實施例之方式具體詳述如上，其應能理解許多修改及替代之實施例均能由該領域之一般熟習者在不脫離本發明之廣義精神及範疇下實現，該等範疇應由以下之申請專利範圍所界定。上述之書面說明及圖式因此應視為例示而非意欲限定後附申請專利範圍所界定之範疇。
於解讀申請專利範圍之時，其應理解：a)"包含"一詞並不排除未出現於特定請求項所列之其他構成要件或步驟；b)構成要件前所冠之''一"字並不排除包含複數個該構成要件； c)請求項內之任何參考標號並不限制其範疇；d)一些"裝置"可以由相同或不同項目、或硬體、或軟體式結構或功能所構成；e)任一所揭示之構成要件可以包含硬體部分(例如，包含分離式或整合式電子電路)、軟體部分(例如，電腦程式)，及其任意結合；f)硬體部分可以包含類比及/或數位部分；g)若未特別強調，則任何所揭示元件或其部份均可以互相結合或分離出新的部份；以及h)若未特別指明，則所列之動作或步驟並無特定之執行順序。
100‧‧‧顯示E-ink原理之示意圖
110‧‧‧黑色微粒
120‧‧‧白色微粒
130‧‧‧媒介物質
140‧‧‧囊狀結構
150‧‧‧電壓源
160‧‧‧像素電極
170‧‧‧共用電極
180‧‧‧觀看者
200‧‧‧跨像素電壓對狀態切換時間關係曲線圖
300‧‧‧像素驅動等效電路
310‧‧‧TFT電晶體
320‧‧‧列電極
330‧‧‧行電極
340‧‧‧儲存電容線
400‧‧‧主動式顯示矩陣
500‧‧‧顯示器
510‧‧‧TFT開關
515‧‧‧控制器
517‧‧‧記憶體
520‧‧‧列驅動器/列電極驅動器
530‧‧‧行驅動器/行電極驅動器
570‧‧‧共用驅動器/共用電極驅動器
580‧‧‧儲存驅動器/儲存電壓驅動器
590‧‧‧列選擇位準
592‧‧‧列未選擇位準
594‧‧‧切換時段
596‧‧‧第一階段
598‧‧‧第二階段
600‧‧‧E-ink定址脈衝圖
610/612/614‧‧‧圖框
616‧‧‧選擇時段
618‧‧‧未選擇時段
620‧‧‧列電壓
630‧‧‧行電壓
640‧‧‧像素電壓
650‧‧‧共用電極電壓
700‧‧‧顯示器定址方式波形
710‧‧‧第一定址階段
720‧‧‧第一電壓位準/黑色像素電壓位準
730‧‧‧參考電壓
740‧‧‧第二定址階段
750‧‧‧第二電壓位準/白色像素電壓位準
760‧‧‧上方波形信號
765‧‧‧列選擇電壓位準
770‧‧‧列未選擇電壓位準
780‧‧‧中央波形信號
782/784/786‧‧‧第j行第i列交會處像素電壓位準
788‧‧‧第j行中除了第i列外之像素電壓位準
790‧‧‧第j行第i列交會處像素電壓位準
800/805‧‧‧傳統之主動式矩陣驅動方式波形
810‧‧‧列電壓/閘極電壓
820‧‧‧儲存電容線及共用電極電壓
830/832‧‧‧白/黑行電壓
840/842‧‧‧白/黑像素電壓
850‧‧‧圖1框時段
860‧‧‧圖2框時段
870/890‧‧‧電位變化例示箭號
895‧‧‧列電壓振幅
897‧‧‧行列電壓振幅差異
900/905‧‧‧實施例循序主動式矩陣驅動方式波形
910‧‧‧列電壓/閘極電壓
930/932‧‧‧白/黑行電壓
940/942‧‧‧白/黑像素電壓
945/947‧‧‧共用電極電壓
950‧‧‧圖1框時段
960‧‧‧圖2框時段
960‧‧‧像素定址時段
970/990‧‧‧電位變化例示箭號
980‧‧‧像素定址時段
992/994‧‧‧像素維持時段
1000/1005‧‧‧實施例循序主動式矩陣驅動方式波形
1010‧‧‧列電壓/閘極電壓
1030/1032‧‧‧行電壓
1035/1037‧‧‧參考電壓
1040/1042‧‧‧像素電壓
1045/1047‧‧‧共用電極電壓
1050‧‧‧圖1框時段
1052/1062‧‧‧定址時段
1054/1064‧‧‧非定址時段
1060‧‧‧圖2框時段
1070/1090‧‧‧電位變化例示箭號
1105‧‧‧列電壓/閘極電壓
1110‧‧‧列電壓振幅
1120‧‧‧行列電壓振幅差異
1130‧‧‧行電壓
CDE ‧‧‧像素電容
Cgd ‧‧‧閘極-汲極寄生電容
Cst ‧‧‧儲存電容
Id ‧‧‧電流
P‧‧‧像素節點
Vblack ‧‧‧黑色像素電壓位準
Vwhite ‧‧‧白色像素電壓位準
VCE ‧‧‧共用電極電壓
Vcol /Vcol-i /Vcolumn-j ‧‧‧行電壓
VDE ‧‧‧跨像素電容之電壓
VEink ‧‧‧跨像素電壓
Vgate ‧‧‧閘極電壓
Vpx /Vpixel-i,j ‧‧‧像素電壓
Vref /Vreference ‧‧‧參考電壓
VROW /Vrow1 /Vrow2 /VrowN /Vrow-i ‧‧‧列電壓
Vselect /VRow SELECT ‧‧‧列選擇電壓位準
Vnon-select /VRow NON-SELECT ‧‧‧列未選擇電壓位準
VStore.Cap.Line ‧‧‧儲存電容線電壓
Vstcap ‧‧‧儲存電容電壓
本發明之裝置、系統及方法之上述及其他特徵、特色及優點經由實施方式之說明、申請專利範圍及所附圖式之內容當更易於理解，該等圖式包括：圖1顯示一傳統之E-ink顯示裝置；圖2顯示E-ink之切換速度係定址電壓之函數；圖3顯示一傳統之主動式矩陣顯示器中，一像素之等效電路；圖4顯示主動式矩陣顯示器之顯示單元陣列；圖5A顯示依據一實施例之主動式矩陣像素電路之一簡化電路；圖5B顯示依據一實施例之切換電壓之時序圖；第6A至圖6C顯示於三個圖框時間內利用主動式矩陣 驅動方式對E-ink定址之各種電壓脈衝；圖7顯示依據另一實施例之顏色循序驅動方式之波形；第8A至8B圖顯示於二圖框使用一傳統驅動方式之波形；第9A至9B圖顯示依據又另一實施例於二圖框使用顏色循序主動式矩陣驅動方式之波形；第10A至10B圖顯示依據更另一實施例於二圖框使用降低影像更新時間之顏色循序主動式矩陣驅動方式之波形；以及圖11顯示依據又更一實施例使用增加影像均勻度之顏色循序主動式矩陣驅動方式之波形。
160‧‧‧像素電極
170‧‧‧共用電極
320‧‧‧列電極
330‧‧‧行電極
340‧‧‧儲存電容線
500‧‧‧顯示器
510‧‧‧TFT開關
515‧‧‧控制器
517‧‧‧記憶體
520‧‧‧列驅動器/列電極驅動器
530‧‧‧行驅動器/行電極驅動器
570‧‧‧共用驅動器/共用電極驅動器
580‧‧‧儲存驅動器/儲存電壓驅動器
CDE ‧‧‧像素電容
Cst ‧‧‧儲存電容
Id ‧‧‧電流
P‧‧‧像素節點
VCE ‧‧‧共用電極電壓
VEink ‧‧‧跨像素電壓
Vpx ‧‧‧像素電壓

Claims (14)

  1. 一種顯示裝置(500)，包含：一列驅動器(520)，用以提供一列電壓；一列電極(320)，連接至該列驅動器(520)；一行驅動器(530)，用以提供一行電壓至一像素之一第一端；一行電極(330)，連接至該行驅動器(530)；一共用驅動器(570)，用以提供一共用電壓至該像素之一第二端；一共用電極(170)，連接至該共用驅動器(570)；以及一控制器(515)，其於所有之列均具有該列電壓之一未選擇位準時，使該共用電極(170)於至少二位準間進行切換。
  2. 如申請專利範圍第1項所述之顯示裝置(500)，其中該共用電壓之該至少二位準之其一包含一負位準。
  3. 如申請專利範圍第1項所述之顯示裝置(500)，其中該行驅動器(530)及該共用驅動器(570)之至少其一係用以藉由增加跨該像素之一電壓以降低一影像更新時間。
  4. 如申請專利範圍第1項所述之顯示裝置(500)，其中該列驅動器(530)藉由降低該列電壓之一負位準以補償該像素之不完全充電。
  5. 如申請專利範圍第1項所述之顯示裝置(500)，更包含一儲存電容，連接於一電容線及該像素之該第一端之間；其中該控制器(515)於一大致相同之時點及一電壓振幅切換 該共用電極(170)，該電壓振幅相當於該儲存電容之儲存電壓之一電壓。
  6. 如申請專利範圍第5項所述之顯示裝置(500)，其中該電容線係連接至一儲存驅動器(580)以提供該儲存電壓至該儲存電容；該儲存驅動器(580)連接至該共用驅動器(570)以提供一正比於該共用電壓位準之電壓做為該儲存電壓。
  7. 如申請專利範圍第5項所述之顯示裝置(500)，其中該電容線係連接至一儲存驅動器(580)以提供該儲存電壓至該儲存電容；該儲存驅動器(580)於該共用驅動器(570)之外獨立運作且由該控制器(515)所控制。
  8. 一種驅動具有列電極、行電極及共用電極之顯示裝置之方法，包含以下之動作：施加一列電壓至該列電極(520)；施加一行電壓至該行電極(530)；施加一共用電壓至該共用電極(170)；以及當所有之列均具有該列電壓之一未選擇位準時，使該共用電極(170)於至少二位準間進行切換。
  9. 如申請專利範圍第8項所述之驅動具有列電極、行電極及共用電極之顯示裝置之方法，其中該共用電壓之該至少二位準之其一包含一負位準。
  10. 如申請專利範圍第8項所述之驅動具有列電極、行電極及共用電極之顯示裝置之方法，更包含藉由增加跨該像素之一電壓以降低一影像更新時間。
  11. 如申請專利範圍第8項所述之驅動具有列電極、行 電極及共用電極之顯示裝置之方法，更包含藉由降低該列電壓之一負位準以補償該像素之不完全充電。
  12. 如申請專利範圍第8項所述之驅動具有列電極、行電極及共用電極之顯示裝置之方法，其中該切換動作包含：於一大致相同之時點及一電壓振幅切換該共用電極(170)，該電壓振幅相當於一儲存電容之儲存電壓之一電壓。
  13. 如申請專利範圍第12項所述之驅動具有列電極、行電極及共用電極之顯示裝置之方法，其中一正比於該共用電壓位準之電壓被提供以做為該儲存電壓。
  14. 如申請專利範圍第12項所述之驅動具有列電極、行電極及共用電極之顯示裝置之方法，其中該儲存電壓及該共用電壓係由彼此獨立而受共同控制之驅動器所提供。
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