TWI401831B - 包括一打開容積之選擇元件，包括其之記憶體元件及系統，及形成其之方法 - Google Patents

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Description

包括一打開容積之選擇元件，包括其之記憶體元件及系統，及形成其之方法
本發明揭示包括一打開容積之選擇元件，該打開容積用作具有一低介電常數之一高帶隙材料。該打開容積可在該等選擇元件中提供一較非線性、不對稱I-V曲線及增強之整流行為。該選擇元件可包含(例如)一金屬-絕緣體-絕緣體-金屬(MIIM)元件。可使用各種方法形成選擇元件及包括此等選擇元件之記憶體系統。記憶體元件及電子系統包括此等選擇元件。
本申請案請求2008年11月19日申請之序列號為12/274,181之待決美國專利申請案「SELECT DEVICES INCLUDING AN OPEN VOLUME,MEMORY DEVICES AND SYSTEMS INCLUDING SAME,AND METHODS FOR FORMING SAME,」之申請日期之權益。
一金屬-絕緣體-絕緣體-金屬(MIIM)二極體包括安置於兩種類型之金屬之間的兩個電絕緣體。該等材料經修整以使得回應於施加一正向偏壓而於該兩個絕緣體之間形成一量子井，從而達成高能量量子穿隧。結果，當向頂部金屬施加超過其臨限值之一電壓時，穿隧電子跨越該量子井而加速。在一積體電路中，量子穿隧比給一開關接面充電更快，此部分地係由於電荷係行進穿過金屬而非速度更慢之材料(諸如矽)。
MIIM二極體可廣泛併入於使用習用CMOS製造以及其他半導體及印刷電路技術之電路內。MIIM二極體具有比金屬絕緣體金屬(MIM)二極體更銳之一正向電流至電壓(I-V)曲線，且因此可用作具有潛在地與諸多基板技術相容之極高速效能能力之一穿隧元件。對MIIM二極體之使用可潛在地減小成本、大小並改良高速記憶體元件之效能。
然而，與德布羅意電子波長相比，用於MIIM二極體中之絕緣體材料必須相對較薄，且因此習用沈積程序可在金屬與絕緣體之介面處導致不期望之化學混合。此外，對於用作一二極體之MIIM，必須存在導致該二極體正向特性電流-電壓(I-V)曲線中之一銳彎曲之一較佳穿隧方向。由於金屬-絕緣體介面處之電子陷阱所導致之接觸周邊或介面電流處之高電場，在MIIM二極體中可發生顯著邊緣洩漏。由於高洩漏電流，MIIM二極體通常可展示不良整流行為。如可藉由避免前文所提及之化學混合及由習用MIIM二極體例示之選擇元件所展示之邊緣洩漏而達成之I-V效能中增加之不對稱性及非線性將引起此等元件之較佳整流效能。
鑒於上文，此項技術中需要當展示一增加之不對稱I-V曲線及相關聯之經改良整流行為時可按比例調整至較小大小之選擇元件以及形成此等選擇元件之方法。
如下文進一步詳細論述，在某些實施例中，本發明包含包括用作一絕緣體之一打開容積之選擇元件(諸如金屬-絕緣體-絕緣體-金屬(MIIM)元件)之製作方法。在額外實施例中，本發明包含包括一個或多個此等選擇元件之記憶體元件及電子系統。一個或多個此等選擇元件可與一記憶體單元電連通以形成一記憶體元件。在其他實施例中，本發明包括形成此等選擇元件之方法。此等方法可包括在一導電材料與一絕緣體材料之間形成一打開容積，該打開容積用作具有一低介電常數之一高帶隙絕緣體。
如本文所使用之術語「選擇元件」意指且包括可作為一開關運作之一元件，該開關相依於所施加之電壓電位之量處於一「關斷」狀態或一「接通」狀態中，更特定而言，當所施加之電流達到一臨限電壓或當前電壓時切換至該接通狀態且在該關斷狀態中可展示一大致不導電狀態。
如本文所使用，術語「基板」意指包括一半導體型材料層之任一結構，該半導體型材料包括(例如)矽、鍺、砷化鎵、磷化銦及其他III-V或II-VI型半導電材料。基板不僅包括(例如)習用基板且亦包括其他體半導體基板，諸如(藉助非限制性實例)絕緣體上矽(SOI)型基板、藍寶石上矽(SOS)型基板及由一基底材料層支撐之矽磊晶層。半導體型材料可經摻雜或不經摻雜。此外，當在以下闡述中提及一「基板」時，可能已利用先前程序步驟在該基板之一表面中或表面上方至少部分地形成一電路或元件之部件或組件。
本文中所呈現之圖解說明並非打算作為任一特定選擇元件、記憶體元件、記憶體單元或系統之實際視圖，而僅係用於闡述本發明之理想化表示。另外，圖式之間的共同部件可保持相同數字標號。
圖1A係本發明之一記憶體元件100之一實施例之一部分橫截面示意圖。記憶體元件100可包括包含複數個選擇元件102之一積體電路，該複數個選擇元件中之每一者耦合至一記憶體單元104。在某些實施例中，選擇元件102及記憶體單元104可以一陣列配置於一基板101上或該基板中。藉助實例但非限制性方式，選擇元件102可配置成複數個列及行。圖1A係穿過基板101垂直截取之一部分橫截面圖且圖解說明該陣列之一共同列或行中之四個選擇元件102。
選擇元件102中之每一者可包括導電材料114及安置於其上之一結構106，結構106包含一可選介電材料112、另一介電材料110、另一導電材料108及選擇元件102內之至少一個打開容積118。為促進圖解說明，在圖1中將選擇元件102顯示為佔據基板101之一主要垂直部分。然而應理解，實際上，基板101可能比所圖解說明的相對較厚，且選擇元件102可佔據基板101之一相對較薄部分。此外，僅用交叉影線畫出選擇元件102之主動部件(亦即，選擇元件102之電荷載流子所行進穿過之部件)或用於形成此等主動部件之材料以簡化本文之橫截面圖。
選擇元件102可安置於(例如)另一介電材料113內。每一選擇元件102可經由(例如)一導電觸點124視情況與記憶體單元104實體接觸或電接觸。在某些實施例中，每一選擇元件102可藉助一導電觸點124與一記憶體單元104電連通，且每一記憶體單元104可與一導電線126電連通。作為一非限制性實例，記憶體單元104中之每一者可包括一基於電荷之記憶體單元或一相變記憶體單元。每一選擇元件102亦可藉助電觸點(未顯示)與另一導電線(未顯示)電連通。在額外實施例中，導電材料114可僅包含另一導電線之一區域或部分。
圖1B係圖1A中所顯示之一個選擇元件102之導電材料114、可選介電材料112、另一介電材料110、另一導電線108及打開容積118之一放大視圖。間隔件116可安置於導電材料114上，從而上覆於另一導電材料108、另一介電材料110及可選介電材料112之側壁132。藉助非限制性實例，打開容積118可具有約5與約20之間且更特定而言約10之一平均深度(其繪示為d1)。每一選擇元件102之打開容積118可(例如)延伸至介電材料112中，如以圖1之虛線所顯示。可(例如)基於介電材料112及另一介電材料110之成分且基於上覆之另一導電材料108之一厚度來選擇打開容積118之寬度(其繪示為w1)。在額外實施例中，介電材料112可係不存在且打開容積118可在毗鄰間隔件116之間大致延伸以在另一介電材料110之相對表面與導電材料114之間形成一孔隙。
隨著將選擇元件102按比例調整至更小元件大小，選擇元件102之邊緣(亦即，一外周邊)形成一更大百分比之總面積之選擇元件102，從而導致增加之邊緣洩漏，此可對選擇元件102之整流行為具有消極效應。為對增加之邊緣洩漏進行補償，可提供打開容積118，打開容積118用作具有約一(1)之一介電常數之一高帶隙絕緣體。在選擇元件102中包括作為一絕緣體之打開容積118達成對選擇元件102之更小之按比例調整同時最小化邊界場效應(亦即，邊緣洩漏)並提供展示一更大不對稱電流及一增強之整流行為之一選擇元件102。
如圖2中所顯示，記憶體元件200可包括：一記憶體單元204陣列，該等記憶體單元中之每一者耦合至配置成一簡單矩陣形式之一選擇元件202以用於將資訊選擇性地寫入至記憶體單元204或自記憶體單元204選擇性地讀取資訊；及各種電路，其包括(例如)一第一電極231、用於選擇性地控制該第一電極231之一第一驅動電路233、一第二電極235、用於選擇性地控制第二電極235之一第二驅動電路237及一信號偵測電路(未顯示)。
第一電極231可大致用作字線以用於線選擇且與第一電極231垂直配置之第二電極235可大致用作位元線以用於列選擇。具體而言，第一電極231在方向X上以一預定間距配置於記憶體元件200之一大主要平面中且第二電極235在與方向X垂直之方向Y上以一預定間距配置。在額外實施例中，可分別反轉第一電極及第二電極231及235以使得第一電極231可大致用作位元線而第二電極235大致用作字線。
參照圖3A至3F闡述可用於形成諸如圖1中所顯示之一選擇元件102之一方法之一實施例。參照圖3A，可提供包括一導電材料314及一介電材料312之一工件300。導電材料314可包含具有一低功函數之一金屬(例如，矽化鉭(TaSi2 )、鉭與矽之一合金、鉭與氮之一合金)且可使用(例如)在積體電路製作技術中已知之金屬層沈積技術(例如，化學氣相沈積(CVD)、物理氣相沈積(PVD)、濺鍍、熱蒸發或鍍敷)形成該導電材料。在某些實施例中，可在一基板(未顯示)上方形成導電材料314，如先前所闡述，該基板可包含半導電材料之一全晶圓或部分晶圓或者諸如玻璃或藍寶石之一材料。亦可以一類似方式在該基板之表面上或表面中形成額外特徵，例如，導電線(在額外實施例中其可僅包含導電墊)及電觸點(在形成導電材料314之前及/或之後)，但在圖3A至3F中未圖解說明包括此等額外特徵之一基板以簡化該等圖。
可在工件300上方(亦即，在導電材料314之一主要曝露之表面上方)提供介電材料312且該介電材料可具有小於約1nm且更特定而言在約5與約20之間的一厚度。藉助實例但非限制性方式，介電材料312可包含具有在約2至約10之間的一介電常數(ε)及具有在約6eV與約10eV之間的一帶隙之一材料。舉例而言，介電材料312可包括一氧化物(諸如二氧化矽(SiO2 ))、一氮化物(諸如氮化矽(Si3 N4 ))、非晶碳或氧化鋁(Al2 O3 )，且可使用一化學氣相沈積(CVD)程序、藉由分解原矽酸四乙酯(TEOS)、藉由一旋塗程序或藉由積體電路製作技術中已知之任何其他程序來形成該介電材料。
參照圖3B，可在介電材料312上方且與其接觸地形成另一介電材料310。另一介電材料310可包括(例如)一結晶材料且包括鉿、鋯、鈦、碲、其氧化物、其組合及其合金。藉助非限制性實例，可使用一習用程序(諸如一原子層沈積(ALD)程序、一化學氣相沈積(CVD)程序或一物理氣相沈積(PVD)程序)將另一介電材料310形成為具有在約2nm與約8nm之間且更特定而言約5nm之一厚度。在某些實施例中，另一介電材料310可包括可(例如)使用一原子層沈積(ALD)程序沈積之多個層(未顯示)以形成一層壓或夾層結構。
可在另一介電材料310上方形成另一導電材料308且該另一導電材料可包含(例如)具有一高功函數之一金屬，諸如鉑、鈦、氮化鈦、銠、銥、釕、其組合及其合金。另一導電材料308可具有在約5nm至約30nm之間且更特定而言約10nm至約20nm之間的一平均厚度，可藉由使用(例如)一物理氣相沈積(PVD)程序(例如，濺鍍或熱蒸發)、一化學氣相沈積(CVD)程序、一無電沈積程序或用於形成一晶籽層之一無電沈積程序隨後一後續電鍍程序來形成該另一導電材料。
如圖3C中所顯示，可穿過另一導電材料308、另一介電材料310及介電材料312形成開口328從而形成結構306且曝露另一導電材料308、另一介電材料310及介電材料312中之每一者之側壁332。雖然圖3C顯示複數個開口328以簡化該等橫截面圖，但可形成一單個開口328。作為一非限制性實例，可藉由使用(例如)一各向異性乾式反應性離子(亦即，電漿)蝕刻程序透過一光罩(未顯示)中之一孔口移除另一導電材料308、另一介電材料310及介電材料312中之每一者之一部分來形成開口328中之每一者。該光罩可係(例如)一光阻劑材料或一介電抗反射塗層(DARC)材料。移除另一導電材料308、另一介電材料310及介電材料312中之每一者之一部分可曝露導電材料314之一表面330。可基於另一導電材料308、另一介電材料310、介電材料312、導電材料314及該光罩之成分來選擇用於形成開口328之蝕刻劑之特定成分。作為一非限制性實例，另一導電材料308可係鉑，另一介電材料310可係非晶碳，介電材料312可係二氧化矽，且導電材料314可係氮化鉭。可引入一含氯蝕刻劑以用於透過該光罩中之孔口選擇性地移除另一導電材料308、另一介電材料310、介電材料312從而形成開口328。
仍參照圖3C，可移除介電材料312之另一部分以在介電材料312中形成底切334，底切334中之每一者曝露另一介電材料310及導電材料308之相對表面。可使用一各向異性濕式蝕刻程序或一各向異性乾式(亦即，反應性離子)蝕刻程序來形成底切334。藉助非限制性實例，另一導電材料308係鉑，另一介電材料310係氧化鉿，且介電材料312係二氧化矽，且導電材料314係氮化鉭，且可將包括以在約500:1與約100:1之間的一比率之水與氫氟酸之一溶液施加至側壁332以在二氧化矽中形成底切334。另外，介電材料312可由非晶碳形成且可曝露於一氧電漿以在其中形成底切334。
如圖3D中所顯示，在形成底切334之後，可在工件300上方(亦即，另一導電材料308及導電材料314之曝露之表面上方及開口328之側壁332上方)沈積一間隔件材料336以形成由間隔件材料336、介電材料312、另一介電材料310及導電材料314之周圍表面所界定之一打開容積318。間隔件材料336可包括(例如)二氧化矽或氮化矽且可使用一原子層沈積(ALD)程序或一化學氣相沈積(CVD)程序來形成該間隔件材料。藉助實例但非限制性方式，可在工件300上方將間隔件材料336之一保形層(未顯示)沈積為一足以為打開容積318提供支撐之一厚度。
然後可移除間隔件材料336之一部分以形成圍繞選擇元件302之一周邊安置之間隔件316，諸如圖3E中所顯示之彼等間隔件。可使用一習用各向異性蝕刻程序(本文中未對其進行詳細闡述)來形成間隔件316。作為一非限制性實例，間隔件材料336可包括氮化矽且可使用氫溴酸(HBr)與六氟化硫(SF6 )之一混合物來執行一電漿蝕刻程序以形成橫向密封打開容積318之間隔件316。間隔件316中之每一者可自導電材料314之表面330延伸，從而上覆於側壁332。
圖3F顯示圖3E中所顯示之工件300之一俯視圖，該工件包括複數個選擇元件302，選擇元件302中之每一者包括另一導電材料308、介電材料(未顯示)及另一介電材料(未顯示)之安置於導電材料314上方之部分。在圖3F中由虛線表示之打開容積318圍繞電介質之一外周邊安置。選擇元件302中之每一者可具有在約25nm與約75nm之間且更特定而言約50nm之橫向尺寸D1 及D2 。間隔件316定位於導電材料314之表面330上，從而上覆於側壁332。
打開容積318之形成提供具有約1之一介電常數(ε)之一絕緣體，此促進形成甚至以更小元件大小具有增強之整流行為之選擇元件302。可以一足夠低之溫度執行在形成打開容積318中所利用之程序以便防止介電材料(亦即，另一介電材料310及介電材料312)與導電材料(亦即，另一導電材料308及導電材料314)之間的化學混合。
下文參照圖4A-4F闡述用於形成諸如圖1A及1B中所顯示之一選擇元件102之一方法之另一實施例。如圖4A中所顯示，可提供一工件400，該工件包括穿過一介電材料312及另一介電材料310以及另一導電材料308形成以曝露一導電材料314之一表面330之開口328。可以先前參照圖3A至3C所闡述之方式形成圖4A中所顯示之工件300。
參照圖4B，可視情況使用與先前關於圖3C所闡述之彼等方法相同或大致類似之方法移除介電材料312之另一部分以在介電材料312中形成底切334。此後，可視情況施加由虛線表示之一犧牲材料342以至少部分地填充底切334中之每一者。藉助非限制性實例，犧牲材料342可由一硬光罩材料(諸如非晶碳)形成，且可使用習用方法(例如一原子層沈積(ALD)程序)沈積該犧牲材料。
如圖4C中所顯示，在形成開口328且視情況形成底切334並用犧牲材料342填充底切334之後，可將一間隔件材料336施加於工件400上方。藉助非限制性實例，間隔件材料336可包括二氧化矽或氮化矽且可使用一原子層沈積(ALD)程序或一化學氣相沈積(CVD)程序來形成該間隔件材料。在間隔件材料336之沈積期間，可選犧牲材料342可防止間隔件材料336沈積於可選底切334中。然後如先前針對圖3E所闡述，可執行一習用間隔件蝕刻以形成如圖4D中所顯示之包括間隔件316之工件400。間隔件316可覆蓋另一導電材料308、另一介電材料310及介電材料312或犧牲材料342，從而填充沿開口328之側壁332曝露之可選底切。
參照圖4D，在形成間隔件316之後，可自側壁332移除間隔件316中之至少一者以曝露介電材料312之一部分或(若存在)犧牲材料342之一部分，該犧牲材料由虛線表示。可藉助習用圖案化技術(例如，遮蔽及蝕刻)(本文中未對其進行詳細闡述)來執行間隔件316中之至少一者之移除。藉助非限制性實例，可施加並視情況圖案化一光罩(未顯示)以透過該光罩曝露間隔件316中之至少一者之一表面，且可使用(例如)一濕式化學蝕刻程序來移除間隔件316中之至少一者。圖4E係圖4F中所顯示之工件400在移除間隔件316中之一者以曝露側壁332中之至少一者之後的一俯視圖。
參照圖4F，在移除間隔件316中之至少一者之後，可移除犧牲材料342(若存在)及介電材料312之曝露之部分以形成一打開容積318。作為一非限制性實例，可使用一各向異性乾式反應性離子(亦即，電漿)蝕刻程序在不移除介電材料312之情形下選擇性地移除犧牲材料342以形成僅部分地延伸至介電材料312中之打開容積318(如由虛線表示)。另外，可使用(例如)一各向異性乾式反應性離子(亦即，電漿)蝕刻程序大致完全移除介電材料312以便形成一打開容積318'從而曝露介電材料及間隔件316之間的另一金屬之相對表面。
下文參照圖5A至5C闡述可用於形成諸如圖1中所顯示之一選擇元件102之一實施例之一方法之又一實施例。參照圖5A，可提供一工件500，該工件包括一導電材料314、一介電材料512、另一介電材料310及另一導電材料308。導電材料314可包括具有一低功函數之一金屬，諸如先前針對圖3A所闡述之彼等金屬。介電材料512可包括一氧化物(諸如二氧化矽(SiO2 ))、一氮化物(諸如氮化矽(Si3 N4 ))、非晶碳或氧化鋁(Al2 O3 )，且可包括可遍佈介電材料512分佈之複數個奈米點544。奈米點544可包括(例如)具有在約5與約20之間的一平均直徑之矽粒子或金屬粒子。
繼續參照圖5A，可在工件500上方形成另一介電材料310及導電材料308，且可使用與先前關於圖3B及3C所闡述之彼等方法相同或大致類似之方法來形成複數個開口328。
如圖5B中所顯示，可移除介電材料312以使得奈米點544支撐另一介電材料310及導電材料308之上覆部分。藉助非限制性實例，介電材料312係非晶碳，奈米點544由一金屬形成，且可使用一各向異性氧電漿蝕刻來移除該碳，而奈米點544保留於另一介電材料310之表面與另一導電材料314之表面之間。移除介電材料312導致打開容積318之形成，該打開容積可用作具有約1之一介電常數之一絕緣體以減小寄生電容。
參照圖5C，可使用先前針對圖3E所闡述之方法在另一導電材料308、另一介電材料310、介電材料312之側壁332上方形成間隔件316以包封打開容積318且為其提供額外支撐。
實例
圖6顯示一習用選擇元件601之電壓-電流密度特性與包括一打開容積之一選擇元件602(諸如圖1A及1B中所顯示之選擇元件(102))之電壓-電流密度特性之一比較。選擇元件601及602中之每一者可包括由一第一絕緣體及一第二絕緣體彼此間隔開之一第一電極及一第二電極。可將該第一絕緣體安置於該第二電極之上，且可將該第二絕緣體安置於該第一絕緣體與該第一電極之間。該第一電極可包括具有約4.40之一功函數之一金屬，該第二電極可包括具有約5.25之一功函數之一金屬，且該第二絕緣體可包括包含氧化鉿(HfO2 )及氧化鋯(ZrO2 )之一奈米層壓電介質。習用選擇元件601可包括包含二氧化矽之一第一絕緣體，而相反，選擇元件602可包括包含一打開容積之一第一絕緣體。
當將施加至兩個選擇元件之驅動電壓相同時，選擇元件601之電流密度大於選擇元件602之電流密度。換言之，當電流密度相同時，選擇元件602之驅動電壓小於選擇元件601之驅動電壓。在正向偏壓中，在該第一絕緣體與該第二絕緣體之間可形成一量子井，從而產生圖6中所顯示之正向曲線。對於選擇元件602，與針對選擇元件601之正向曲線相比，該正向曲線展示一明顯更銳之非線性電流-電壓特性，從而展現減小之電阻及增加之整流行為。因此，利用一打開容積作為一選擇元件中之一第一絕緣體產生展示增加之非線性及一高度不對稱電流-電壓特性之一選擇元件。
儘管可易於對本發明作出各種修改及替代形式，但其具體實施例已以實例方式顯示於圖示中且詳細闡述於本文中。然而，應瞭解，本發明並不限於所揭示之特定形式。而是，本發明涵蓋屬於由以下隨附申請專利範圍及其合法等效內容所界定之本發明範疇內之所有修改、變化形式及替代方案。
100．．．記憶體元件
101．．．基板
102．．．選擇元件
104．．．記憶體單元
106．．．結構
108．．．另一導電材料
110．．．另一介電材料
112．．．介電材料
113．．．另一介電材料
114．．．導電材料
116．．．間隔件
118．．．打開容積
124．．．導電觸點
126．．．導電線
132．．．側壁
202．．．選擇元件
204．．．記憶體單元
231．．．第一電極
233．．．第一驅動電路
235．．．第二電極
237．．．第二驅動電路
300．．．工件
302．．．選擇元件
306．．．結構
308．．．另一導電材料
310．．．另一介電材料
312．．．介電材料
314．．．導電材料
316．．．間隔件
318．．．打開容積
318'．．．打開容積
328．．．開口
330．．．表面
332．．．側壁
334．．．底切
336．．．間隔件材料
342．．．犧牲材料
400．．．工件
500．．．工件
512．．．介電材料
544．．．奈米點
601．．．選擇元件
602．．．選擇元件
圖1A係圖解說明本發明之包括根據本發明之選擇元件之一記憶體元件之一實施例之一部分橫截面側視圖；
圖1B顯示圖1A中所顯示之一個選擇元件之電極、絕緣體及間隔件且用於圖解說明其一種操作方式；
圖2係本發明之一記憶體元件之一圖示，其中根據本發明之選擇元件安置成一簡單矩陣形式；
圖3A-3F係一工件之實施例之部分橫截面側視圖且圖解說明形成圖1A及1B中所顯示之選擇元件之一種方法之一實施例；
圖4A至4F係一工件之實施例之部分橫截面側視圖且圖解說明形成圖1A及1B中所顯示之選擇元件之一方法之另一實施例；
圖5A至5C係一工件之實施例之部分橫截面側視圖且圖解說明形成圖1A及1B中所顯示之選擇元件之一方法之又一實施例；且
圖6係顯示本發明之一選擇元件之一電流-電壓(I-V)關係與一習用選擇元件之一電流-電壓(I-V)關係之間的一比較之一圖形。
100．．．記憶體元件
101．．．基板
102．．．選擇元件
104．．．記憶體單元
106．．．結構
108．．．另一導電材料
110．．．另一介電材料
112．．．介電材料
113．．．另一介電材料
114．．．導電材料
116．．．間隔件
118．．．打開容積
124．．．導電觸點
126．．．導電線
132．．．側壁

Claims (15)

  1. 一種形成一選擇元件之方法，其包含：形成至少一個開口，其延伸穿過一導電材料、一介電材料及另一介電材料且曝露下伏於該介電材料之另一導電材料之一表面以在該另一導電材料之該表面上形成複數個離散結構；移除該另一介電材料之一部分以形成在該複數個離散結構中之每一者之該介電材料之一部分下方延伸之至少一個底切；及在該複數個離散結構中之每一者之側壁上方形成間隔件以由該至少一個底切形成一打開容積。
  2. 如請求項1之方法，其中移除該另一介電材料之一部分以形成在該複數個離散結構中之每一者之該介電材料之一部分下方延伸之至少一個底切包含執行一各向同性蝕刻以相對於該金屬、該介電材料及該另一金屬來底切該另一介電材料。
  3. 如請求項2之方法，其中執行一各向同性蝕刻以相對於該金屬、該介電材料及該另一金屬來底切該另一介電材料包含底切該另一介電材料以形成在該另一介電材料下方橫向延伸自約1nm至約10nm之該至少一個底切。
  4. 如請求項1之方法，其中移除該另一介電材料之一部分以形成在該複數個離散結構中之每一者之該介電材料之一部分下方延伸之至少一個底切包含移除二氧化矽、非晶碳及氧化鋁中之至少一者之一部分以形成該至少一個底切。
  5. 如請求項1之方法，其進一步包含在於該複數個結構之該等側壁上方形成該等間隔件之前用一犧牲材料填充該至少一個底切。
  6. 如請求項5之方法，其進一步包含在於該複數個結構之該等結構之該等側壁上方形成該間隔件之後移除該至少一個底切中之該犧牲材料。
  7. 如請求項1之方法，其中移除該另一介電材料之一部分以形成在該複數個離散結構中之每一者之該介電材料之一部分下方延伸之至少一個底切包含移除對於散佈於其中之複數個奈米點具有選擇性之該另一介電材料。
  8. 如請求項1之方法，其中移除該另一介電材料之一部分以形成在該複數個離散結構中之每一者之該介電材料之一部分下方延伸之至少一個底切包含大致完全移除該另一介電材料。
  9. 一種選擇元件，其包含：一導電材料；上覆於一介電材料之另一導電材料；及至少部分地由該導電材料之一表面及該介電材料之一相對表面界定之一打開容積。
  10. 如請求項9之元件，其進一步包含定位於該導電材料之一表面上之上覆於由該另一導電材料及該介電材料界定之側壁之間隔件。
  11. 如請求項9之元件，其進一步包含安置於該導電材料之該表面之一部分與該介電材料之該等相對表面之間的另一介電材料。
  12. 如請求項11之元件，其中該打開容積圍繞該另一介電材料之一周邊安置。
  13. 如請求項9之元件，其進一步包含安置於該打開容積內之複數個奈米點。
  14. 一種記憶體元件，其包含：至少一個記憶體部件；複數個位元線；至少一個字線；及至少一個選擇元件，其包含：一導電材料；及一結構，其與該導電材料由一打開容積間隔開，該結構包含上覆於一介電材料之另一導電材料。
  15. 一種電子系統，其包含：至少一個電子信號處理器；至少一個記憶體元件，其經組態以與該至少一個電子信號處理器電連通，該至少一個記憶體元件包含至少一個選擇元件，該至少一個選擇元件包括一導電材料、另一導電材料、安置於該另一導電材料之與該導電材料相對之一表面上方之一介電材料及在該介電材料與該導電材料之間延伸之一打開容積；及一輸入元件及一輸出元件中之至少一者，其經組態以與該至少一個電子信號處理器電連通。
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