TWI401604B - 用以管理多處理器電腦系統內之系統管理中斷的系統與方法 - Google Patents

用以管理多處理器電腦系統內之系統管理中斷的系統與方法 Download PDF

Info

Publication number
TWI401604B
TWI401604B TW096136173A TW96136173A TWI401604B TW I401604 B TWI401604 B TW I401604B TW 096136173 A TW096136173 A TW 096136173A TW 96136173 A TW96136173 A TW 96136173A TW I401604 B TWI401604 B TW I401604B
Authority
TW
Taiwan
Prior art keywords
interrupt
system management
processor
memory location
specified memory
Prior art date
Application number
TW096136173A
Other languages
English (en)
Other versions
TW200825925A (en
Inventor
Vijay Nijhawan
Madhusudhan Rangarajan
Bi-Chong Wang
Wuxian Wu
Original Assignee
Dell Products Lp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dell Products Lp filed Critical Dell Products Lp
Publication of TW200825925A publication Critical patent/TW200825925A/zh
Application granted granted Critical
Publication of TWI401604B publication Critical patent/TWI401604B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Multi Processors (AREA)
  • Bus Control (AREA)
  • Hardware Redundancy (AREA)

Description

用以管理多處理器電腦系統內之系統管理中斷的系統與方法 發明領域
本揭露大體上與電腦系統與資訊處置系統有關，且尤其與用以管理一多處理器電腦系統內多個中斷之一種系統與方法有關。
 發明背景
隨著資訊之價值與利用持續增加，個人與企業尋求額外的方式來處理與儲存資訊。這些使用者可得之一選項是一資訊處置系統。一資訊處置系統通常處理、編譯、儲存且/或溝通針對商業、個人或其他目的之訊息或資料，從而允許使用者利用該資訊之價值。因為科技和資訊處置之需求與條件在不同使用者或應用間具多樣化，故與所處置之資訊類型有關之資訊處置系統可能會多樣化：用以處置資訊之方法；用以處理、儲存或傳達資訊之方法；經處理、儲存或傳達之資訊量；且以速度與效率處理、儲存或傳達資訊。在資訊處置系統中的該等變化讓資訊處置系統一般化，或為一特定使用者或例如金融交易處理、航空訂位、企業資料儲存或全球通訊之特定使用為組配。此外，資訊處置系統可包括或包含可組配來處理、儲存與傳送資訊之種種硬體與軟體元件，且可包括一或多個電腦系統、資料儲存系統與網路連結系統。
一資訊處置系統可包括具有直接地耦合每個處理器至記憶體資源之一獨特組合之複合處理器。在此環境下，每個處理器能夠處置由該電腦系統產生之中斷。例如，若一單一位元錯誤在記憶體中發生，直接耦合至該記憶體之該處理器將處置與該單一位元錯誤相關之系統管理中斷(SMI)。在該電腦系統的該等處理器之一者處理該系統管理中斷之期間，該電腦系統之其他處理器可繼續執行操作系統指令。在該系統管理中斷之該處置期間中，若該等處理器搶奪所共享的系統資源，則該電腦系統可能變得不穩定且當機。
為了降低在一SMI處理期間因一單一位元錯誤而搶奪共享系統資源之可能性，該中斷處置處理器可在離開關於因該單一位元錯誤之該原始SMI的該中斷處置例行程序時，產生一軟SMI。該軟SMI之發佈導致所有該等處理器處置該軟SMI，因此肇致所有該等處理器認知該單一位元錯誤。以此方法的一個難題是，若在該中斷處置處理器處理該初始SMI的期間發生一第二SMI，則該第二SMI之存在將導致該軟SMI被遺漏，且該單一位元錯誤將無法由該電腦系統內該等其他處理器所認知。
 發明概要
依本揭露，揭示了一系統與方法，其中在一多處理系統之諸處理器中之一者內執行一中斷處置序列期間，一處理器將一原因碼寫入一狀態暫存器以指認中斷之起因。該系統之BIOS碼對一中斷啟始暫存器寫入，而使每個該等處理器進入一中斷處置序列。該系統之每個該等處理器基於該狀態暫存器之內容處置該中斷，肇致每個該等處理器針對本來會導致一本地中斷之一事件同步地處置一中斷。
本文所揭露之系統與方法技術上為有利，蓋因其可針對本來僅會導致產生一個本地系統管理中斷的事件，產生多個同步的系統管理中斷。多個系統管理中斷之此種同步處置，避開了有另一個系統管理中斷待處置之期間發生之系統管理中斷遭遺漏處置或未能加以定址的可能性。因為本文揭露之系統與方法，僅產生本地系統管理中斷之事件將會由該系統每個處理器所認知；而不會在該系統之其他處理器因選擇一取代的中斷事件而加以遺漏。考慮到下文之說明書敘述、申請專利範圍與附圖，其他技術優點將可由熟於此技者明顯看出。
圖式簡單說明
對於本發明實施例與其優點之更完整的理解可藉由參考配合附圖所作之後續敘述而獲得，該附圖中相同的參考號碼表示相同的特徵，以及其中：第1圖係電腦系統的架構之一示意圖；第2圖係用以於一多處理器系統之每個處理器內處置一中斷之一方法步驟的一幅流程圖；以及第3圖係用以執行BIOS內之一系統控制中斷處置器之一方法的一幅流程圖。
 較佳實施例之詳細說明
為了本揭露之目的，一資訊處置系統可包括為商業、科學、控制或其他目的之可操作來計算、分類、處理、發送、接收、檢索、發起、交換、儲存、顯示、證實、偵測、紀錄、複製、處置或利用任何形式之資訊、消息或資料之任何工具或工具之集合體。例如，一資訊處置系統可能為一個人電腦、一網路儲存裝置或任何其他適當的裝置，且一資訊處置系統可能使大小、形狀、性能、功能及價格有所變化。該資訊處置系統可包括隨機存取記憶體(RAM)、諸如一中央處理單元(CPU)或硬體或軟體控制邏輯，唯讀記憶體(ROM)之一或多個處理資源，及/或其他類型之非依電性記憶體。該資訊處置系統之額外元件可包括一或多個磁碟驅動器、為通訊之一或多個具外部裝置之網路埠，以及各種輸入與輸出(I/O)之裝置，如一鍵盤、一滑鼠與一影像顯示器。該資訊處置系統亦可包括一或多個可操作來發送不同硬體元件間通訊之匯流排。
第1圖係一電腦系統之架構的一示意圖，大體上在10指出該電腦系統。電腦系統10係包括四個處理器之一多處理器系統，該四個處理器確認為CPU 0、CPU 1、CPU 2和CPU 3。每個處理器直接地耦合至每個其他的處理器。另外，每個處理器直接地耦合至單獨與該處理器聯結之本地記憶體的一陣列。在第1圖的例子中，CPU 0直接地耦合至確認為記憶體0之一記憶體陣列；CPU 1直接地耦合至記憶體1；CPU 2直接地耦合至記憶體2；CPU 3直接地耦合至記憶體3。
在第1圖的架構中，該等處理器之一者(在這個例子中是CPU 2)耦合至有時被稱為北橋之一第一I/O橋接器14。I/O橋接器14耦合至一第二I/O橋接器15或南橋。一BIOS ROM 16耦合至南橋15。BIOS ROM 16包括標準BIOS軟體以及如第1圖所指出之ACPI電源管理軟體。南橋15內包括一些暫存器，其在第1圖中標示為中斷啟始暫存器18與SMI狀態暫存器20。
本文揭露之該系統與方法關於在一多處理器電腦系統中用以管理中斷之一種方法。例如，當在一單一記憶體陣列中單一位元錯誤的數目達一定的量時，一系統管理中斷會被啟始。被指定來處置該系統管理中斷之該處理器，係直接耦合至包括該等單一位元錯誤的該記憶體陣列之該處理器。例如，假設一定數量之單一位元錯誤已在記憶體1內發生，一系統管理中斷將會被發出，以及CPU 1將處置該系統管理中斷。在此敘述中，因為此處理器是局部或直接地耦合至該系統管理中斷來源之該本地記憶體，故處置該中斷之該處理器將被稱為本地處理器。
當該系統管理中斷之該處置的部分由該本地處理器中斷，該本地處理器對集線器14之該中斷啟始暫存器18寫入，來產生一系統控制中斷。該本地處理器亦對SMI狀態暫存器20寫入一指令碼。對SMI狀態暫存器20寫入之該指令碼包含一本地SMI原因碼，其呈現該系統管理中斷之原因或起因。在該SMI狀態暫存器中之一本地SMI原因碼的存在亦作為旗標，來指出該本地處理器將很快地完成該系統管理中斷之處置。
由於該系統控制中斷之啟始結果，BIOS內之指令碼將週期地檢查該SMI狀態暫存器20，來決定是否對該SMI狀態暫存器寫入一本地SMI原因碼。若尚未對該SMI狀態暫存器寫入一本地SMI原因碼，則SMI狀態暫存器20將為零或空值。一本地SMI原因碼之存在扮演一信號之角色，指出該本地處理器是否會很快完成其中斷處置序列。當一不為零之值最終在SMI狀態暫存器20中發現，BIOS藉由對該中斷啟始暫存器18寫入來針對所有處理器產生一軟系統管理中斷。一旦對中斷啟始暫存器18寫入一旗標，該系統之所有該等處理器執行一系統管理中斷，該中斷使用該SMI狀態暫存器20之該SMI本地原因碼來識別該系統管理中斷之處置期間的反應情況。第2圖係用以於一多處理器系統之每個處理器中處置一中斷之一系列方法步驟的一幅流程圖。在步驟30，該系統的該等處理器之一者進入系統管理模式，以及開始處理一系統管理中斷。在步驟32，該處理器將一空值寫入至該SMI狀態暫存器。該處理器在步驟34中決定該系統管理中斷是否為一本地系統管理中斷。一地區系統管理中斷係最初指定給該處理器之一中斷。例如，就記憶體0中之一單一位元錯誤而言，該系統管理中斷可由CPU 0所處置，且對CPU 0來說，該系統管理中斷可為一本地系統管理中斷。對該系統之其他處理器而言，啟始來記入記憶體0之該單一位元錯誤之隨後的系統管理中斷，不會是一本地系統管理中斷。
若在步驟34中決定該系統管理中斷為一本地系統管理中斷，則在步驟36中該處理器藉由對該中斷啟始暫存器18寫入來產生一系統控制中斷。在步驟38中，該處理器把該本地SMI原因碼寫入該SMI狀態暫存器20，以及在步驟40中，該處理器離開該系統管理中斷之處置。接著在步驟40後，該處理器在步驟42正常運作。然而若在步驟34中決定該系統管理中斷非為一本地系統中斷，則接下來在步驟44中決定該系統管理中斷是否為一軟系統管理中斷。若該系統管理中斷非為一軟系統管理中斷，則在步驟46中處置該標準系統管理中斷，且該處理器在步驟40中離開該系統管理中斷之處置。
若在步驟44中決定該系統管理中斷為一軟系統管理中斷，則接下來在步驟48中決定SMI狀態暫存器20是否為非空值。若在步驟48中決定該SMI狀態暫存器20是否有一空值，則雖知該系統管理中斷係一軟系統管理中斷，但該軟系統管理中斷並未啟始後來在該電腦系統之另一處理器中之一標準中斷之存在。在此情況下，在步驟52中處置該軟系統管理中斷，及該處理器在步驟40中離開該系統管理中斷之該處置。若在步驟48中決定已將一本地SMI原因碼寫入該SMI狀態暫存器，則基於該本地SMI原因碼之該處理器在步驟50中處置該系統管理中斷事件，且該處理器在步驟40中離開該系統管理中斷之該處置。第3圖係用以執行BIOS內之一系統控制中斷處置器的一系列方法步驟之流程圖。在步驟60中，啟始該BIOS內之該系統控制中斷處置器。在步驟62中，該BIOS讀取該SMI狀態暫存器，以及在步驟64中決定該SMI狀態暫存器之值是否為一空值。若該SMI狀態暫存器之值為一空值，該空值指出處置該系統管理中斷之該本地處理器尚未完成該系統管理中斷之該處理，則第3圖之流程圖繞回至步驟62與64。若該SMI狀態暫存器之值非為一空值，該非空值指出處置該系統管理中斷之該本地處理器已完成該系統管理中斷之處理，則在步驟66中該系統控制中斷處置器為其他處理器之每一者產生一軟系統管理中斷，以及通過該本地SMI原因碼給該電腦系統中該等處理器之每一者。在步驟68中，該BIOS之該系統控制中斷處置器終止。
雖然本文揭露之該系統與方法已敘述有關一分散式記憶體組配，然而應了解本文描述之該系統與方法並不限於第1圖所示之該記憶體組配。毋寧說，本文描述之該系統與方法可在任何多處理器系統中應用，以管理在一多處理器系統內各中斷間之衝突。雖然本揭露已被詳細地描述，但應了解，可做出沒有背離後附申請專利範圍所定義之本發明的精神與範圍之各種改變、替換及修改。
10．．．電腦系統
14．．．I/O橋接器
15．．．南橋、集線器
16．．．BIOS ROM
18．．．中斷啟始暫存器
20．．．SMI狀態暫存器
30、32、34、36、38、40、42、44、46、48、50、52、60、62、64、66、68．．．步驟
第1圖係電腦系統的架構之一示意圖；第2圖係用以於一多處理器系統之每個處理器內處置一中斷之一方法步驟的一幅流程圖；以及第3圖係用以執行BIOS內之一系統控制中斷處置器之一方法的一幅流程圖。
30、32、34、36、38、40、42、44、46、48、50、52．．．步驟

Claims (13)

  1. 一種用以管理多處理器系統中的中斷之方法，其包含有下列步驟：在一第一處理器處執行一個中斷處置序列以處置該系統內的一個中斷；寫入一個旗標至一個指定記憶體位置，其中在該指定記憶體位置處之該旗標指認該中斷之起因，並且其中在該指定記憶體位置處之該旗標指出該第一處理器之狀態；以及於檢測到在該指定記憶體位置處之該旗標時，觸發對在該電腦系統之每個處理器處的一個中斷處置序列之啟始，其中每個處理器讀入在該指定記憶體位置處之該旗標，作為對在每個處理器處之該中斷處置序列的一個輸入；其中該方法進一步包含執行在每個處理器處的一個中斷處置序列之步驟，該步驟進一步包含下列子步驟：在每個處理器處，判定該系統管理中斷是否為本地系統管理中斷；在該系統管理中斷為本地系統管理中斷的情況中，藉由寫入至該指定記憶體位置來產生一個系統控制中斷；在該系統管理中斷不為本地系統管理中斷的情況中，判定該系統管理中斷是否為軟系統管理 中斷；若該系統管理中斷不為軟系統管理中斷，則處置一個標準系統管理中斷；及若該系統管理中斷為軟系統管理中斷，則讀取該指定記憶體位置，以基於該指定記憶體位置之內容決定是否執行一個中斷處置序列，此子步驟包含：若該指定記憶體位置包括一個非空值，則基於該非空值執行一個中斷處置序列；及若該指定記憶體位置包括一個空值，則執行一個中斷處置序列來處理該軟系統管理中斷。
  2. 如申請專利範圍第1項之用以管理多處理器系統中的中斷之方法，其中寫入一個旗標至該指定記憶體位置之該步驟，包含寫入一個旗標至該系統內的一個I/O橋接器之一個暫存器的步驟。
  3. 如申請專利範圍第1項之用以管理多處理器系統中的中斷之方法，其中寫入一個旗標至該指定記憶體位置之該步驟，包含寫入一個旗標至該系統內的一個南橋之一個暫存器的步驟。
  4. 如申請專利範圍第1項之用以管理多處理器系統中的中斷之方法，其中啟始在該電腦系統之每個處理器處的一個中斷處置序列之該步驟，包含對該系統的一個I/O橋接器內之一個暫存器寫入，以啟始在該系統的每個處 理器處的一個中斷處置序列的步驟。
  5. 如申請專利範圍第1項之用以管理多處理器系統中的中斷之方法，其中啟始在該電腦系統之每個處理器處的一個中斷處置序列之該步驟，包含對該系統之南橋內的一個暫存器寫入，以啟始在該系統的每個處理器處的一個中斷處置序列的步驟。
  6. 如申請專利範圍第1項之用以管理多處理器系統中的中斷之方法，其中該指定記憶體位置係在該系統之一個I/O橋接器內。
  7. 一種資訊處置系統，其包含：多個處理器；一個中斷啟始暫存器，其與該等多個處理器中之一或多者聯通並邏輯性地耦合至該等多個處理器中之該一或多者；一個中斷狀態暫存器，其與該等多個處理器中之一或多者聯通並邏輯性地耦合至該等多個處理器中之該一或多者；並且其中，當在該等多個處理器中之一第一處理器處啟始一個中斷處置序列時：將一個旗標寫入該中斷狀態暫存器，以引起每個該等多個處理器進入一個中斷處置序列，而於該中斷處置序列中，每個處理器讀取該中斷狀態暫存器之內容，作為對在該處理器處所執行之該中斷處置序列的一個輸入，其中該旗標指認該 中斷之起因，並且其中在該中斷狀態暫存器處之該旗標指出該第一處理器之狀態，其中，在每個處理器處對一個中斷處置序列之執行包含下列步驟：在每個處理器處，判定該系統管理中斷是否為本地系統管理中斷；在該系統管理中斷為本地系統管理中斷的情況中，藉由寫入至該指定記憶體位置來產生一個系統控制中斷；在該系統管理中斷不為本地系統管理中斷的情況中，判定該系統管理中斷是否為軟系統管理中斷；若該系統管理中斷不為軟系統管理中斷，則處置一個標準系統管理中斷；及若該系統管理中斷為軟系統管理中斷，則讀取該指定記憶體位置，以基於該指定記憶體位置之內容決定是否執行一個中斷處置序列，此步驟包含：若該指定記憶體位置包括一個非空值，則基於該非空值執行一個中斷處置序列；及若該指定記憶體位置包括一個空值，則執行一個中斷處置序列來處理該軟系統管理中斷。
  8. 如申請專利範圍第7項之資訊處置系統，其中，若該中 斷狀態暫存器之該內容為一個非空值，則執行與該中斷狀態暫存器之該非空值相對應的一個中斷處置序列。
  9. 如申請專利範圍第7項之資訊處置系統，其中，若該中斷狀態暫存器之該內容為一個空值，則執行與一個軟系統管理中斷之處置動作相對應的一個中斷處置序列。
  10. 如申請專利範圍第7項之資訊處置系統，其中該中斷啟始暫存器係在該系統之一個I/O橋接器內。
  11. 如申請專利範圍第7項之資訊處置系統，其中該中斷啟始暫存器係在該系統之一個南橋內。
  12. 如申請專利範圍第7項之資訊處置系統，其中該中斷狀態暫存器係在該系統之一個I/O橋接器內。
  13. 如申請專利範圍第7項之資訊處置系統，其中該中斷狀態暫存器係在該系統之一個南橋內。
TW096136173A 2006-09-29 2007-09-28 用以管理多處理器電腦系統內之系統管理中斷的系統與方法 TWI401604B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/540,804 US20080082710A1 (en) 2006-09-29 2006-09-29 System and method for managing system management interrupts in a multiprocessor computer system

Publications (2)

Publication Number Publication Date
TW200825925A TW200825925A (en) 2008-06-16
TWI401604B true TWI401604B (zh) 2013-07-11

Family

ID=38701890

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096136173A TWI401604B (zh) 2006-09-29 2007-09-28 用以管理多處理器電腦系統內之系統管理中斷的系統與方法

Country Status (9)

Country Link
US (1) US20080082710A1 (zh)
CN (1) CN101154202B (zh)
BR (1) BRPI0703672A (zh)
DE (1) DE102007046947B4 (zh)
FR (1) FR2907932A1 (zh)
GB (1) GB2442354B (zh)
IE (1) IE20070692A1 (zh)
SG (1) SG141399A1 (zh)
TW (1) TWI401604B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7802042B2 (en) * 2007-12-28 2010-09-21 Intel Corporation Method and system for handling a management interrupt event in a multi-processor computing device
US20090172232A1 (en) * 2007-12-28 2009-07-02 Zimmer Vincent J Method and system for handling a management interrupt event
US7707344B2 (en) * 2008-01-29 2010-04-27 International Business Machines Corporation Interrupt mitigation on multiple network adapters
CN101308469B (zh) * 2008-07-07 2011-08-10 成都市华为赛门铁克科技有限公司 一种软中断负载均衡的实现方法及设备
US7779191B2 (en) * 2008-07-29 2010-08-17 Nvidia Corporation Platform-based idle-time processing
US8122176B2 (en) * 2009-01-29 2012-02-21 Dell Products L.P. System and method for logging system management interrupts
KR20110097447A (ko) * 2010-02-25 2011-08-31 삼성전자주식회사 인터럽트 프록시 기능을 구비한 시스템 온 칩 및 그에 따른 인터럽트 프록시 처리방법
GB2484729A (en) 2010-10-22 2012-04-25 Advanced Risc Mach Ltd Exception control in a multiprocessor system
CN102591821B (zh) * 2011-01-12 2015-08-26 中兴通讯股份有限公司 处理数据上报中断控制方法及装置
CN108399135B (zh) * 2018-03-02 2021-05-18 郑州云海信息技术有限公司 一种磁盘设备识别的控制方法以及相关装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0669582A2 (en) * 1994-02-02 1995-08-30 Advanced Micro Devices, Inc. Immediate system management interrupt source with associated reason register
US5564060A (en) * 1994-05-31 1996-10-08 Advanced Micro Devices Interrupt handling mechanism to prevent spurious interrupts in a symmetrical multiprocessing system
US5996058A (en) * 1996-08-19 1999-11-30 Samsung Electronics Company, Ltd. System and method for handling software interrupts with argument passing
US20020099893A1 (en) * 2001-01-24 2002-07-25 Nguyen Tuyet-Huong Thi System and method for the handling of system management interrupts in a multiprocessor computer system
US20030182351A1 (en) * 2002-03-21 2003-09-25 International Business Machines Corporation Critical datapath error handling in a multiprocessor architecture
US6711642B2 (en) * 2001-04-18 2004-03-23 Via Technologies, Inc. Method and chipset for system management mode interrupt of multi-processor supporting system
US20060021832A1 (en) * 2004-07-30 2006-02-02 Takuya Usui Electric disk brake

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495569A (en) * 1982-06-28 1985-01-22 Mitsubishi Denki Kabushiki Kaisha Interrupt control for multiprocessor system with storage data controlling processor interrupted by devices
KR940001878B1 (ko) * 1990-03-08 1994-03-10 가부시끼가이샤 히다찌세이사꾸쇼 멀티 프로세서시스템 및 인터럽션 제어장치
US5125093A (en) * 1990-08-14 1992-06-23 Nexgen Microsystems Interrupt control for multiprocessor computer system
JP2729343B2 (ja) * 1992-08-28 1998-03-18 三菱電機株式会社 複数個の処理装置を有する情報処理システムおよびこの情報処理システムにおいて用いられる制御装置ならびに処理装置
US5708813A (en) * 1994-12-12 1998-01-13 Digital Equipment Corporation Programmable interrupt signal router
US5721931A (en) * 1995-03-21 1998-02-24 Advanced Micro Devices Multiprocessing system employing an adaptive interrupt mapping mechanism and method
US6272618B1 (en) * 1999-03-25 2001-08-07 Dell Usa, L.P. System and method for handling interrupts in a multi-processor computer
US6282601B1 (en) * 1999-03-31 2001-08-28 International Business Machines Corporation Multiprocessor data processing system and method of interrupt handling that facilitate identification of a processor requesting a system management interrupt
US6633940B1 (en) * 1999-10-11 2003-10-14 Ati International Srl Method and apparatus for processing interrupts in a computing system
US6952749B2 (en) * 2001-05-02 2005-10-04 Portalplayer, Inc. Multiprocessor interrupt handling system and method
US7698689B2 (en) * 2002-08-13 2010-04-13 Phoenix Technologies Ltd. Method for meeting SMI duration limits by time slicing SMI handlers
US7321990B2 (en) * 2003-12-30 2008-01-22 Intel Corporation System software to self-migrate from a faulty memory location to a safe memory location
US7200701B2 (en) * 2004-08-26 2007-04-03 Dell Products L.P. System and method for processing system management interrupts in a multiple processor system
US7689747B2 (en) * 2005-03-28 2010-03-30 Microsoft Corporation Systems and methods for an augmented interrupt controller and synthetic interrupt sources

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0669582A2 (en) * 1994-02-02 1995-08-30 Advanced Micro Devices, Inc. Immediate system management interrupt source with associated reason register
US5671424A (en) * 1994-02-02 1997-09-23 Advanced Micro Devices, Inc. Immediate system management interrupt source with associated reason register
US5564060A (en) * 1994-05-31 1996-10-08 Advanced Micro Devices Interrupt handling mechanism to prevent spurious interrupts in a symmetrical multiprocessing system
US5996058A (en) * 1996-08-19 1999-11-30 Samsung Electronics Company, Ltd. System and method for handling software interrupts with argument passing
US20020099893A1 (en) * 2001-01-24 2002-07-25 Nguyen Tuyet-Huong Thi System and method for the handling of system management interrupts in a multiprocessor computer system
US6711642B2 (en) * 2001-04-18 2004-03-23 Via Technologies, Inc. Method and chipset for system management mode interrupt of multi-processor supporting system
US20030182351A1 (en) * 2002-03-21 2003-09-25 International Business Machines Corporation Critical datapath error handling in a multiprocessor architecture
US20060021832A1 (en) * 2004-07-30 2006-02-02 Takuya Usui Electric disk brake

Also Published As

Publication number Publication date
DE102007046947B4 (de) 2017-10-12
US20080082710A1 (en) 2008-04-03
FR2907932A1 (fr) 2008-05-02
DE102007046947A1 (de) 2008-05-21
CN101154202A (zh) 2008-04-02
GB2442354B (en) 2009-06-17
TW200825925A (en) 2008-06-16
SG141399A1 (en) 2008-04-28
GB2442354A (en) 2008-04-02
IE20070692A1 (en) 2008-05-14
CN101154202B (zh) 2012-01-25
GB0719035D0 (en) 2007-11-07
BRPI0703672A (pt) 2008-06-03

Similar Documents

Publication Publication Date Title
TWI401604B (zh) 用以管理多處理器電腦系統內之系統管理中斷的系統與方法
US8544022B2 (en) Transactional memory preemption mechanism
US9423959B2 (en) Method and apparatus for store durability and ordering in a persistent memory architecture
JP5430756B2 (ja) システム管理モードのためのプロセッサにおける状態記憶の提供
TWI537831B (zh) 多核心處理器、用於執行處理程序切換之方法、用於保全一記憶體區塊之方法、用於致能使用一多核心裝置之異動處理之設備、以及用於執行記憶體異動處理之方法
US7721034B2 (en) System and method for managing system management interrupts in a multiprocessor computer system
US7454547B1 (en) Data exchange between a runtime environment and a computer firmware in a multi-processor computing system
JP2002517034A (ja) エミュレーションコプロセッサ
US7200701B2 (en) System and method for processing system management interrupts in a multiple processor system
US11360809B2 (en) Multithreaded processor core with hardware-assisted task scheduling
US20020099893A1 (en) System and method for the handling of system management interrupts in a multiprocessor computer system
TW201428630A (zh) 將處理器置於漸慢作業模式中之系統與方法
JP4992740B2 (ja) マルチプロセッサシステム、障害検出方法および障害検出プログラム
US20110173503A1 (en) Hardware enabled performance counters with support for operating system context switching
US8732441B2 (en) Multiprocessing system
JP4420055B2 (ja) マルチスレッドプロセッサ及びそれに用いるスレッド間同期操作方法
US7386647B2 (en) System and method for processing an interrupt in a processor supporting multithread execution
US6658510B1 (en) Software method to retry access to peripherals that can cause bus timeouts during momentary busy periods
JPH07141176A (ja) コマンドリトライ制御方式
US7721145B2 (en) System, apparatus and computer program product for performing functional validation testing
JP3172007B2 (ja) ディスク複写処理方式
TW201137608A (en) System and method for handling system failure
JP2004005227A (ja) 演算処理システム、コンピュータ・システム上での例外処理方法、並びにコンピュータ・プログラム
JP2005209117A (ja) タスク実行システム
JP2022107229A (ja) 情報処理装置、制御方法及び制御プログラム