JP4420055B2 - マルチスレッドプロセッサ及びそれに用いるスレッド間同期操作方法 - Google Patents
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- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
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Description
本発明はマルチスレッドプロセッサ及びそれに用いるスレッド間同期操作方法に関し、特にマルチスレッドプロセッサにおけるスレッド間の同期操作に関する。
マルチスレッドプロセッサでは、プログラムを単一プロセス内でスレッドと呼ぶ実行単位に分割して並行実行している。この場合、複数のスレッドはメモリ空間を共有している。したがって、複数のスレッドが共有のデータを扱う際には、データの競合が発生することがあり、このデータの競合が起こらないようにするためにスレッド間の同期操作（あるスレッドが共有のデータを扱っている時に、他のスレッドが共有のデータを扱えないようにする排他的な操作）が行われる。従来のスレッド間の同期操作を図２〜図４に示す。
図２において、ＣＰＵ１０１はスレッド（Ｔｈｒｅａｄ）１０２から指定された命令領域１０５にあるプログラムを実行中である。スレッド１０２はターゲット（Ｔａｒｇｅｔ）１０３と同期をとるために、同期ワード１０６を設定し、その初期値を１（０以外）と設定する。
スレッド１０２の実行が命令領域１０５のＣＨＫ（ｃｈｅｃｋ）命令まで到達すると、同期ワード１０６が参照され、その値が０以外であると、スレッド１０２の状態はＲ（Ｒｕｎｎａｂｌｅ）からＳ（Ｓｕｓｐｅｎｄ）になり、システムで実行されている全てのスレッドがつながれているスレッドキュー（Ｔｈｒｅａｄ Ｑｕｅｕｅ）１０８につながれる。
ＣＰＵ１０１の実行が進むと、図３に示すように、スレッドキュー１０８中のターゲット１０３がＣＰＵ１０１にロードされて実行される。ターゲット１０３の命令領域１０７には、スレッド１０２との同期の完了を知らせるために、ＬＡＣ（ｌｏａｄ ａｎｄ Ｃｌｅａｒ）命令があり、この命令が実行されると、同期ワード１０６の値は、１から０に変更される。
さらに、ＣＰＵ１０１の実行が進むと、図４に示すように、再度、スレッド１０２がロードされて実行され、再度、ＣＨＫ命令から実行され、今度は同期ワード１０６が０のため、その後の命令が継続できる。このようにして、スレッド間の同期を実現することができる。データの受け渡しは、別途取り決めた方法で行われる。
一般的なマルチスレッドプロセッサの方式については、以下の非特許文献に記載されている。
"Ｓｕｎ Ｎｉａｇａｒａ ａｎｄ ａｎ Ｅｖａｌｕａｔｉｏｎ ｏｆ ＳＭＴ ｉｎ ＩＢＭ’ｓ Ｐｏｗｅｒ５"（Ｊｏｈｎ Ｍｅｌｌｏｒ−Ｃｒｕｍｍｅｙ，Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ Ｒｉｃｅ Ｕｎｉｖｅｒｓｉｔｙ，ＣＯＭＰ ５２２ Ｌｅｃｔｕｒｅ４ ７ Ｓｅｐｔｅｍｂｅｒ ２００６）
"Ｓｕｎ Ｎｉａｇａｒａ ａｎｄ ａｎ Ｅｖａｌｕａｔｉｏｎ ｏｆ ＳＭＴ ｉｎ ＩＢＭ’ｓ Ｐｏｗｅｒ５"（Ｊｏｈｎ Ｍｅｌｌｏｒ−Ｃｒｕｍｍｅｙ，Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ Ｒｉｃｅ Ｕｎｉｖｅｒｓｉｔｙ，ＣＯＭＰ ５２２ Ｌｅｃｔｕｒｅ４ ７ Ｓｅｐｔｅｍｂｅｒ ２００６）
しかしながら、上述した従来のスレッド間の同期操作では、スレッド間の同期のために、同期ワードの参照というメモリアクセスが必要なため、同期のためのコストが大きいという問題がある。
また、従来のスレッド間の同期操作では、スレッド間の同期のためのデータの授受が、別のメモリ領域を介して行うため、余計なコストが生ずるという問題がある。
Ｊａｖａ（登録商標）、Ｃ＃、Ｃ等のプログラミング言語で記述されたスレッドを多用するソフトウェアでは、スレッド間の依存関係を保証するために、スレッド間の同期操作が必要になる。スレッド間の同期操作は、通常、メモリを介して同期操作を行い、データの受け渡しを行うため、処理的にコストがかかる操作となり、スレッドを多用するソフトウェアの性能に大きく影響する処理である。
マルチスレッドプロセッサは、その性質から、同期を必要とするスレッドが同一プロセッサ内に存在する可能性が高く、プロセッサ内での同期とデータ受け渡しとが実現できれば、プログラムの性能向上に寄与することが大いに期待できる。
そこで、本発明の目的は上記の問題点を解消し、スレッド間の同期操作を高速化することができるマルチスレッドプロセッサ及びそれに用いるスレッド間同期操作方法を提供することにある。
本発明によるマルチスレッドプロセッサは、複数のスレッドをパイプラインにて並行実行するマルチスレッドプロセッサであって、
前記複数のスレッドの情報各々と当該情報内の各々にシステム内で一意にスレッドを特定するスレッドＩＤ（ｉｄｅｎｔｉｆｉｅｒ）とを保持する保持手段と、
次に実行されるスレッドの命令が同期命令である場合に前記保持手段内に同期対象であるターゲットスレッドがあるか否かをチェックして当該ターゲットスレッドが同一プロセッサ上に存在するか否かを判定する手段と、
前記ターゲットスレッドが前記同一プロセッサ上に存在しないと判定した場合にトラップを発生して対象とするスレッドを前記同一プロセッサ内にロードする手段と、
前記ターゲットスレッドが前記同一プロセッサ上に存在する場合に次の命令発行の時点で次に実行するスレッドを前記ターゲットスレッドとして連続的に前記パイプラインに投入する手段とを備えている。
前記複数のスレッドの情報各々と当該情報内の各々にシステム内で一意にスレッドを特定するスレッドＩＤ（ｉｄｅｎｔｉｆｉｅｒ）とを保持する保持手段と、
次に実行されるスレッドの命令が同期命令である場合に前記保持手段内に同期対象であるターゲットスレッドがあるか否かをチェックして当該ターゲットスレッドが同一プロセッサ上に存在するか否かを判定する手段と、
前記ターゲットスレッドが前記同一プロセッサ上に存在しないと判定した場合にトラップを発生して対象とするスレッドを前記同一プロセッサ内にロードする手段と、
前記ターゲットスレッドが前記同一プロセッサ上に存在する場合に次の命令発行の時点で次に実行するスレッドを前記ターゲットスレッドとして連続的に前記パイプラインに投入する手段とを備えている。
本発明によるスレッド間同期操作方法は、複数のスレッドをパイプラインにて並行実行するマルチスレッドプロセッサに用いるスレッド間同期操作方法であって、
前記マルチスレッドプロセッサにおいて、前記複数のスレッドの情報各々と当該情報内の各々にシステム内で一意にスレッドを特定するスレッドＩＤ（ｉｄｅｎｔｉｆｉｅｒ）とを保持手段に保持しておき、
前記マルチスレッドプロセッサが、次に実行されるスレッドの命令が同期命令である場合に前記保持手段内に同期対象であるターゲットスレッドがあるか否かをチェックして当該ターゲットスレッドが同一プロセッサ上に存在するか否かを判定する処理と、前記ターゲットスレッドが前記同一プロセッサ上に存在しないと判定した場合にトラップを発生して対象とするスレッドを前記同一プロセッサ内にロードする処理と、前記ターゲットスレッドが前記同一プロセッサ上に存在する場合に次の命令発行の時点で次に実行するスレッドを前記ターゲットスレッドとして連続的に前記パイプラインに投入する処理とを実行している。
前記マルチスレッドプロセッサにおいて、前記複数のスレッドの情報各々と当該情報内の各々にシステム内で一意にスレッドを特定するスレッドＩＤ（ｉｄｅｎｔｉｆｉｅｒ）とを保持手段に保持しておき、
前記マルチスレッドプロセッサが、次に実行されるスレッドの命令が同期命令である場合に前記保持手段内に同期対象であるターゲットスレッドがあるか否かをチェックして当該ターゲットスレッドが同一プロセッサ上に存在するか否かを判定する処理と、前記ターゲットスレッドが前記同一プロセッサ上に存在しないと判定した場合にトラップを発生して対象とするスレッドを前記同一プロセッサ内にロードする処理と、前記ターゲットスレッドが前記同一プロセッサ上に存在する場合に次の命令発行の時点で次に実行するスレッドを前記ターゲットスレッドとして連続的に前記パイプラインに投入する処理とを実行している。
すなわち、本発明のマルチスレッドプロセッサは、その保持する複数のスレッド情報内の各々に、システム内で一意のスレッドＩＤ（ｉｄｅｎｔｉｆｉｅｒ）を保持する手段と、ターゲットとするスレッドが同一プロセッサ上に存在しない場合に、トラップを発生する手段と、ターゲットとするスレッドが同一プロセッサ上に存在する場合に、次の命令発行の時点で、次に実行するスレッドを当該ターゲットとするスレッドとして連続的にパイプラインに投入する手段と、あるスレッドの実行したデータを次に続くターゲットとするスレッドの演算の入力とする手段と、ターゲットとするスレッドを、あるスレッドが実行中において実行不可としてパイプラインに投入せず、当該あるスレッドのコンテキスト内にあるデータ（レジスタ）を当該ターゲットとするスレッドのコンテキストに転送する手段とを有することによって、上記の課題を解決することを特徴とする。
より具体的に説明すると、本発明のマルチスレッドプロセッサでは、スレッドデータベース（Ｔｈｒｅａｄ ＤＢ）に、その保持する複数のスレッド情報内の各々に、システム内で一意にスレッドを特定するスレッドＩＤを保持する。
チェック（Ｃｈｅｃｋ）手段は、ターゲットとするスレッドが同一プロセッサ上に存在しない場合に、トラップを発生する。イッシュー（Ｉｓｓｕｅ）手段は、ターゲットとするスレッドが同一プロセッサ上に存在する場合に、次の命令発行の時点で、次に実行するスレッドを当該ターゲットとするスレッドとして、連続的にパイプラインに投入する。
ゲート（Ｇ）手段は、あるスレッドの実行したデータを、次に続くターゲットとするスレッドの演算の入力とする。スイッチ（Ｓｗｉｔｃｈ）手段はターゲットとするスレッドを、あるスレッドが実行中において実行不可として、パイプラインに投入せず、当該あるスレッドのコンテキスト内にあるデータ（レジスタ）を、当該ターゲットとするスレッドのコンテキストに転送する。
このようにして、本発明のマルチスレッドプロセッサでは、同期するスレッドの存在の有無を検出する検出手段［チェック（Ｃｈｅｃｋ）手段及びイッシュー（Ｉｓｓｕｅ）手段］と、スレッド同期のための高速化手段［ゲート（Ｇ）手段及びスイッチ（Ｓｗｉｔｃｈ）手段］とを有することで、多数のスレッドによって構成されるプログラムの同期操作の高速化を図り、よって処理全体の高速化を図ることを可能としている。
つまり、本発明のマルチスレッドプロセッサでは、同期対象のスレッドの存在の有無を検出しているので、スレッド間の同期操作の高速化を達成することが可能となる。
また、本発明のマルチスレッドプロセッサでは、メモリを介することなく、同期操作をプロセッサ内で行うので、スレッド間の同期操作の高速化を達成することが可能となる。
さらに、本発明のマルチスレッドプロセッサでは、スレッド間の同期操作に関わるデータ交換を、パイプラインステージ間で行っているので、スレッド間のデータの交換を高速化することが可能となる。
本発明は、上記のような構成及び動作とすることで、スレッド間の同期操作を高速化することができるという効果が得られる。
次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例によるマルチスレッドプロセッサの動作を示すブロック図である。図１において、スレッドデータベース（Ｔｈｒｅａｄ ＤＢ）１にはその保持する複数のスレッド（Ｔｈｒｅａｄ）＃０〜＃ｎの情報内の各々に、システム内で一意にスレッド＃０〜＃ｎ各々を特定するスレッドＩＤ（ｉｄｎｔｉｆｉｅｒ）が保持されている。
チェック（Ｃｈｅｃｋ）手段３はターゲットとするスレッドが同一プロセッサ上に存在しない場合に、トラップ（ＴＲＡＰ）１０を発生する。イッシュー（Ｉｓｓｕｅ）手段２はターゲットとするスレッドが同一プロセッサ上に存在する場合に、次の命令発行の時点で、次に実行するスレッドをそのターゲットとするスレッドとして、連続的にパイプラインに投入する。
ゲート（Ｇ）手段１１はあるスレッドの実行したデータを、次に続くターゲットとするスレッドの演算の入力とする。スイッチ（Ｓｗｉｔｃｈ）手段１３はターゲットとするスレッドを、あるスレッドが実行中において実行不可として、パイプラインに投入せず、当該あるスレッドのコンテキスト内にあるデータ（レジスタ）を当該ターゲットとするスレッドのコンテキストに転送する。
このように、本発明の一実施例によるマルチスレッドプロセッサには、同期するスレッドの存在の有無を検出する検出手段（チェック手段３及びイッシュー手段２）と、スレッド同期のための高速化手段（ゲート手段１１及びスイッチ手段１３）とを有しているので、多数のスレッド＃１〜＃ｎによって構成されるプログラムの同期操作の高速化を図ることができ、処理全体の高速化を図ることができる。
以上、本発明の一実施例によるマルチスレッドプロセッサについて述べたが、上記のマルチスレッドプロセッサの一般的な動作については、当業者にとってよく知られており、また本発明とは直接関係しないので、その説明については省略する。
次に、図１に示す本発明の一実施例によるマルチスレッドプロセッサの動作について説明する。本発明の一実施例によるマルチスレッドプロセッサでは、ステージ（Ｓｔａｇｅ）Ｉ，Ｄ，Ｅ，Ｍ，Ｃからなるパイプライン処理が実行される。
つまり、ステージＩでは、イッシュー手段２またはチェック手段３による処理が実行され、ステージＤでは、命令デコード（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｉｎｇ）手段４による処理が実行され、ステージＥでは、実行（Ｅｘｅｃｕｔｅ）手段５による処理が実行される。
また、ステージＭでは、メモリアクセス（Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）手段６によるメモリ系（Ｃａｃｈｅ ｍｅｍｏｒｙ，Ｍｅｍｏｒｙ）８へのアクセス処理が実行され、ステージＣでは、命令終了（Ｉｎｓｔｒｕｃｔｉｏｎ Ｃｏｍｐｌｅｔｉｏｎ）処理７が行われる。
図１において、スレッドデータベース１内の、次に実行されるスレッド＃０の命令が、同期命令であると、チェック手段３はスレッドデータベース１内に同期対象であるスレッドがあるかをチェックし、同期対象であるスレッドがない時にその命令をトラップし、オペレーティング・システム（ＯＳ）（図示せず）の介入によって対象とするスレッド（この例の場合はスレッド＃３）をこのプロセッサ内にロードする（図１の１２の処理）。
同期対象であるスレッドがある場合、イッシュー手段２はスレッド＃０の命令投入の次のサイクルにて、スレッド＃３を投入すべく、スレッド＃３の情報を次スレッド（ＮＥＸＴ ｔｈｒｅａｄ）（レジスタ）９に格納する。これによって、スレッド＃０の実行後、続けてスレッド＃３が投入される（図１のステージＩの処理）。
スレッド＃０が実行手段５によって実行されると、その実行結果は、ゲート手段１１を通じて、後続のスレッド＃３の入力となり、スレッド＃３が実行手段５によって実行される時に、データの受け渡しが完了する（図１のステージＥの処理）。
尚、このステージＥでのデータの受け渡しの代替手段として、スレッド＃３を実行せず、その実行スロットを空のままで、スイッチ手段１３を通じてデータの受け渡しをするような構成も可能である。
このように、本実施例では、イッシュー手段２またはチェック手段３による処理の前に、同期対象のスレッドの存在の有無を検出しているので、スレッド間の同期操作の高速化を達成することができる。
また、本実施例では、スレッド間の同期操作をメモリを介さず、同一のプロセッサ内で行うので、スレッド間の同期操作の高速化を達成することができる。
さらに、本実施例では、スレッド間の同期操作に関わるデータ交換を、パイプラインステージ間でデータの受け渡しを行っているので、データの交換を高速化することができる。
１ スレッドデータベース
２ イッシュー手段
３ チェック手段
４ 命令デコード手段
５ 実行手段
６ メモリアクセス手段
７ 命令終了処理
８ メモリ系
９ 次スレッド
１０ トラップ
１１ ゲート手段
１３ スイッチ手段
２ イッシュー手段
３ チェック手段
４ 命令デコード手段
５ 実行手段
６ メモリアクセス手段
７ 命令終了処理
８ メモリ系
９ 次スレッド
１０ トラップ
１１ ゲート手段
１３ スイッチ手段
Claims (6)
- 複数のスレッドをパイプラインにて並行実行するマルチスレッドプロセッサであって、
前記複数のスレッドの情報各々と当該情報内の各々にシステム内で一意にスレッドを特定するスレッドＩＤ（ｉｄｅｎｔｉｆｉｅｒ）とを保持する保持手段と、
次に実行されるスレッドの命令が同期命令である場合に前記保持手段内に同期対象であるターゲットスレッドがあるか否かをチェックして当該ターゲットスレッドが同一プロセッサ上に存在するか否かを判定する手段と、
前記ターゲットスレッドが前記同一プロセッサ上に存在しないと判定した場合にトラップを発生して対象とするスレッドを前記同一プロセッサ内にロードする手段と、
前記ターゲットスレッドが前記同一プロセッサ上に存在する場合に次の命令発行の時点で次に実行するスレッドを前記ターゲットスレッドとして連続的に前記パイプラインに投入する手段とを有することを特徴とするマルチスレッドプロセッサ。 - あるスレッドの実行したデータを次に続く前記ターゲットスレッドの演算の入力とする手段を含むことを特徴とする請求項１記載のマルチスレッドプロセッサ。
- あるスレッドが実行中において前記ターゲットスレッドを実行不可として前記パイプラインに投入せず、前記あるスレッドのコンテキスト内にあるデータを前記ターゲットスレッドのコンテキストに転送する手段を含むことを特徴とする請求項１または請求項２記載のマルチスレッドプロセッサ。
- 複数のスレッドをパイプラインにて並行実行するマルチスレッドプロセッサに用いるスレッド間同期操作方法であって、
前記マルチスレッドプロセッサにおいて、前記複数のスレッドの情報各々と当該情報内の各々にシステム内で一意にスレッドを特定するスレッドＩＤ（ｉｄｅｎｔｉｆｉｅｒ）とを保持手段に保持しておき、
前記マルチスレッドプロセッサが、次に実行されるスレッドの命令が同期命令である場合に前記保持手段内に同期対象であるターゲットスレッドがあるか否かをチェックして当該ターゲットスレッドが同一プロセッサ上に存在するか否かを判定する処理と、前記ターゲットスレッドが前記同一プロセッサ上に存在しないと判定した場合にトラップを発生して対象とするスレッドを前記同一プロセッサ内にロードする処理と、前記ターゲットスレッドが前記同一プロセッサ上に存在する場合に次の命令発行の時点で次に実行するスレッドを前記ターゲットスレッドとして連続的に前記パイプラインに投入する処理とを実行することを特徴とするスレッド間同期操作方法。 - 前記マルチスレッドプロセッサが、あるスレッドの実行したデータを次に続く前記ターゲットスレッドの演算の入力とする処理を実行することを特徴とする請求項４記載のスレッド間同期操作方法。
- 前記マルチスレッドプロセッサが、あるスレッドが実行中において前記ターゲットスレッドを実行不可として前記パイプラインに投入せず、前記あるスレッドのコンテキスト内にあるデータを前記ターゲットスレッドのコンテキストに転送する処理を実行することを特徴とする請求項４または請求項５記載のスレッド間同期操作方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007108783A JP4420055B2 (ja) | 2007-04-18 | 2007-04-18 | マルチスレッドプロセッサ及びそれに用いるスレッド間同期操作方法 |
| US12/102,151 US8117425B2 (en) | 2007-04-18 | 2008-04-14 | Multithread processor and method of synchronization operations among threads to be used in same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007108783A JP4420055B2 (ja) | 2007-04-18 | 2007-04-18 | マルチスレッドプロセッサ及びそれに用いるスレッド間同期操作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008269114A JP2008269114A (ja) | 2008-11-06 |
| JP4420055B2 true JP4420055B2 (ja) | 2010-02-24 |
Family
ID=39873519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007108783A Expired - Fee Related JP4420055B2 (ja) | 2007-04-18 | 2007-04-18 | マルチスレッドプロセッサ及びそれに用いるスレッド間同期操作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8117425B2 (ja) |
| JP (1) | JP4420055B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6051721B2 (ja) * | 2012-09-19 | 2016-12-27 | 株式会社ソシオネクスト | 実行制御方法、およびマルチプロセッサシステム |
| CN104539698B (zh) * | 2014-12-29 | 2018-01-26 | 哈尔滨工业大学 | 一种基于延时修正的多线程套接字同步通信接入方法 |
| CN109445854B (zh) * | 2018-10-31 | 2019-11-05 | 中科驭数（北京）科技有限公司 | 数据传输方法及装置 |
| US11294672B2 (en) | 2019-08-22 | 2022-04-05 | Apple Inc. | Routing circuitry for permutation of single-instruction multiple-data operands |
| US11256518B2 (en) * | 2019-10-09 | 2022-02-22 | Apple Inc. | Datapath circuitry for math operations using SIMD pipelines |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3557947B2 (ja) | 1999-05-24 | 2004-08-25 | 日本電気株式会社 | 複数のプロセッサで同時にスレッドの実行を開始させる方法及びその装置並びにコンピュータ可読記録媒体 |
| JP3796124B2 (ja) | 2001-03-07 | 2006-07-12 | 株式会社ルネサステクノロジ | スレッド間優先度可変プロセッサ |
| US6470487B1 (en) * | 2001-04-25 | 2002-10-22 | Lsi Logic Corporation | Parallelization of resynthesis |
| US7080376B2 (en) * | 2001-09-21 | 2006-07-18 | Intel Corporation | High performance synchronization of accesses by threads to shared resources |
| US7363474B2 (en) | 2001-12-31 | 2008-04-22 | Intel Corporation | Method and apparatus for suspending execution of a thread until a specified memory access occurs |
| US7493615B2 (en) * | 2003-05-01 | 2009-02-17 | Sun Microsystems, Inc. | Apparatus and method for synchronizing multiple threads in an out-of-order microprocessor |
| US7430737B2 (en) * | 2003-12-04 | 2008-09-30 | Sun Microsystems, Inc. | Processor and method for supporting compiler directed multithreading management |
| US20060026388A1 (en) * | 2004-07-30 | 2006-02-02 | Karp Alan H | Computer executing instructions having embedded synchronization points |
-
2007
- 2007-04-18 JP JP2007108783A patent/JP4420055B2/ja not_active Expired - Fee Related
-
2008
- 2008-04-14 US US12/102,151 patent/US8117425B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US8117425B2 (en) | 2012-02-14 |
| JP2008269114A (ja) | 2008-11-06 |
| US20080263552A1 (en) | 2008-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090406 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090414 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090714 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090824 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091020 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091110 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091123 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4420055 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131211 Year of fee payment: 4 |
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| LAPS | Cancellation because of no payment of annual fees |