TWI400772B - Flash memory manufacturing method - Google Patents

Description

快閃記憶體之製造方法 技術領域

本發明係有關於非依電性記憶體，特別是有關於快閃記憶體元件之製造方法。

背景技術

快閃記憶體元件依據晶格(cell)之構成及動作分成NAND型與NOR型。

依據於單位晶格中使用之電荷儲存層之物質種類分成浮動閘極系列之記憶體元件、及MONOS(金屬氧化物氮氧化物半導體(Metal Oxide Nitride Oxide Semiconductor))構造或SONOS(矽氧化物氮氧化物半導體(Silicon Oxide Nitride Oxide Semiconductor))構造之記憶體元件。

浮動閘極系列之記憶體元件係使用電位井以實現記憶特性之元件，而MONOS或SONOS系列則是使用捕捉點(trap site)以實現記憶特性，且該捕捉點存在於作為介電膜之氮化矽膜之塊材內、或存在於介電膜與介電膜間之介面等。又，當控制閘極係由金屬構成時稱作MONOS，而當控制閘極係由多晶矽構成時則稱作SONOS。

特別是，SONOS或MONOS型相較於浮動閘極型之快閃記憶體，具有相對容易之比例調整(scaling)、經改善之耐久性及均等之臨界電壓等優點。但是，因高積體化而使穿隧絕緣膜與阻隔絕緣膜之厚度變薄時，會造成紀錄保存性與 耐久性特性降低。

為解決如此問題，便有人提出了使用高介電率(high－k)絕緣膜取代既存之氧化矽膜作為阻隔絕緣膜。但是，在蒸鍍阻隔絕緣膜用之高介電率氧化膜時產生之捕捉(trap)會在以高電壓之抹除動作條件下，使通過電極之電子產生內穿隧(back tunneling)。也就是說，在對控制閘極施加控制電壓，使作為電荷儲存層之氮化膜之電子透過通道移動的F－N穿隧(Fowler－Nordheim隧道式技術)動作時，自控制閘極通過阻隔絕緣膜之電荷，會有殘留於電荷儲存層之塊材或界面的問題。因此，由於如此之內穿隧而產生之臨界電壓變化，造成儲存資訊之快閃記憶體之動作特性降低。

為解決前述問題點，先前技術中於蒸鍍後進行800℃以上高溫之RTA(快速熱退火(Rapid Thermal Anneal))熱處理，以使阻隔絕緣膜之特性最適化。但是，即使使用如此之方法，對於提升阻隔氧化膜特性之改善方面仍有限。

發明揭示

因此，為解決如前述之先前技術之問題點，本發明之目的係提供一種可透過高壓濕式熱處理除去阻隔絕緣膜內之捕捉點，以提升電荷之阻隔效率之快閃記憶體之製造方法。

為達成前述目的，本發明係提供一種包含有以下步驟 之快閃記憶體之製造方法：於半導體基板上形成穿隧絕緣膜；於前述穿隧絕緣膜上形成電荷儲存膜；於前述電荷儲存膜上形成阻隔絕緣膜；對形成有前述阻隔絕緣膜之前述半導體基板進行高溫熱處理；及對已進行高溫熱處理之前述半導體基板進行低溫濕式熱處理，前述低溫溼式熱處理係在2~100氣壓之環境氣體中進行，且使用水蒸氣以修復前述阻隔絕緣膜之氧缺陷並修復界面缺陷者。

本發明於高溫熱處理以後，藉進行低溫濕式之熱處理以除去阻隔絕緣膜之缺陷，且藉由缺陷之除去，可除去在快閃記憶體之抹除動作時產生之內穿隧，而可有效率地進行抹除動作。因此，本發明具有可提升快閃記憶體元件之電子特性之效果。

實施發明之最佳態樣

以下，參照附加圖式詳細說明本發明之較佳實施態樣。

第1A圖~第1E圖係用以說明依據本發明較佳實施態樣製造快閃記憶體之方法之截面圖。

參照第1A圖，於半導體基板100上形成有穿隧絕緣膜110，且該穿隧絕緣膜110以氧化矽構成為佳。又，該穿隧絕緣膜110之厚度調整成在抹除動作時電荷可藉由F－N穿隧輕易地流出至通道領域，且在寫入動作時電荷可輕易地流入電荷儲存層。因此，該穿隧絕緣膜110以形成為5nm以下之厚度為佳。

參照第1B圖，形成於半導體基板100上之穿隧絕緣膜110之上部形成有電荷儲存膜120。該電荷儲存膜120係用以儲存自基板之通道領域通過穿隧絕緣膜110之電子而設置。又，該電荷儲存膜120以氮化矽膜構成為佳。

接著，參照第1C圖，於電荷儲存膜120之上部形成有阻隔絕緣膜130，且該阻隔絕緣膜130可防止在寫入動作時，通過穿隧絕緣膜110之電子進入控制閘極。又，可防止在抹除動作時自控制閘極之電子流入電荷儲存膜120。因此，阻隔絕緣膜130係具有高介電率之high－k介電體，以使用例如含有Al₂ O₃ 、HfO₂ 、ZrO₂ 、T_a2 O₅ 、TiO₂ 、YO₂ 等高介電物質之物質為佳。可更佳地使用，可於高溫熱處理製程時確保熱穩定性之矽酸鉿、矽酸鋯、矽酸釔或鑭系列(Ln)金屬矽酸鹽等。

接著，對形成有阻隔絕緣膜130之半導體基板100實施高溫熱處理。

也就是說，以約800℃以上進行高溫之熱處理，且為使溫度快速上升至目的溫度便利用RTP(快速熱處理)。即，相較於花時間緩緩提升溫度，熱處理裝備係在容許之限度內於短時間使溫度上升。在達到目的溫度以後，進行至少1分鐘之退火程序，藉由於高溫下進行退火，阻隔絕緣膜130內之缺陷會被固化。

阻隔絕緣膜130內之缺陷區分為點缺陷、線缺陷、及面缺陷。根本而言，高溫狀態下之固化係使粒子之能量上升，且高溫粒子移動至能量集中所造成之缺陷，以修復該缺陷 之程序。但是，在如此高溫狀態之固化時，欲完全固化具有氧之阻隔絕緣膜130仍有限。也就是說，不易修復因氧濃度不足所造成之粒子不一致、或因氧不足所造成之氧空位缺陷。又，對線缺陷或面缺陷之修復亦具有一定之限制是自不待言的。

因此，於進行高溫熱處理後再進行低溫熱處理。低溫熱處理係以約200℃~600℃之溫度，於高壓環境氣體中進行，且在低溫熱處理時，對氮或氬等非活性氣體環境氣體供給水蒸氣，以於高壓之環境氣體中進行熱處理。以在10氣壓之氮中含有2氣壓蒸氣之環境氣體中，以250℃之溫度進行10分鐘為佳，且因低溫熱處理係於高壓中進行，故蒸氣中含有之氧會侵入阻隔絕緣膜130並修復殘留於阻隔絕緣膜130內之缺陷。又，可於低溫熱處理時之氣體壓力為2~100氣壓中進行。

參照第1D圖，於已進行高溫熱處理與低溫熱處理之半導體基板100之阻隔絕緣膜130上部形成有控制閘極膜140，且該控制閘極膜140以Ti、Ta、TaN、TiN或多晶矽構成為佳。

參照第1E圖，於控制閘極膜140之上部藉使用通常之光刻製程，形成有閘極形成用之蝕刻光罩(未圖示者)。例如，於以多晶矽構成控制閘極膜140時，蝕刻光罩則以氮化物構成為佳。

接著，非等向蝕刻形成有蝕刻光罩之半導體基板100，以形成有閘極圖案200，且藉由閘極圖案200之形成，於半 導体基板100上形成有由穿隧絕緣層115、電荷儲存層125、阻隔絕緣層135、及控制閘極層145所構成之閘極圖案200。又，閘極圖案200之側面，更可具有以氮化物構成之側壁間隔(未圖示者)。

然後，於閘極圖案200之兩側進行離子注入製程，以形成有源極/汲極領域150A、150B。

第2圖係顯示測量依據本發明較佳實施態樣所形成之快閃記憶體之閘極漏電流之表。

參照第2圖，其中Y軸係顯示閘極漏電流，且X軸係顯示在各以矽氧化物(SiO₂ )構成穿隧絕緣層、以矽氮化物(Si₃ N₄ )構成電荷儲存層、及以鋁氧化物(Al₂ O₃ )構成阻隔絕緣層時，施加於阻隔絕緣層之電場。

可知在進行低溫濕式熱處理時，藉由除去阻隔絕緣層之缺陷或氧空位，可在抹除動作時減少漏電流。也就是說，可知即使在抹除動作時透過阻隔絕緣物施加負電場會使負電場值上升，但其閘極之漏電流仍顯著地較未進行低溫濕式熱處理時低。

又，在寫入動作時，雖透過阻隔絕緣層施加正電場，但此時之漏電流特性仍受穿隧絕緣層影響。因此，可知會表現出與低溫濕式熱處理無關之漏電流特性。

第3圖係顯示依據本發明較佳實施態樣快閃記憶體之抹除動作之速度的表。

參照第3圖，Y軸代表平能帶電壓(V_FB )，而X軸代表時間。平能帶電壓係顯示為使依據電荷移動之能帶平坦化而 需施加之電壓，且前述電荷係存在於構成閘極圖案之要素中，並且該平能帶電壓與存在於儲存電荷之電荷儲存層之電子的量有密切關係。又，V_FB 隨著抹除時間越長而減少，但係因電荷儲存層之電子透過穿隧絕緣層被抹除的緣故。但是，在控制閘極層施加高的負電壓時，電荷儲存層之電子雖仍會流出穿隧絕緣膜，但控制閘極層因通過阻隔絕緣層並流入電荷儲存層之電子，而完全無法進行抹除動作。因此，V_FB 會上升。

第3圖中，在未進行熱處理時施加高的負電壓的話，會因阻隔絕緣層之漏電流之原因，而增加自控制閘極層至阻隔絕緣層之電子的流入量。因此，V_FB 會上升。

但是，在已進行低溫濕式熱處理時，可除去漏電流之原因並減少流入阻隔絕緣層之電子量，而順利地進行抹除動作。

第4圖係顯示依據本發明較佳實施態樣快閃記憶體之紀錄維護性之特性分析結果的表。

參照第4圖，Y軸代表平能帶電壓V_FB ，而X軸代表時間。紀錄保存性係評價儲存於快閃記憶體之電子於特定溫度中損失之量的程度者。因此，平能帶電壓與電荷儲存層之電子的數量有密切的關連。為與前述同樣地依據有無使用低溫濕式熱處理進行評價，故於相同之V_FB (5.8V)下確認隨時間V_FB 之減少程度。

通常，在施加熱時，電荷儲存層之電子會獲得能量並往導電帶移動，此時，損失電子之方向通常會朝向穿隧絕 緣層。但是，第4圖中係故意施加正的閘電壓Vg使電子之損失方向朝向阻隔絕緣層。

於第4圖中，可知在進行低溫濕式熱處理時，可防止通過阻隔絕緣層之電荷損失，且其電荷損失速度較未進行熱處理時顯著地低。

如前述，於一般之高溫熱處理時，不但會產生更多的氧化，亦會在矽與絕緣膜間之界面造成薄膜厚度之變化，而對界面特性產生影響。因此，於高溫熱處理後亦需防止界面有更多的氧化產生。由如此之觀點看來，於低溫中進行高溫濕式熱處理具有可抑制更多的氧化之效果。

又，低溫濕式熱處理時，可藉由被熱活性化之蒸氣同時供給氫與氧，並除去絕緣膜之缺陷。也就是說，氧會除去絕緣膜之缺氧，而氫則會藉由小的原子尺寸更深地侵入，且與界面之未結合(矽懸鍵)更加地反應而提升界面特性。

以上，於本發明之詳細說明中詳細地說明關於具體的實施態樣，但具有前述技術領域中通常之知識者應明白，只要不超過專利申請之範圍，本發明可做各種變化。因此，本發明範圍並未限定於前述之實施態樣，應限定為依據專利申請範圍之記載及與其相同者。

100‧‧‧半導體基板

110‧‧‧穿隧絕緣膜

115‧‧‧穿隧絕緣層

120‧‧‧電荷儲存膜

125‧‧‧電荷儲存層

130‧‧‧阻隔絕緣膜

135‧‧‧阻隔絕緣層

140‧‧‧控制閘極膜

145‧‧‧控制閘極層

150A‧‧‧源極領域

150B‧‧‧汲極領域

200‧‧‧閘極圖案

第1A圖係用以說明依據本發明較佳實施態樣製造快閃記憶體之方法之截面圖。

第1B圖係用以說明依據本發明較佳實施態樣製造快閃 記憶體之方法之截面圖。

第1C圖係用以說明依據本發明較佳實施態樣製造快閃記憶體之方法之截面圖。

第1D圖係用以說明依據本發明較佳實施態樣製造快閃記憶體之方法之截面圖。

第1E圖係用以說明依據本發明較佳實施態樣製造快閃記憶體之方法之截面圖。

第2圖係顯示測量依據本發明較佳實施態樣所形成之快閃記憶體之閘極漏電流之表。

第3圖係顯示依據本發明較佳實施態樣快閃記憶體之抹除動作之速度的表。

第4圖係顯示依據本發明較佳實施態樣快閃記憶體之紀錄維護性之特性分析結果的表。

Claims (6)

1. 一種快閃記憶體之製造方法，包含有以下步驟：於半導體基板上形成穿隧絕緣膜；於前述穿隧絕緣膜上形成由氮化矽膜或其他絕緣膜所構成之電荷儲存膜；於前述電荷儲存膜上形成阻隔絕緣膜；以800℃以上之高溫，對已形成有前述阻隔絕緣膜之前述半導體基板進行高溫熱處理；及對已進行前述高溫熱處理之前述半導體基板進行200℃~600℃之低溫濕式熱處理；前述低溫濕式熱處理係在2~100氣壓之氣體環境中進行，且使用水蒸氣以修復前述阻隔絕緣膜之氧缺陷並修復界面缺陷者；並且作為具有高介電率之high-k(高介電率)介電體，前述阻隔絕緣膜係由選自於由Al₂ O₃ 、HfO₂ 、ZrO₂ 、Ta₂ O₅ 、TiO₂ 及YO₂ 所構成群組中之至少一者所構成，或者是矽酸鉿、矽酸鋯、矽酸釔或鑭系列之金屬矽酸鹽。
2. 如申請專利範圍第1項之快閃記憶體之製造方法，其中前述低溫濕式熱處理係對氮或氬等非活性氣體環境供給水蒸氣。
3. 如申請專利範圍第2項之快閃記憶體之製造方法，其中前述低溫濕式熱處理係在10氣壓之氮中含有2氣壓蒸氣之氣體環境中，以250℃之溫度進行者。
4. 如申請專利範圍第1至3項中任一項之快閃記憶體之製 造方法，其於到達目的溫度後，會進行至少1分鐘之退火過程。
5. 如申請專利範圍第1項之快閃記憶體之製造方法，其在前述低溫濕式熱處理以後，更具有以下步驟：於前述阻隔絕緣膜上形成控制閘極膜；及在前述控制閘極膜上形成蝕刻光罩，並透過蝕刻形成閘極圖案。
6. 如申請專利範圍第5項之快閃記憶體之製造方法，其中前述控制閘極膜係Ti、Ta、TaN、TiN或多晶矽。