TWI386909B - 顯示器驅動電路及調整顯示器之輸出亮度的方法 - Google Patents

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Description

顯示器驅動電路及調整顯示器之輸出亮度的方法
本發明係關於顯示器，更係關於顯示器之驅動電路。
第1圖為依據先前技術之顯示器驅動電路的示意圖。驅動電路100包括畫素102以及用以驅動畫素102之輸出級104。驅動電路100之輸出級104又包括一p型金氧半場效電晶體(p-type-MOSFET)電晶體112及一n型金氧半場效電晶體(n-type-MOSFET)電晶體114，兩電晶體112及114各包括一閘極耦接至該一畫素訊號Sp 並接受其控制，使該畫素102上之電壓切換於高壓VH 及低壓(接地電壓)VGND 之間而開啟或關閉。
施加於畫素102上之輸出電壓Vout 往往影響畫素之亮度，然而，顯示器本身之性質也會導致畫面亮度出現些微變化。以碳奈米管顯示器(carbon nanotube display，CNDP)為例，基於其本身之特性，碳奈米管顯示器常因老化而導致亮度漸增。針對上述情況，驅動電路100必需包括一調校裝置130以達成調整顯示器亮度之目的。舉例而言，該調校裝置130為第1圖中p型金氧半場效電晶體T1 與n型金氧半場效電晶體T2 所形成之傳輸閘，接受一偏壓Vbias 之控制而調整該調校裝置130之等效電阻值，進而校準該畫素102之顯示亮度。
然而，值得注意的是，由於電晶體T1本身之耦合效應(閘極與汲極/源極間存在耦合電容)，使得畫素102上之輸出電壓Vout 反過來影響偏壓Vbias ，如第2圖所示。其中畫素102上之輸出電壓Vout 隨畫素訊號Sp 而變動於兩電壓位準之間。當輸出電壓Vout 由低壓VGND 切換至高壓VH 時，會使偏壓Vbias 之電壓陡升而產生一突波P1 ；而當輸出電壓Vout 由高壓VH 切換至低壓VGND 時，則會使偏壓Vbias 之電壓劇降而產生另一突波P2 。再者，由於顯示器之驅動電路100為一高壓裝置，而操作於畫素102上之高壓VH ，舉例而言，可高達110伏特，使得偏壓Vbias 因上述耦合效應而產生之突波變得不可忽略。一旦偏壓Vbias 發生變動，該調校裝置130之等效電阻值亦隨之改變，進而造成顯示器畫面出現閃爍、跳動等不穩定之現象。
本發明提供一種顯示器驅動電路，用以驅動一顯示器之至少一畫素，該顯示器驅動電路包括一輸出級、一調校裝置、以及一突波抑制裝置。其中該輸出級耦接至該畫素，並受一畫素訊號控制使該畫素上之一輸出電壓切換於一低位準與一高位準之間；該調校裝置耦接於該輸出級與該畫素之間，包括一輸入端用以接受一偏壓之控制而調整該調校裝置之等效電阻值以校準該畫素之顯示亮度；以及該突波抑制裝置耦接於該調校裝置之該輸入端與該畫素訊號之間，用以抑制該偏壓中因該輸出電壓之電壓位準切換所產生之突波。
本發明另提供一種調整顯示器輸出亮度的方法，包括配置一驅動電路，該驅動電路包括至少一輸出級，其中該輸出級耦接至一顯示器之一畫素，而該輸出級接受一畫素訊號控制使該畫素上之一輸出電壓切換於一低位準對一高位準之間；配置一調校裝置於該輸出級與該畫素之間；施加一偏壓於該調校裝置以調整該調校裝置之等效電阻值而校準該畫素之顯示亮度；以及抑制該偏壓上因該輸出電壓之電壓切換所產生之突波。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉數較佳實施例，並配合所附圖示，作詳細說明如下。
第3圖為依據本發明之驅動電路示意圖。驅動電路300包括一畫素302、一輸出級304、一調校裝置330。其中輸出級304耦接至畫素302，並受一畫素訊號Sp 控制而使畫素上之一輸出電壓Vout 切換於一高位準VH 及一低位準VGND 之間。該調校裝置330耦接於該輸出級304與該畫素302之間，包括一輸入端A用以接受一偏壓Vbias 之控制而調整該調校裝置330之等效電阻值，最後達到校準該畫素之顯示亮度的目的。為了解決先前技術所述之問題，本發明之驅動電路300更包括一突波抑制裝置340，其耦接於該調校裝置330之輸入端A與該畫素訊號Sp 之間，用以抑制該偏壓Vbias 中因該輸出電壓Vout 之電壓切換所產生之突波。
在一實施例中，本發明之驅動電路300之該突波抑制裝置340包括一電壓下拉裝置341，用以當該輸出電壓Vout 由低位準切換至高位準時，將該偏壓Vbias 之電壓拉低。在本實施例中，該電壓下拉裝置341所執行之動作乃由一n型金氧半場效電晶體T3 所完成，其中該電晶體T3 以閘極耦接該畫素訊號Sp 、以汲極耦接該調校裝置330之該輸入端A，並以源極耦接一低壓點。為求方便說明，上述低壓點在本實施例中與接地電壓VGND 相同，但實際情形不必以此為限。當該畫素訊號Sp 為高位準而使電晶體T3 開啟時，會使其汲極與源極導通，並將其汲極上較高的電壓位準即時往下拉至該接地電壓VGND ，目的在產生與上述第2圖中之突波P1 相抵消之電壓。此外，上述電壓下拉裝置341更包括一脈波產生器351，熟悉本技藝人士可知，當畫素訊號Sp 被送至電晶體T3之閘極前，可先調整成脈波之型式。該脈波產生器351可由複數個邏輯閘串接而成，此為先前技術，故在此不再贅述。
同樣地，本發明之驅動電路300之該突波抑制裝置340又包括一電壓上拉裝置342，用以當該輸出電壓Vout 由高位準切換至低位準時，將該偏壓Vbias 之電壓拉高。在本實施例中，該電壓上拉裝置342所執行之動作乃由一p型金氧半場效電晶體T4 所完成，其中該電晶體T4 以閘極耦接該畫素訊號Sp 、以汲極耦接該調校裝置330之該輸入端A，並以源極耦接一高壓點。為求方便說明，上述高壓點在本實施例中與高壓VH 相同，但實際情形不必以此為限。當該畫素訊號Sp 為低位準而使電晶體T4 開啟時，會使其汲極與源極導通，並將其汲極上較低的電壓位準即時往上拉至該高壓VH ，目的在產生與上述第2圖中之突波P2 相抵消之電壓。此外，上述電壓下拉裝置341更包括一脈波產生器352，熟悉本技藝人士可知，當畫素訊號Sp 被送至電晶體T3之閘極前，可先調整成脈波之型式，而該脈波產生器351可由複數個邏輯閘串接而成，此為先前技術，故在此不再贅述。
本發明之驅動電路300之該突波抑制裝置340更包括一偏壓傳輸裝置343，其耦接於一偏壓源(圖未示)與該調校裝置330之該輸入點A之間，用以將該偏壓源提供之偏壓Vbias 傳輸至該調校裝置330之輸入端A上。該偏壓源提供一穩定之偏壓Vbias ，然而，實際上該調校裝置330之輸入點A之電壓位準可能並非穩定，故此偏壓傳輸裝置343將該穩定之偏壓Vbias 傳輸至該調校裝置330，即意味將調校裝置330之電壓拉回正常準位。該偏壓傳輸裝置343具有多種實施方式，舉例而言，其可為由一n型金氧半場效電晶體T5 及一p型金氧半場效電晶體T6 所組成之傳輸閘。其中電晶體T5 及電晶體T6 之閘極皆耦接至畫素訊號Sp ，電晶體T5 之源極與電晶體T6 之汲極皆耦接至該偏壓源，而電晶體T5 之汲極與電晶體T6 之源極皆耦接至該調校裝置330之輸入點A。
在一實施例中，本發明之突波抑制裝置340可同時具有該電壓下拉裝置341、該電壓上拉裝置342、以及該偏壓傳輸裝置343。第4A圖表示輸出電壓Vout 之波型時序圖，而第4B圖則為上述突波抑制裝置340對應輸出電壓Vout 所產生之波型時序圖。第4B圖中，時序之第1段、第2段及第3段分別由該電壓下拉裝置341、該偏壓傳輸裝置343及該電壓上拉裝置342所造成。時序之第1段，電壓位準被拉下至接地電壓VGND 以期與第2圖中之突波P1 抵消，在第2段，電壓位準回復至理想之Vbias ，而在第3段，電壓位準被拉上至VH 以期與第2圖中之突波P2 抵消。藉由本發明之突波抑制裝置340，調校裝置330所接收之電壓可被控制在穩定之偏壓Vbias 上，使先前技術中畫面亮度不穩的問題獲得解決。
第5圖為依據本發明之調整顯示器輸出亮度的方法流程圖。請一併參照第3圖，該方法包括：於步驟S502中，配置一驅動電路300，該驅動電路300包括至少一輸出級304，其中該輸出級304耦接至一畫素302，而該輸出級接受一畫素訊號Sp 控制使該畫素上之一輸出電壓Vout 切換於一高位準VH 及一低位準VGND 之間；於步驟S504中，配置一調校裝置330於該輸出級304與該畫素302之間；於步驟S506中，施加一偏壓Vbias 於該調校裝置330以調整該調校裝置330之等效電阻值，進而校準該畫素之顯示亮度；最後於步驟S508中，抑制該偏壓Vbias 因該輸出電壓Vout 之電壓切換所產生之突波。其中步驟S508又包括在步驟S512中，當該輸出電壓Vout 由一低位準切換至一高位準時將該偏壓Vbias 之電壓拉低；以及在步驟S514中，當該輸出電壓Vout 由一高位準切換至一低位準時將該偏壓Vbias 之電壓拉高。
在本發明的範圍內，將包含所有修飾及改變，將由下述的申請專利範圍所保護。
100．．．驅動電路
102．．．畫素
104．．．輸出級
130．．．調校裝置
112．．．電晶體
114．．．電晶體
A．．．輸入點
T1 ．．．電晶體
T2 ．．．電晶體
VH ．．．高壓
VGND ．．．低壓
Vbias ．．．偏壓
Vout ．．．輸出電壓
300．．．驅動電路
302．．．畫素
304．．．輸出級
330．．．調校裝置
340．．．突波抑制裝置
341．．．電壓下拉裝置
342．．．電壓上拉裝置
343．．．偏壓傳輸裝置
351．．．脈波產生器
352．．．脈波產生器
A．．．輸入點
Sp ．．．畫素訊號
T3 ．．．電晶體
T4 ．．．電晶體
T5 ．．．電晶體
T6 ．．．電晶體
VH ．．．高壓
VGND ．．．低壓
Vbias ．．．偏壓
Vout ．．．輸出電壓
第1圖為依據先前技術之顯示器驅動電路的示意圖；
第2圖為偏壓與輸出電壓之關係示意圖；
第3圖為依照本發明之驅動電路示意圖；
第4A圖為輸出電壓之波型時序圖；
第4B圖則為上述突波抑制裝置對應輸出電壓所產生之波型時序圖；
第5圖為依照本發明之調整顯示器輸出亮度的方法流程圖。
300．．．驅動電路
302．．．畫素
304．．．輸出級
330．．．調校裝置
340．．．突波抑制裝置
341．．．電壓下拉裝置
340．．．電壓上拉裝置
343．．．偏壓傳輸裝置
351．．．脈波產生器
352．．．脈波產生器
A．．．輸入點
T3 ．．．電晶體
T4 ．．．電晶體
T5 ．．．電晶體
T6 ．．．電晶體
VH ．．．高壓
VGND ．．．低壓
Sp ．．．畫素訊號
Vbias ．．．偏壓
Vout ．．．輸出電壓

Claims (16)

  1. 一種顯示器驅動電路，用以驅動一顯示器之至少一畫素，該顯示器驅動電路包括：一輸出級，耦接至該畫素，並受一畫素訊號控制使該畫素上之一輸出電壓切換於一低位準及一高位準之間；一調校裝置，耦接於該輸出級與該畫素之間，包括一輸入端用以接受一偏壓之控制而調整該調校裝置之等效電阻值以校準該畫素之顯示亮度；以及一突波抑制裝置，耦接於該調校裝置之該輸入端與該畫素訊號之間，用以抑制該偏壓中因該輸出電壓之電壓位準切換所產生之突波。
  2. 如申請專利範圍第1項所述之顯示器驅動電路，其中該突波抑制裝置包括一電壓下拉裝置，用以當該輸出電壓由該低位準切換至該高位準時將該偏壓之電壓拉低。
  3. 如申請專利範圍第2項所述之顯示器驅動電路，其中該電壓下拉裝置包括一第一電晶體，更包括：一第一閘極，耦接至該畫素訊號；一第一汲極，耦接至該調校裝置之該輸入端；以及一第一源極，耦接至一低壓點。
  4. 如申請專利範圍第2項所述之顯示器驅動電路，其中該電壓下拉裝置更包括一第一脈波產生器，耦接於該畫素訊號與該第一閘極之間，用以產生一第一脈波。
  5. 如申請專利範圍第1項所述之顯示器驅動電路，其中該突波抑制裝置更包括一電壓上拉裝置，用以當該輸出電壓由該高位準切換至該低位準時將該偏壓之電壓拉高。
  6. 如申請專利範圍第5項所述之顯示器驅動電路，其中該電壓上拉裝置為一第二電晶體，包括：一第二閘極，耦接至該畫素訊號；一第二汲極，耦接至該調校裝置之該輸入端；以及一第二源極，耦接至一高壓點。
  7. 如申請專利範圍第6項所述之顯示器驅動電路，其中該電壓上拉裝置更包括一第二脈波產生器，耦接於該畫素訊號與該第二閘極之間，用以產生一第二脈波。
  8. 如申請專利範圍第1項所述之顯示器驅動電路，其中該突波抑制裝置包括一偏壓傳輸裝置，耦接一偏壓源與該調校裝置之該輸入端之間，用以將該偏壓源提供之該偏壓傳輸至該調校裝置之該輸入端。
  9. 如申請專利範圍第8項所述之顯示器驅動電路，其中該偏壓傳輸裝置包括：一第三電晶體，更包括：(a)一第三閘極，耦接至該畫素訊號；(b)一第三源極，耦接至該偏壓源；以及(c)一第三汲極，耦接至該調校裝置之該輸入端；以及一第四電晶體；更包括：(i)一第四閘極，耦接至該畫素訊號；(ii)一第四源極，耦接至該調校裝置之該輸入端；以及(iii)一第四汲極，耦接至該偏壓源。
  10. 如申請專利範圍第3項所述之顯示器驅動電路，其中該第一電晶體為一n型金氧化場效電晶體(n-type-MOSFET)。
  11. 如申請專利範圍第6項所述之顯示器驅動電路，其中該第二電晶體為一p型金氧化場效電晶體(n-type-MOSFET)。
  12. 如申請專利範圍第1項所述之顯示器驅動電路，其中該顯示器為一碳奈米管顯示器(carbon nanotube display，CNDP)。
  13. 如申請專利範圍第9項所述之顯示器驅動電路，其中該第三電晶體為一n型金氧化場效電晶體，而該第四電晶體為一p型金氧半場效電晶體(p-type-MOSFET)。
  14. 一種調整顯示器輸出亮度的方法，包括：配置一驅動電路，該驅動電路包括至少一輸出級，其中該輸出級耦接至一顯示器之一畫素，而該輸出級接受一畫素訊號控制使該畫素上之一輸出電壓切換於一低位準與一高位準之間；配置一調校裝置於該輸出級與該畫素之間；施加一偏壓於該調校裝置以調整該調校裝置之等效電阻值而校準該畫素之顯示亮度；以及抑制該偏壓上因該輸出電壓之電壓位準切換所產生之突波。
  15. 如申請專利範圍第14項所述之調整顯示器輸出亮度的方法，更包括當該輸出電壓由該低位準切換至該高位準時將該偏壓之電壓拉低。
  16. 如申請專利範圍第14項所述之調整顯示器輸出亮度的方法，更包括當該輸出電壓由該高位準切換至該低位準時將該偏壓之電壓拉高。
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