TWI364819B - Flash memory devices and methods for fabricating the same - Google Patents

Description

1364819 九、發明說明： 【發明所屬之技術領域】 本發明係大致有關快閃記憶體裝置，且尤其有關具有 降低暫態程式化干擾（transient program disturb)之記憶體 裝置以及用於製造該記憶體裝置之方法。 •【先前技術】 一種類型之商用快閃記憶體產品可從位於加州，桑尼 維爾（Sunnyvale)之史班遜公司（spansi〇n，LLC)中拿到

MirrorBlt®記憶體裝置。MirrorBit®單元（celi)藉由儲存兩 個實體不同（distinct)位元於記憶體單元之相對側上而有效 地將快閃記憶體陣列之本質密度（intHnsic densit幻加倍。單 元内的各位元可用二進位單位（binary unit)的資料(邏輯1 或〇任—者）來程式化，該二進位單位的資料係直接映射到 記億體陣列。 第1圖所圖示的示範的Mi贿Bit⑧記憶體裝置 p型半導縣们2’該P料導縣板12时別 開之源極/沒極區14、16(兩者—般具有N型導電性），不缺 就是所知道的位元線⑽line)。電荷捕陷層或堆疊層㈣ ^置於該等位元線間之基板的頂表面上。該電荷捕蟲 穿随氧化物華與第二或頂氧化二層=層電(:般稱為 (通常是氮化矽層2〇)。—χτ θ日勺電η捕陷層 』， 叙匕括Ν或Ν+多晶矽声夕門雪 極e]eCir〇de)26係形成於該電荷捕陷堆晶声上閑電 成記憶體單元32與34之當—μ‘雨丨曰堆宜層上，以形 弟-儲存元件或位元2 94156 1364819 •存元件或位元3〇。如第！圖所示，各記憶體單元”與“ /之第一儲存位元28之電荷捕陷層2〇與第二儲存位元％ ,-之電荷捕陷層20可以是一體的，或可以由隔離元件隔開， 該隔離元件一般是氧化物，通常稱為閘極氧化物。 雙位7L記憶體單7G 34利用熱電子注入技術（h〇t electron injecd〇n technique)可以被程式化。更具 體而言，記憶體單元34之該第一位元28之程式化包括將 電子注入該電荷捕陷層20中並且施加偏壓（bias)K位元線 W和16之間，同時施加高電壓至該控制閘極％。在示範

的實施例中’這樣可藉由將位元線16接地並施加大約W 至位元線14與大約10V至該控制閘極％而完成。該控制 閘極26上的電壓將通道區36反相（invert)，同時該偏壓將 該等電子從位元線14加速進入該通道區36朝向位元線 1卜該電子之4.5 eV.至5 eV的動能增益（⑽仏_gy咖） 超過足夠越過（surmount)在通道區36/穿隧氧化層22介面 _處之3.1 eV至3.5 eV能障（energy barrier) ’同時該等雷子 均被加速朝向㈣極區16，由控制閉極26:高= 造成^場重新將電子導向朝向該第-位元28之電荷捕陷 層。横跨該介面進入該電荷捕陷層之那些電子仍被捕陷， 以用於稍後之讀取。 相似地’藉由熱電子注入該電荷捕陷層20來程式化第 一位凡3〇包括施加偏壓於位元線16與14間，同時施加高 電壓給控制閑極26。這樣可藉由將位元線u接地並施力°口 大、勺5 V至位元線16以及大約i v至該控制間極％來達 94156 6 1364819 • 成。該控制閘極26之電壓將該通道區36反相，同時該偏 壓將電子加速從位元線16進入該通道區36朝向位元線 „ 14。控制閘極26上的高電壓所導致的場將該等電子重新導 ’ 向朝第二位元30之該電荷捕陷層。橫跨該介面進入第二位 元30之該電荷捕陷層20之那些電子仍被捕陷，用於稍後 .之讀取。 由於半導體製程技術之進展，趨勢將朝向越來越小之 半導體裝置，包括記憶體裝置。然而，當上述MirrorBit® 鲁在尺寸上縮的越小，暫態程式化干擾（transient program disturb, TPD)成為更大的挑戰。TPD發生於該雙位元裝置 的程式化期間。例如，記憶體單元32之第一位元28之程 式化期間所產生之熱電洞在位元線16下方具有二次衝擊 電離（secondary impact ionization)。二次電子（secondary electron)起因於該二次衝擊電離擴散至閘極26下方的干擾 單元34,這裡二次電子藉由該汲極空乏區加速並注入第二 鲁位元30之該電荷捕陷堆疊層18。二次電子這樣注入單元 34之第二位元30可能負面影響該位元30之記憶體窗 (memory window)。 因此，需要提供一種具有減少暫態程式化干擾之快閃 記憶體裝置。除此之外，還需要提供用於製造具有減少暫 態程式化干擾之快閃記憶體裝置的方法。此外，本發明其 它需要的特性與特徵於結合本發明之附加圖式與這背景 下，從以下本發明之詳盡說明與附加的申請權利範圍將變 得明顯。 7 94156 【發明内容】 根據本發明之；— 的方法包括下列：一種用於製造記憶體裝置 二間極堆叠覆於基：：一間極罐疊(邮S⑽)與第 ® ^ ' 。溝槽（trench)係蝕刻進入到該第一 閜極堆豐與該第二閘極 .雜區係形成於該溝槽下：二、二，且第-雜質摻 有導電材料。9 a板内。料槽被至少部份填充 之另一示範實施例，一種用於製造雙位元 置的方法包括下列㈣：製造電荷捕陷堆叠覆於 ^ 以及形成控制閘極材料覆於該電荷捕陷堆疊上。 該控制閘極材料與該電荷㈣堆疊被_至該基板以形成 複數個第-閘極堆疊與複數個第二閘極堆疊。該複數個第 -閘極堆疊係沿著該基板之長度方向以線性方式來配置， =複數個第二閘極堆疊係平行於該複數個第―閘極堆疊 产著該基板之長度方向以線性方式來配置。該基板被钱刻 而形成溝槽’該溝槽沿著該該基板之長度方向而延伸於該 j數個第一閘極堆疊與複數個第二閘極堆疊之間。第一雜 質摻雜物（impurity dopant)係植入於該溝槽下的該基板内 以形成第一位元線區，且導體（c〇nduct〇r)係形成於沿著該 基板之長度方向延伸的溝槽内。 根據本發明的進一步示範實施例，一種用於製造記憶 體裝置的方法包括下列步驟：製造第一閘極堆疊與第二閘 極堆疊覆於基板上、以及形成第一雜質摻雜區於該第一閘 極堆疊與該第二閘極堆疊之間的基板中。閘極間隔件（gate 94156 8 1364819 S1T)係形成於該第—㈣堆疊與該第二祕堆疊之側辟 Γ二Γ祕間隔件作為植入遮軍（―Γ) 第;;：:_該第二閘極堆疊之間的基板中形成 穿。…… 摻雜區係比第-雜質摻雜區 二的=電材料填充該第―閘極堆疊與該第4極堆疊之 根據本發明又另一示笳容 覆於基板上之複數個第—閘U最；種δ己憶體裝置包括 疊。該複數個第一閘極堆疊：：二::二二閘極堆 個第1極堆疊沿著該:板第:=複數 罟。 汉炙長度方向以線性方式來配 ^體#、配置於該複數個第—閘極堆疊與該複數個第二 ^之^之間的基板中的溝槽内。該導體與溝槽沿著該基 方向延伸。第一雜質推雜區係配置於該基板内及 ==導體下方。該第-雜質摻雜區沿著該基板之長 根據本發明之進一步示範實施例，—種記憶體裝置包 /於基板上之複數個第一閘極堆疊與複數個第二閘極堆 ς =複數個第-閘極堆叠係沿著該基板之長度方向以線 個笛；來配置’而該複數個第二間極堆疊係平行於該複數 一閘極堆疊沿著該基板之長度方向以線性方式來配 ㈣弟一雜質摻雜區係沿著該基板之長度方向而配置於該 數個第一閘極堆疊與該複數個第二閘極堆疊之間的基板 。第二雜質摻雜區係沿著該基板之長度方向而配置於該 94156 9 1364819 複數個第一閘種疊與該複數個第二閘堆疊之間的基板内。 該第二雜質摻雜區係配置於比該苐一雜質摻雜區在該基板 内更深處。導體係配置覆於該複數個第一閘極堆疊與該複 數個第二閘極堆疊之間的基板上。該導體沿著該基板之長 度方向延伸，並且與該第一與第二雜質摻雜區電性接觸。 .【實施方式】 本發明之以下詳細說明僅是本質上示範的，且不是要 ，制本發明或本發明之應用與使用。此外，無意由本發明 提出於先前技術之任何理論或本發明之以下詳細說明所束 缚。 參考第2圖，係圖示根據本發明之示範實施例之以減 少的暫態程式化干擾挑戰下可程式化之雙位元快閃記憶體 裝置50之一部份。記憶體裝置5〇具有配置於p型矽芙板 56上的第-閘極堆疊52與第項極堆疊54。各閘師疊 52與54包括多層的介電質_電荷捕陷_介電質 ’leCtHC-charge trapping_dielec 豐58可包括薄型第一絕緣層64、電荷捕陷層6〇 :絕緣層62。薄型第-絕緣層64通常被稱為穿隨氧化声 物，即，程式化或抹除的電荷载子可穿隨通過的層^ 捕陷層60可以是例如氮切、富含石夕之氮切 : 層、或這些層的組合、或任何盆它 一 aa 戶。化風舛旦/ 知的電荷捕陷材料的 層化干计里（St〇lchl〇metric)的氮化矽係 且㈣);富含石夕之氮化石夕係石夕/氮材料(其中χ/;.:: 較佳地，第二絕緣層62包括氧化石夕。 二/4)。 知Μ之不範實施 94156 1364819 •堆疊52與該複數個53之第二閘極堆疊54之間，且沿著基 .板=之長度方向78延伸。導體76係配置於溝槽68内^ .沿著長度方向78延伸。因為其導電性質，溝槽68内之導 體76降低該等位元線74之電阻（resistance)，從而增加記 憶體裝置50之速度。 導電接觸件（conductive c〇ntact)96可被形成至導體 76’用以與位元線74之電性連通。通常為了形成位元線 74的接觸件’例如氧化矽之絕緣材料可沈積於閘極堆疊u ' 54間及溝槽68内，以及通孔或接觸窗 wm—因此被㈣穿過該絕緣材料至該位元線。為了減 少該接觸窗的寬度，例如氮化石夕之第二絕緣材料然後以共 形方式沈積於該第-絕緣材料上。然而，由於溝槽Μ的存 在，該第二絕緣材料可“夾斷（pinch〇ff)”該接觸窗，因此防 止了後續沈積之導電材料接觸該位元線。因為導體％提供 了第-閘極堆疊52與第二閘極堆疊54間的平的表面，所 #以導電接觸件96可成為導體76,而因此，位元線％由於 溝槽⑽而沒有“夾斷，，的挑戰。因此，可以減小記憶體裝置 5〇的尺寸而不會負面的影響接下.來的製造步驟或裝置％ 根據本發明示範的實施例，第4至7圖圖示用於製造 ，憶體裝置的方法，例如第2圖之快閃記憶體裝置％能隨 者縮減裝置尺寸而調整大小，同眸古ΒΕ献At Π軒克服暫態程式化干擾的 挑罕戈。弟4至7圖圖示快閃記情I#奘 ϋ u餒衷置的各種剖面圖。製 k快閃δ己憶體裝置5 0的各種步驟传声14 /观你贋為人知的，而因此為 94156 12 I364&19 ，考第6 _，於形成溝槽68後，間極堆疊U幻4 ，用作為離子植人遮罩層，以在溝槽Μ下时基板％中 形成雜質摻雜區或位元線區該位元、㈣74較佳係使 用大約2keV至大肖3〇keV 内的離子植入能量，藉由 植入N型雜質摻雜物（坤離子或罐離子較佳）來形成。該 子植入能量較佳係處於大約3keV至大約2〇keV範圍=。 該位=線區74與該溝槽68具有結合的深度（如雙頭箭號 別所示）’大約400至大約12〇〇埃。接著形成位元線區％， 該ARC層82與間隔件86可使用習知方法來移除。 ^ 如第7圖所示，根據本發明之實施例的方法接著用導 電材料部份填充溝槽68以形成溝槽68内的導體％

性接觸位元線74。如上所述，該導電材料可以是任何適當 的導電材料’例如嫣（w)、金屬石夕化物、多晶石夕等。在本 發明之一個示範實施例中，該導電材料可以是藉由cVD、 ECVD LPCVD、ALD等來沈積，然後被蝕刻到需要的 厚度。在本發明之另一示範實施例中，例如於從金屬矽化 物形成的導體76時，該金屬矽化層係藉由在該溝槽中沈積 石夕化物形成金屬（siHcide_f〇rming meta丨）並加熱（例如藉由 快速熱退火（RTA))而形成，以使該矽化物形成金屬與矽基 板56反應。該矽化物形成金屬可以是例如鈷、鎳、鍊 (rhenium)、釘（ruthenium)、或把。該石夕化物形成金屬可以 疋例如藉由濺鍍（sputtering)來沈積。該快速熱退火造成金 屬石夕化物在任何有該矽化物形成金屬與暴露的矽接觸的地 方形成。不與暴露矽接觸的任何矽化物形成金屬在該RTA 15 94156 期間不起化學反應來形成矽化物， 或ΗΝ〇3/Ηα溶液中藉由_ 者=，/H抓 實施例中，該導體76具有不少於^除。在本發明示範的 號88所如 ' 〇nm的厚度（如雙頭箭 日不。在本發明之另—範例實施例中，該導體76 亚不是厚到能與電荷捕陷層6〇 : =:76 性短路。除此之外，該導體76不？而造成其間的電 .^ 等紐6不疋厚到能造成接下來形成 的：Γ在太Γ在下面作更詳細的討論)與該位元線74間 =二本發明之較佳實施例中，該導體76具有厚度使 侍該導體表面90與基板56之表面7〇幾乎共平面。 、盖揭^本發明之另—示範實施例中，不為導體76所填充之 =及/咬第一閑極堆疊52與第二閉極堆疊M之間的 J其餘部份可由絕緣材料118來填充。絕緣 ’ _可以疋任何適當的絕緣材料，舉例而言譬如氧化 =、氮化石夕、或較佳地高密度電漿氧化石夕（卿），以及可 3由CVD、LPCVD等來沈積作為覆蓋層（blanket layer)。 Φ在本發明的—個實施例中’於沈積後，可將該絕緣層U8 平 乂暴路ARC層82與間隔件86，然後可用習知方 、、將k ARC層82與間隔件％移除。本發明之另一實施例 中’可將該絕緣層118、該康層82、以及間隔件“平 坦化以暴露控制閘極66的表面。 根f本發明之—個實施例的方法係接著藉由沈積多晶 石夕的覆蓋们22或與控制閘極66電性接觸的其它導電材 料該覆盍層較佳係沈積作為多晶矽之雜質摻雜層或可被 沈積作為後續藉由離子植人而摻雜的多晶梦。雖然在這刹 94156 16 1364819 :::Γ到’然而覆蓋層122係以光學微影圖案化的， 控形成字元線126，該字元線126係電性輕接至 體76㈤具且係垂直於位疋、線74來配置。如上所述，導 =延長該位元線74之長度)降低位元線74的電阻，而 曰加記憶體裝置50的速度。此夕卜，因 :第-閑極堆疊52與第二問極堆疊54間的平坦表二 電接觸件（圖中未顯示）可穿過絕緣層^ 二而因此位元…於溝槽68而沒有“夹 因此，記憶體50之尺寸可減小， 製程步驟或裝置50的操作。 面办曰接下來的 於製^二1體= t發明之另一示範實施例之用 '"置1〇0之方法。快閃記憶體裝置100在# 似於第4至7圖的快閃記憶體裝置5〇，於是， ’、、 =元件具有相同元件符號的第…2圖的元; :7圖的相同元件’而且可以是任何相同的材料，二4 如上所述*考第4至7圖之相同方法 a 至12圖所述方丰在益山w ra 乂芬考第8 開始，而為了簡：由利二上:述參考第4 *之步称而 巧“1你起見，將不會再次說明。因 元不於弟4圖之步驟後，如第8圖所示，將該、執仃 堆疊58#刻，以形成第一閘極堆疊52;::。 極雄*£ 54之和岳丨丨門技<< ^ 閑 <徑剌閘極66，並且暴露矽基板兄。 於形成閉極堆疊52與54後，將閘極間隔件 :未：示)保形地(conf〇rmaIly)沈積覆於閉極堆叠52 :(圖 以及土板5 6上。該閘極間隔件材料層可由任何適當的絕緣4 94156 17 1364819 =溝槽⑽，以形成導體n4，如第π圖所示。導體⑴ :來nr圖之導體76使用相同的材料與相同的方 ⑴成。在本發明的―個實施财，溝槽⑽係為該導 1 ,所部份填充。在本發明的另—實施例中，溝槽106 =乎為該導體114所完全填充。在本發明之又另」實施 列中道取決於間極間隔件]〇2之厚度（雙頭箭號⑶所 :直Li 號116所表示)，使得該導體⑴部份 壁，隔件而之間的空心2〇。若導體ιΐ4具有厚 6^，目/吏传導體m之表® 128延伸至或超過電荷捕陷層 捕M L極間隔件1〇2具有厚度124使得導體114與電荷 # : “第電7性：離。閘極間隔件1。2之存在允許導體114 比苐7圖之導體76的厚度更大的厚度，而因此減少 立兀^ Π0的電阻’並增加記憶體裝置的速度。 體1:二L12圖’根據本發明的另一示範實施例，非為導 體114所填充的溝槽106及/或空間12〇之任何 = =料二職充。絕緣材料118可以是;何： 妹佳地高密度錢氧化 t CVD#沈積作為覆蓋層。在 =二個貫施例中，於沈積後，絕緣材料118可被平 =暴路鞭層82與間隔件86，然後可藉由習知的方 、、：b ARC層82與間隔件86移除。在本方法的 0:，_1181_層82與間隔件86可二平 坦化以暴路控制閘極66之表面。 94156 19 1364819 根據本發明的—個實施 梦或其它導電材科之覆蓋層122而=:= 尤積多晶 觸。該覆蓋層較佳係沈積作^ # 66電性接 接於^ 積作為夕日日石夕的雜質摻雜層或可沈 積作為隨後藉由離子植入而摻雜的多n 圖t看不到，但覆芸屏1?9，士丄组 隹…、在这剖面 而开H紅： 予微影圖案化且被蝕刻， 而形成电性耦接至控制閘極66的字元 閘極間隔件1()2將電荷捕 所述’ 體⑴電性隔離。此外，库 之電何捕Μ 與導 應該瞭解閘極間隔件ΙΟ?且古？ 以避免該字元線126盥該 ，、有足 124。 〃、该控制閘極66之間毁損之厚度 用於17圖係圖示根據本發明的另一示範實施例之 用於1造§己憶體裳置1 5〇的古、土 類似於笛…閃記憶體裝置150係 圖::::㈣記憶體裝置5〇’而相應地具有與 :第件符號的第13至17圖的元件係 ”’、 圖的相同70件，並且可如上所述參考第4至7 圖由任何相同材料及藉由任何相同方法而形成。參考第13 至17圖所述方法係藉由利用參考第4圖以上所述之步驟而 =I為圖St見，將不會再次描述。因此，於執行圖* 、目中的乂驟後，可將該多晶石夕層8〇與該多層堆最 58蝕刻以形成第一閘極堆疊”與第二閉極堆疊μ:控： 暴Γ夕基板56。閘極堆疊52與54係用；為 子植入遮罩以在石夕基板56中形成第一淺⑽心⑻雜質 掺雜區或位元線區1 52。g ,. _ . ^ ” 152第一位兀線區^52較佳係藉由使 、、 約3〇keV的範圍内的離子植入能量來植 94156 20 1364819 入N型雜質摻雜物而形成 植入能量係在大約3kev至大氣料較佳）。該離子 =:隔件材料層(圓中未顯示)覆於閘極二 ,., 圖所不。該閘極間隔件材料献 由例如使用匸你 CF、戎 …、後猎 „ 或巧化學作用之RIE被非等向性蝕 刻，以形成在閘極堆疊52盥5 触 隔件⑽。使用間極間隔件、丄之=。:附近的閑極間 汁iU2興閘極堆疊52盥54柞盔 颠刻遮罩，該矽基板56 # μ ^ 作為 藉例如％與化學作用的電 水钱刻而姓刻以在該石夕基板中形成溝槽156。溝槽156且 有自基板56之表面70所測量的夫的 八 吓、J里的大約1〇〇至大約800埃範 圍内的深度（如雙頭箭號1〇8所 、乾 於位元線區！52。 斤不）屢槽I%可淺於或深 參考第15圖，於溝槽156形成後，閘極堆疊％虚％ 及閘極間隔件1G2均闕為離子植人遮罩以形成溝槽、1〇6 下的石編56中之更深的雜質摻雜區或第二位元線區 ⑽。該第二位⑽區⑽較佳係藉由使用大約π"至大 約4〇keV的範園内的離子植入能量來植入n型雜質摻雜物 而形成（坤離子或氣離子較佳）。該溝槽156與第二位元線 區16〇具有大約400至12〇〇埃之相加的深度較佳（如雙頭 前號162所示）。因為溝槽156的存在，所以第二位元線區 16〇不必像沒有溝槽156的存在那樣需要高植入能量以阻 撞在程式化期間所產生二次電子擴散。 根據本發明的實施例的方法接著如第丨6圖所示，用導 94156 21 電材料至少部份填 可使用如上所计田/軋 以形成導體164。導體164 双上所4用於第7圖導 等體164 的方法來形成。在 —之相同的材科與相同 與U圖中的導體二:的一個實施例中，類似於第11 充。在本發明的另—個實::5 6係::”體i 6 4所填 :體_所填充。在本發明的又乎完全為 間極間隔件！〇2之厚度124，導體164^=例中，取決於 並具有如從溝槽156處 可凡全填滿溝槽150 示)’使得該導髅164部；：：量的厚度(如雙頭箭號166所 164之#面〗^ 、 體64具有厚度166使得導體 離。如JL M、f ρ^α " /、電荷捕陷層00電性隔 比第間隔件Μ2之存在允許導體⑹具有 152與160之電…f更大之厚度，因此減少位元線 之電阻並增加記憶體裝置150之速度。 164戶二；^ #圖根據本發明的示範實施例，不是被導體 由絕Itt 156及/或空間120之任何其餘部份，可 、、、；118來填充。根據本發明的一個實施例，於沈 積後，該絕緣材料118可被平坦化以暴露ARC層82.與間 隔件86,然後可藉由習知方法將該arc層82與間隔件％ 移除。在本方法的另-實施例中，該絕緣材料ιι8、該胤 層82與間隔件86彳被平坦化以暴露控制問極66之表面。 、根據本發明的-個實施例方法接著係藉由沈積多晶石夕 或其匕V電材料之復盍層122而與控制閘極66電性接觸。 94156 22 1364819 雖然在這剖面 队皿/e 极尤竽微影圖幸 化且被蝕刻，而形成電性耦接至控制閘極66的字元綠 126。如上所述’間極間隔件1〇2將電荷捕陷堆疊μ之雪 荷捕陷層60與導Μ 164電性隔離。此外，應該瞭解問 隔件U)M有足以避免該字元、線126與該控制閉極％之曰 毁損之厚度124 〇 曰] 第U至圖係圖示根據本發明的另一示範實 用於製造記憶體裝置200的方法。快閃記憶體裝置2 ，似於第4至7圖的快閃記憶體裝置5〇,而相應地具鱼 第4至7圖之元件相同元件符號的第^至21圖的元： 為第4至7圖的相同元件，並且可如上所述參考第4至^ 圖由任何相同材料及藉由任何相同方法而形成1考第 至21圖所述方法係藉由利用參考第4圖以上所述之 開始·’為了簡潔起見，將不會再次描述。因此，於執^ 不於弟4圖中的步驟後，可將該多晶矽層 =刻以形成第-閘極堆疊52與第二閘極堆疊〜控^ :66並且暴露石夕基板％。間極堆叠52與54係 離子植入遮罩以在石々其1 用作為 位元線區2G2。第成第—淺雜質摻雜區或 位70線區較佳係藉由使用大 雜r/#T3〇keV的範圍内的離子電聚能量來植入N型 雜貝#雜物而形忐r石由她？一 土 量係在大約3keV二 較佳)。該離子植入能 至大約20keV的範圍内較佳。 _ ^第19圖，於开》成第一位元線區202後，將門朽門 ㈣㈣層未顯示）保形地沈積覆於閉極堆 94156 23 1364819 5d以1 基板％上。該閘極間隔件材料然後藉由例如使用 3 4、或死化學作用之RIE被非等由枓為^ 、 在閘極堆疊52與54之側壁1〇4附近的°=以形成 閘極蛾晶SO也C /1 、巧極間Pw件1 02。 祕隹宜52與54以及閘極間隔件1〇2被 入遮罩，以在矽基板56中 用作為碓子植 20. 成弟一更沐的雜質摻雜區或 : :元線區2。6較佳係藉由使用大約 、力徽…的範圍内的離子電漿能量來植入 雜貝摻雜物而形成㈣離子或㈣子較佳）。該第—位 區202與該第二位元線區2〇6具有大約4〇〇至工⑽埃從基 之表面7。所測量之相加的深度較佳(如雙頭箭號‘ 尸/Γ不）。 根據本發明之實施例的方法接著用導電材料至少部份 填充空严曰 1 120,以形成導體21〇，其如第2〇圖所示。導體 2H)可如上所述對第7圖之導體叫吏用相同的材料與相同 的方法來形成。導體210可具有從基板56所測量的厚度（雙 頭箭號2!2所指示）’使得該導體21〇部份填充側壁間隔件 102間的空間120。若導體21〇具有厚度212使得該導體 2H)之表面2H延伸至或超過電荷捕陷層6〇，則閘極間隔 件102具有厚度m使得導體210與電荷捕陷層μ電性隔 離。如上所述’閑極間隔件102之存在允許導體21〇能具 有比第7圖之導體76的厚度更大的厚度，而因此減少位元 線202與206的電阻，並增加記憶體裝置2〇〇的速度。 參考第21圖，根據本發明的示範實施例，未由導體 210所填充之空間120之任何其餘部份，可由絕緣材料ιΐ8 94156 24 來填充。於本發明的—個眘 料118可被平坦化 1 ，於沈積後，該絕緣材 藉由習知方法料^；^層82與間隔件86,然後可 的另一容y你丨由/ 曰82與間隔件86移除。在本方法 件86可\1 絕緣材料118、該ARC層82與間隔 件86可被平坦化以暴露控制閉極66之表面。 二個實施例方法接著係藉由沈積多晶吩 二二電材料之覆蓋層122而與控制閑極“電。 宰化且被飪刿仁疋设盍層122被光學微影圖 1被_ ’而形成電性輕接至控制問極％的字元線 1 i所述，閘極間隔件102將電荷捕陷堆疊58之電 陷層6〇與導體210電性隔離。此外，應該瞭解閉極間 2 '、有足以避免該字70線126與該控制ff〗極66之間 宝又損之厚度124。 因此’本發明已提供快閃記憶體裝置與用於製造快閃 舌己憶體裝置之方法。該梦罟菸古 忑褒置及方法提供了該記憶體裝置的 鲁，小尺寸同時克服暫態程式化干擾的挑戰。此外，該方法 提供位7G線電阻的減小而因此相應地增加該記憶體裝置的 速度。雖然至少-個示範的實施例已在本發明前述詳細的 說明書.中提出，然而應該瞭解還有許多變化存在著。同樣 應該瞭解，肖示範實施例或該等示範實施顺僅係例子而 已，並且不是要用任何方式限制本發明之範疇、適用性、 或組構（configUration)。相反地，上述詳細說明將提供此技 術領域具有通常技藝者方便的藍圖，用於施行本發明之示 範實施例，應該瞭解在不脫離如附加的申請權利範圍及1 94156 25

Claims (1)

1364819 、申請專利範圍： 150)之方法，該方法 一種用於製造記憶體裝置（50, ；[ 〇〇 包括下列步驟： 製造第一閘極堆疊（52)鱼第_弓 板（56)上； 弟一閘極堆登（54)覆於基 將溝槽（68)钱刻至該笫—网4宙 疊間的該基板^極堆豐與該第二閉極堆 内； 以及 形成第-雜質摻雜區（74)於該溝槽下的該基板 以導電材料（76)至少部份填充該溝槽。 2. :申f權利範圍第1項之方法，其中，該以導電材料㈤ 份填充該溝槽（68)的步驟包括：以鎢、金屬石夕化 物或夕晶心少部份填充該溝槽的步驟。 3. ΓΙγ權利乾圍第1項之方法，復包括在該將溝槽（68) ^ 該基板（56)中的步驟前，在第一閘極堆疊（22)與 #第二閘極堆疊（54)之側壁_附近形成閘極間^牛 (102)的步騾。 4. 如申:權利範圍帛3項之方法，其中，該以導電材料（μ) 至/ °卩伤填充該溝槽（68)的步驟包括：以該導電材料填 充該/冓槽及。卩份填充該第—閘極堆疊（52)與該第二問極 堆疊（54)之間的空間（120)的步驟。 5. 如申請權利範圍第4項之方法，其中，該製造第一閘極 堆怎（52)與第二閘極堆疊（54)覆於基板（56)上的步驟包 括下列步驟： 94156 28 丄夕U呻〇丄y 形成電荷捕陷層（60)覆於該基板上； 沈積控制閘極材料層（8〇)覆於該基板上；以及 ，刻該控㈣極材料層與該電荷捕陷層以暴露該 梦基板。 6.如申請權利範圍第$頂古 ..1Λ〇λ 固弟項之方法’其中，該形成閘極間隔 =恭+之步驟包括形成具有足以將該導電材料（76) ”該电何捕陷層（6〇)電性ρ高離之厚度⑴6)之閘極間 件的步驟。

如申請權利範圍第5項之方法，復包括下列步驟： 沈積絕緣層（118)覆於該導電材料（76)上；以及 製造字元線（126)覆於該絕緣層上，並且該字元線 (126)與該第一閘極堆疊（52)及該第二閘極堆疊（54)電性 接觸。 8.如申請權利範圍第7項之方法，其中，'該形成 閘極間隔- 件（1〇2)之步驟包括：形成具有足以避免該字元線（126) • 與該第一閘極堆疊（52)和該第二閘極堆疊（54)之該控制 閘極材料層（80)之間損壞之厚度（124)之閘極間隔件的 步驟。 9. 如申凊權利範圍第3項之方法，復包括：在該將該溝槽 (68)蝕刻至該基板（5 6)中的步驟之前，於該第一閘極堆 疊（52)及該第二閘極堆疊（54)之間形成第二雜質摻雜區 (152)的步驟。 10. —種用於製造記憶體裝置（200)之方法，該方法包括下 列步驟： 29 94156 1364819 製造第一閘極堆疊（52)與第二閘極堆疊（54)覆於基 板（56)上； 形成第一雜質摻雜區（202)於該第一閘極堆疊與該 第二閘極堆疊之間的該基板中； 製造閘極間隔件（102)於該第一閘極堆疊與該第二 閘極堆疊之側壁（104)附近； 使用該閘極間隔件作為植入遮罩，在該第一閘極堆 疊與該第二閘極堆疊之間的基板中形成第二雜質摻雜 區（206)，其中，該第二雜質摻雜區係比第一雜質摻雜區 深；以及 以導電材料（210)填充該第一閘極堆疊與該第二閘 極堆疊之間的空間（120)。

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