TWI357501B

TWI357501B - Evaluation circuit for capacitance and method ther

Info

Publication number: TWI357501B
Application number: TW097110489A
Authority: TW
Inventors: Yu Kuang
Original assignee: Raydium Semiconductor Corp
Priority date: 2008-03-25
Filing date: 2008-03-25
Publication date: 2012-02-01
Also published as: US7782068B2; US20090243631A1; TW200941006A

Description

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^ TW4167PA 九、發明說明：【發明所屬之技術領域】本發明是有關於一種電容值偵測電路，且特別是有關於一種透過觀察對待測電容進行充電與放電操作時充電與放電之反應時間，來得到待測電容之電容值的電容值感測電路。【先前技術】 • 傳統上，多半以機械式開關來實現使用者控制介面裝置。由於傳統機械開關需直接與使用者進行接觸，始可回應於使用者之控制指令進行操作，傳統機械式裝置具有容易在使用者操作過程中發生結構壞損。在科技發展日新月異的現今時代中，觸控式開關係以存在。傳統上，觸控式開關例如是電容式開關，其係透過感應待測電容之電容值隨使用者之接近與否之變化來進行控制。然而，如何設計出可有效地偵測待測電容之電容 ^ 值變化之電容值偵測電路，以提升電容式開關為業界不斷致力的方向之一。【發明内容】本發明係有關於一種電容值偵測電路，相較於傳統電容值偵測電路，本實施例之電容值偵測電路可更準確地對待測電容進行電容值偵測。根據本發明提出一種電容值量測電路，包括積分器電 1357501 路、第一、第二控制電路及處理器電路。積分器電路具有輸入端輸出端，輸出端上具有積分電壓，積分器電路用以回應於控制訊號在電壓設定期間中將積分電壓設定為起始位準。第一控制電路包括第一輸出端及待測電容，第一控制電路用以回應於第一組時脈訊號切換待測電容之至 ' 少一端上之電壓，並選擇性地使待測電容之一端與第一輸入端電性連接，以在第一積分期間中控制積分器電路進行電壓積分，將積分電壓自起始位準調整為終止位準，待測 • 電容之電容值相關於終止位準與起始位準之差值。第二控制電路包括第二輸出端與被動元件，被動元件具有已知特性值。第二控制電路用以回應於第二組時脈訊號切換被動元件之至少一端上之電壓，並選擇性地使被動元件之一端與第二輸入端電性連接，以在第二積分期間中控制積分器電路進行電壓積分，將積分電壓之位準自終止位準調整為起始位準。處理器電路用以提供第一組及第二組時脈訊號來驅動第一及該第二控制電路，並用以根據第一及第二積赛分期間之時間長度及已知特性值來計算得到待測電容之電容值。根據本發明提出一種電容值量測電路包括積分器電路、第一、第二控制電路及處理器電路。積分器電路具有輸入端及輸出端，輸出端上具有積分電壓，積分器電路用以回應於控制訊號在電壓設定期間中將積分電壓設定為起始位準。第一控制電路包括第一輸出端與被動元件，被動元件具有已知特性值。第一控制電路用以回應於第一組 1357501

. ^ TW4167PA 時脈訊號切換被動元件之至少一端上之電壓，並選擇性地使被動元件之一端與第一輸入端電性連接，以在第一積分期間中控制積分器電路進行電壓積分，以將積分電壓之位準自起始位準調整為終止位準。第二控制電路包括第二輸出端及待測電容，第二控制電路用以回應於第二組時脈訊 ' 號切換待測電容之至少一端上之電壓，並選擇性地使待測電容之一端與第二輸入端電性連接，以在第二積分期間中控制積分器電路進行電壓積分，將積分電壓自終止位準調 • 整為起始位準，待測電容之電容值相關於終止與該起始位準之差值。處理器電路用以提供第一組及第二組時脈訊號來驅動第一及該第二控制電路，並用以根據第一及第二積分期間之時間長度及已知特性值來計算得到待測電容之電容值。根據本發明提出一種電容值量測方法應用於電容值量測電路，電容值量測電路包括稹分H路-1稹分-器慮路_ 之輸出端具有積分電壓，待測電容電性連接至積分器之輸 % 入端。電容值量測方法包括下例之步驟：首先回應於第一組時脈訊號切換待測電容之至少一端上之電壓，以在第一積分期間中將積分電壓之位準自起始位準調整為終止位準，待測電容之電容值相關於終止位準與起始位準之差值；接著回應於第二組時脈訊號在第二積分期間中將積分電壓之位準自終止位準調整為起始位準；以及之後根據第一、第二積分期間及已知特性值運算得到待測電容之電容 1357501

TW4167PA * ^ 根據本發明提出電容值量測方法，應用於電容值量测電路，電容值量測電路包括積分器電路，積分器電路之輸出端具有積分電壓，待測電容電性連接至積分器之輸入端。電容值量測方法包括下列之步驟：首先回應於第一組時脈訊號在第一積分期間中將積分電壓自起始位準調整為終止位準；接著回應於第二組時脈訊號切換待測電容之至少一端上之電壓，以在第二積分期間中將積分電壓之位準自終止位準調整為起始位準，待測電容之電容值相關於 • 終止位準與起始位準之差值；以及之後根據第一、第二積分期及已知特性值間運算得到待測電容之電容值。為讓本發明之上述内容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：【實施方式】本實施例之電容值偵測電路係分別以待測電容及已知電容來對一節點上之電壓進行充電及放電操作，並以充 % 電操作及放電操作對應到之操作時間的比值來計算得到待測電容之電容值。第一實施例請參照第1圖，其繪示本發明第一實施例之電容值量測電路的方塊圖。電容值量測電路10包括控制電路12、 14、積分器電路16及處理器電路18。控制電路12及14 分別用以控制積分器電路16將積分器電路16之輸出端 { 5 >· 9 1357501

TW4167PA ―上之積分_ %自起始位準設終自終止_設4起純準。在本實施财及將其之位準冋於起始位準的情形為例作說明。處理位準二產t對應之訊號驅動控制電路12、14及積分WI 16執行前述操作頁刀益電路並用以回應於積分電壓Vx之位準變化來進订待测電容Cx$雷六估从·富曾^ 千文化 X之電谷值的運异。接下來，係對電交里'貝1〇中各個元件之操作作進一步說明。、^二°。電路16包括輸入端ndi、輸出端ndo、開關Sc、及運算放大器（Operational Amplifier)OPl。開關Sc之兩端及積分電容Ci之兩端係跨接於運算放大器〇P1，負輸入端及輸出端ndo,開關Sc被致能之控制訊號 CS1導通。運算放大器〇ρι之正輸入端係接收參考電壓 Vr。其中’參考電壓Vr為本實施例之電容值量測電路1〇之最向電壓VDD與接地電壓間的任何特定參考電壓，舉例來說’參考電壓Vr實質上等於電壓VDD/2。控制電路12包括輸出端OE1、開關電路SW1及待測電容Cx ’其係耦接至節點ndl。開關電路swi包括開關 Sal及Sa2 ’其之—端係耦接至節點ndl，另一端分別接收電壓Vfl及耦接至運算放大器0P1之負輸入端。開關Sal 及Sa2分別被致能之時脈訊號ck—al及CK_a2導通。待測電容Cx之兩端分別耦接至節點ndl及接收電壓Vfl。電壓Vfl例如為接地電壓。控制電路14包括輸出端0E2、開關電路SW2及已知電容Cc，其係耦接至節點nd2。開關電路SW2包括開關 1357501

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Sbl及Sb2，其之一端耦接至節點nd2，另一端分別接收電壓Vf2及耦接至運算放大器OP1之負輸入端。開關Sbl 及Sb2分別被致能之時脈訊號CK_bl及CK_b2導通。已知電容Cc之兩端分別耦接至節點nd2及接收電壓Vfl。電壓Vf2例如為最高電壓VDD。 ' 請參照第2圖，其繪示乃第1圖之電容值量測電路10 的相關訊號時序圖。本實施例之電容值量測電路10例如包括電壓設定期間TP PS、積分期間TP IT1及TP IT2等 • 三個操作期間，處理器電路18用以在對應之操作期間中產生對應之控制訊號，以對電容值量測電路10進行時序控制。更詳細的說，在電壓設定期間TP_PS中，處理器電路 18係致能控制訊號CS1，以導通開關Sc。如此，運算放大器OP1之負端及輸出端ndo彼此電性連接，使運算放大器OP1實質上被偏壓為一個單位增益緩衝器（Unit Gain Buffer)，而運算放大器OP 1之正輸入端及輸出端ndo具有 — 實質上相等之電壓（=參考電壓Vr)。又運算放大器OP1之正負輸入端彼此為虛短路之特性，如此，在電壓設定期間 TP_PS中，運算放大器OP1之正、負輸入端及輸出端ndo 上之位準均被設定為參考電壓Vr。在電壓設定期間TP_PS 中，時脈訊號CK_al、CK_a2、CK_bl及CK_b2持續地為非致能，使得開關Sal、Sa2、Sbl及Sb2為關閉。舉例來說，控制訊號CS1之致能位準例如為高位準；時脈訊號 CK al、CK_a2、CK_bl及CK_b2之非致能位準例如為低

TW4I67PA 位準。在積分期間TP iTl 士 * 。 ^ CK_al ^ CK_a2： rr:r^ 舉例來說’在第〜子操作期間 Sa2分別為導通及為關p _ Ύ開關Sal及為接地電壓，使待測電容/此_ndl之電壓被設定電路Ci兩端之跨壓=nCx兩端之跨壓實質上為〇,積分關4為〇。在第二子操作期間TP2中，開關Sa及a2刀別為關々放大哭OP1之倉耠Λ ]及導通即點ndl被耦接至運算放大口口 OP1之負輸入端。由於待相互耗接之節點，即e m合。[、槓77 “ Cl 浮接⑽a㈣，待測電^=7 tP1之負輸入端）為期間TP1中儲存之總電x所、刀電谷Cl在第一子操作 TP2中儲存之總電荷，即===在第二子操作期間 Cxx(vfi-vn)+cix[vr.Vx(t〇)]=CxxVr+cix[Vr_Vx(ti)i 二中上述方裎式的左式為在第—子操作期間TP1中待測電谷Cx及積分電容Ci儲存的總電荷，右式為在第二子 _期間TP2中待測電容Cx及積分電容ci儲存的總電何。電壓Vx(t0)為積分電壓Vx之起始位準，電壓Vx(ti) 為積分電壓Vx經過一次積分操作後之電壓。由於在第一子操作期間TP1之積分電壓Vx⑼)實質上等於參考電壓 Vr，即是實質上等於電壓VDD/ yDDx(Cx + Ci) 2xCi

Vx(ti) = ^iCixVr-VDD,rcx.cn 很據上述方私式可推付.

Ci 1357501

TW4167PA 1 % ιΛΤ1 Λ…、'，…VDDx(Cx + Ci) ” VDDxCx AV l = Vx(t l) - Vx(tO) =-----Vr =- 2 x Ci 2 x Ci 根據上述推導可知，在經過一次積分操作後，積分電壓VX實質上提升一個差值電壓AVI。本實施例之積分期 - 間TP_ITl例如包括N個時脈訊號CK_al之週期（即是N 個第一子操作期間及N個第二子操作期間），在各個時脈訊號CK_al之週期中，控制電路12與積分器電路16係執行相似之積分操作，N為自然數。如此，透過反覆執行N 次上述之積分操作，係將積分電壓Vx自其之起始位準（等 • 於參考電壓Vr之位準）提升為終止位準Vx_Tr :

Vx Tr = Vr + N X AV I = Vr + N X VDD-X 仝X - 2xCi

在積分期間TP_IT2中，處理器電路18提供時脈訊號 CKJdI及CK—b2，來驅動控制電路14執行與控制電路12 相近之操作，以對積分電壓Vx進行積分。其中，控制電路12與14之操作不同之處在於開關Sbl係接收電壓 Vf2(即是最高電壓VDD)，使得控制電路14執行積分操作時之積分差值電壓AV2為負值，以使積分電壓Vx自終止位準Vx_Tr下降至積分電壓Vx之起始電壓（即是參考電壓

Vr之位準）。其中，差值電壓AV2滿足： aV2 = _vddxC〇 2xCi 根據上述推導可知，在一次積分操作中，積分電壓 Vx下降一個差值電壓AV2。本實施例之積分期間TP_IT2 例如包括Μ個時脈訊號CK_bl之週期，在各個時脈訊號 CK_al之週期中，控制電路14與積分器電路16係執行相似之積分操作，]VI為自然數。如此，透過反覆執行Μ次 13 1357501 TW4167,PA 上述之積分操作，係將積分電壓VX自其之終止位準Vx Tr 拉低為起始位準，即是滿足方程式：

Vr = Vx Τγ + ΜχΔΥ2 + (-Μχ =Vr + Nx VDDxCx 2xCi VDDxCc 2xCi } 整理後可得到待測電容Cx與數值M、N及已知電容

Cc之關係式 Νχ VDDxCx 2xCi Μ： VDDxCc 2xCi => Cx M ν'

Cc 如此，處理器電路18更根據上述方程式來根據數值 M、N及已知電容Cc之電容值求得待測電容Cx之電容值。請參照第3圖，其繪示乃第1圖之處理器電路18的詳細方塊圖。更詳細的說，處理器電路18包括邏輯電路 18a、比較器電路18b、振盪器電路18c、計數器電路18d、拴鎖器電路18e及運算電路18f。邏輯電路18a包括邏輯單元18al及18a2。邏輯單元18a2用以回應於致能之控制訊號CS2來產生時脈訊號CK_al及CK_a2，並用以回應於致能之控制訊號CS3來產生時脈訊號CK_bl及CK_b2。舉例來說，邏輯單元18a2之詳細方塊圖示如第4圖所示。邏輯單元18a2包括及閘（And Gate)and—1、and_2、 and_3及and_4，其分別接收控制訊號CS2與時脈訊號 CK_1、控制訊號CS2與時脈訊號CK_2、控制訊號CS3 與時脈訊號CK_1及控制訊號CS3與時脈訊號CK_2，並對應地輸出時脈訊號CK_al、CK_a2、CK_bl及CK_b2。其中，時脈訊號CK_1及CK_2係由振盪器電路18c振盪產生。邏輯單元18al用以在電壓設定期間TP_PS產生控制 14 < S ^ 1357501

TW4167PA * « 訊號CSl，以控制積分器電路16將充電電壓Vx之電壓設定為參考電壓Vr。邏輯單元18al用以在積分期間TP_IT1 及TP IT2中，分別產生致能之控制訊號CS2及CS3，以控制邏輯單元18a2產生時脈訊號CK_al與CK_a2及 CK_bl及CK_b2。邏輯單元18al更用以記錄積分期間 TP JT2對應5至多少個時脈訊號CK—1之週期時間。在本實施例中，邏輯單元18al用以決定並自積分期間TP_IT2之起始時點Txl起產生致能之控制訊號CS3。 • 邏輯單元18al更用以偵測操作事件是否觸發，並回應於 ‘ 此操作事件來決定積分期間TP_IT2之終止時點Tx2。舉例來說，此操作事件為比較器電路18b產生之控制訊號CS4為致能之事件。比較器電路18b用以接收並比較積分電壓Vx及參考電壓Vr之位準，並對應地產生控制訊號CS4。當積分電壓Vx大於參考電壓Vr時，控制訊號 CS4係為非致能。當積分電壓Vx之位準實質上小於參考電壓Vr時，比較器電路18b係致能控制訊號CS4。如此， _ 經由回應比較器電路18b觸發之操作事件，邏輯單元18a 1 可有效地決定積分期間TP_IT2之終止時點Tx2。在本實施例中，邏輯單元18al例如用以在時點Txl 與Tx2間致能驅動訊號En，來驅動計數器電路18d進行每隔一個時脈訊號C K_ 1之週期時間（等於時脈訊號C K_b 1 之週期）遞增1之計數操作。如此，本實施例之處理器電路 18可透過計數器電路18d之計數操作得到數值Μ。舉例來說，計數器電路18d為i位元計數器電路，其 15 1357501 TW4167PA 定（介於數值0到數值2的i + 1次方減1)，使用者係經由調整數值N之大小，來調整電容值量測電路10，以使其適用於不同待測電容Cx之量測操作。舉例來說，當數值 N被設定為數值Μ之最大值Mmax的X分之一倍時，根據方程式：

Cx =——X Cc => N

Cx M Mmax _ = .〈 . Cc Mmax/ _ Mmax/ / x / x 電容量測電路10可對電容值小於或等於已知電容Cc φ 之電容值之X倍的待測電容Cx進行電容值量測，X為實數。最大值Mmax等於2的i+Ι次方減1。如此，使用者可視欲量測之待測電容Cx之電容值與已知電容Cc大約之倍數關係，來決定數值N。在本實施例中，雖僅以積分電壓Vx之終止位準Vx_Tr 高於積分電壓Vx之起始位準（等於參考電壓之位準）的情形為例作說明，然，本實施例之終止位準Vx_Tr並不侷限於高於起始位準。在另一個例子中，終止位準Vx_Tr低 • 於起始位準。如此在第一及第二積分期間積分TP_IT1及 TP—ΙΤ2中，積分電壓Vx係分另ij地由起始位準下降為終止位準Vx_Tr，及由終止位準Vx—Tr上升為起始位準。在本實施例中，雖僅以在電壓設定期間TP_PS之後依序地由控制電路12及14來控制積分器電路16進行積分操作的情形為例作說明，然，本實施例之電容量測電路10 並不侷限於依序地由控制電路12及14來控制積分器電路 16進行操作。在另一個例子中，本實施例之電容值量測電 17 1357501

TW4167PA » t 路10亦可先由控制電路14控制積分器電路16進行積分操作，之後再由控制電路12控制積分器電路16進行積分操作，如第5圖所示。本實施例之電容值量測電路係分別使用待測電容及已知電容來將充電電壓自起始位準設定為終止位準，及將充電電壓自終止位準設定為起始位準，並根據與前述充電與放電操作對應之時脈週期數量與已知電容之電容值求得待測電容之電容值。如此，使用者可經由調整充電操作 • 對應之時脈週期數量來調整本實施例之電容值量測電路可量測之待測電容的數值範圍。這樣一來，相較於傳統電容值量測電路，本實施例之電容值量測電路具有可彈性地量測不同數值範圍之待測電容之優點，並可有效地提供另一種電容值量測電路的設計選擇。另外，本實施例之電容值量測電路係在積分期間内之多個時脈週期内執行多次積分操作。如此，本實施例之電容值量測電路可透過累計數量較高之積分操作次數，來抵 ® 銷電路雜訊對各次積分操作中之差值電壓之影響，並降低雜訊對最終累計積分電壓之影響，使本實施例之電容值偵測電路可準確地對待測電容進行電容值偵測。第二實施例本實施例之電容值量測電路係以包括四個開關之開關電路來實現本實施例之兩個控制電路中對應之開關電路。請參照第6圖，其繪示依照本發明第二實施例之電容 18 \ 5 Ί 1357501 TW4167fA 值量測電路的方塊圖。本實施例之電容值量測電路與第一實施例之電容值量測電路10不同之處在於本實施例之控制電路22與24係具有另一種電路設計。

控制電路22包括間關電路SW1’及待測電容Cx，其中開關電路SW1’包括開關Sa3、Sa4、Sa5及Sa6。開關 Sa3及Sa5之一端耦接至待測電容Cx之第一端，開關Sa3 及Sa5之另一端分別接收電壓Vf2及參考電壓Vr。開關 Sa4及Sa6之一端耦接至待測電容之一第二端，開關Sa4 及Sa6之另一端分別接收參考電壓Vr及耦接至運算放大器OP2的負輸入端。電壓Vf2例如等於最高電壓VDD，參考電壓Vr例如等於二分之一的最高電壓VDD。開關Sa3及Sa4係回應於時脈訊號CK_al於第一子操作期間導通，使待測電容Cx之第一及第二端分別接收電壓Vf2及參考電壓Vr。開關Sa5及Sa6係回應於時脈訊號 CK_a2於第二子操作期間導通，使待測電容Cx之第一及

第二端分別接收參考電壓Vr及耦接至運算放大器OP2之負輸入端。由於在第二子操作期間中，待測電容Cx之第二端與積分電容Ci相互耦接之節點（即是運算放大器OP2 的負輸入端）為浮接，待測電容Cx與積分電容Ci在第一子操作期間中儲存之總電荷實質上等於其在第二子操作期間中儲存之總電荷，即是滿足方程式：

Cx X (Vr - Vf2) + Ci x [Vr - Vx(tO)] = Cx x (Vr - Vr) + Ci x [Vr - Vx(t 1)] 根據上式推導可得到與第一實施例相同之結果：

Vx(tl) =

Cx + Ci

Ci xVr = VDD x (Cx + Ci) 2xCi 19 1357501

, TW4167PA AVl=Vx(tl)-Vx(tO)^VDDx(Cx + Ci)-Vr = VDDxCx 2xCi 2xCi VDD X Cx

Vx Tr = Vr + NxAVl = Vr + Nx —-- - 2xCi 控制電路24包括開關電路SW2’及已知電容Cc，其中開關電路SW2’包括開關Sb3、Sb4、Sb5及Sb6。控制電路24之操作可根據控制電路22及第一實施例之控制電路 14之操作類推得到。根據以上敘述可知，本實施例之電容值量測電路具有可彈性地量測不同數值範圍之待測電容、可有效地提供另一種電容值量測電路的設計選擇及可 ^ 準確地對待測電容進行電容值偵測之優點。第三實施例本實施例之電容值量測電路係以積分電容與開關的串聯電路來實現積分器電路。請參照第7圖，其繪示依照本發明第三實施例之電容值量測電路的方塊圖。本實施例之電容值量測電路30與第一及第二實施例之電容值量測 φ 電路10及20不同之處在電容值量測電路30中之積分器電路36係省略運算放大器之使用，而直接以積分電容Ci’ 與開關Sc’之串聯電路來實現。積分電容Ci’與開關Sc’之一端相互耦接，其耦接節點之電壓為積分電壓Vx，積分電容Ci’與開關Sc’之另一端分別接收電壓Vfl及Vr。舉例來說，電壓Vfl及Vr分別為接地電壓及最高電壓VDD 之二分之一。本實施例之控制電路32與34與第一實施例之電容值量測電路10中對應之控制電路12與14不同之處在於開關電路SW1”與SW2”接收之電壓分別改為電壓 20 < S > 1357501

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Vf2 及 Vfl。請參照第8圖，其綠示乃第7圖之電容值量測的相關訊號時序圖。由於在積分器電路36中省略了放大器之使用，本實施例之積分電壓\^在各次積分猡算中之增減之差值電壓AVI及AV2係非為固定，而作為等比級數相關。胃上更詳細的說’在積分期間TPJT1中，起始積分命 Vx(t〇)(等於參考電壓Vr)與第一次積分操作後之積分= Vx(tl)滿足：

Cx X (Vf2 - Vfl) + Ci X [Vx(tO) - vn] = Cx X (Vx(tl) - Vfl) + Ci X [Vx(ti) _ Vfl] 其中電壓Vfl及Vf2分別為接地電麼及最高電璧 VDD。如此，根據上述方程式整理得到： VDD+ OcxVD^ 2 2x(Cx + Ci) 根據相似的方法推導得到：

Vx(t2) =翌+ C^~VDD 2 2x(Cx + Ci) 2x(Cx+C〇2 根據上述條件類推，假設本實施例之控制電路32與積八器電路36在積分期間TP一IT1中執行N次積分操作，7 分期間TP一IT1終止時得到之N次積分操作後之積分電壓 Vx(tN)等於：

Vx(tN)： 2 台 2x(Cx + Ci)x VDD i 爹 VDDxCxxCr1 相似地’假設本實施例之控制電路34與積分器+路 36在積分期間TP-IT2中執行M次積分操作，在積分^門 TP—IT2終止時得到之M次積分操作後之積分電壓v 等於：） 1357501

TW4167PA 本實施例之電容值量測電路係以積分電阻與開關來實現用以控制積分器電路進行放電積分操作之控制電路。請參照第9圖及第10圖，第9圖繪示依照本發明第四實施例之電容值量測電路的方塊圖，第10圖繪示乃第9 圖之電容值量測電路的相關訊號時序圖。本實施例之電容值量測電路與第三實施例之電容值量測電路10不同之處在於本實施例之控制電路44以已知電阻Rc與開關Sb7取代第三實施例中已知電容Cc與開關電路SW2之電路結 • 構。已知電阻Rc與開關Sb7之一端相互耦接，另一端分別接收電壓Vfl及耦接至積分電容Ci與開關Sc’之耦接點。其中電壓Vfl例如為接地電壓。開關Sb7係受控於控制訊號CS3來進行操作。

在積分期間TPJT2中，控制訊號CS3為致能，以導通開關Sb7。如此，控制電路44係實質上形成放電路徑，以對積分電壓Vx進行放電，而積分電壓Vx之曲線係為連續的電容電阻放電曲線。假設本實施例之控制電路42與積分器電路46在積分期間TP_IT1中執行N次積分操作，在積分期間TP_IT1終止時得到之N次積分操作後之積分電壓Vx(tN)等於：

Vx(tN)= VDD 2 +Σ x=\ VDDxCxxCi^1 2x(Cx + Ci)x 相似地，假設本實施例之控制電路44與積分器電路 46在積分期間TP_IT2中執行Μ次積分操作，在積分期間 ΤΡ_ΙΤ2終止時得到之Μ次積分操作後之積分電壓Vx(tM) 等於： 23 1357501

. TW4167PA * « 本實施例之電容值量測電路具有誤差校正電路，用以對電容值量測電路中之運算放大器與比較器進行偏移電壓（Offset Voltage)校正。請參照第11及第12圖，第11圖繪示依照本發明第五實施例之電容值量測電路的方塊圖，第12圖繪示乃第11圖之電容值量測電路的相關訊號時序圖。本實施例之電容值量測電路50與第一實施例之電容值量測電路10不同之處在於本實施例之控制電路54中更鲁包括開關Sb8及Sb9,而電容值量測電路50中之處理器電路58更用以在校正期間TP_AJ中產生控制訊號CS5、 CS6、時脈訊號CK_cl及CK_c2來分別控制開關Sb8、 Sb9 、 Sbl 及 Sb2 。在校正期間TP_AJ之前，處理器電路58亦產生控制訊號CS1，以設定積分電壓Vx接近參考電壓Vr。在校正期間TP—AJ中，時脈訊號CK_cl及CK_c2係週期性地切換於高位準與低位準之間，以週期性地導通開關Sbl及 • Sb2。時脈訊號CK_cl及CK_c2彼此互為反相訊號，其之頻率等於時脈訊號CK_1之頻率。校正期間TP_AJ包括校正子期間TP—AJ1、TP_AJ2及 TP—AJ3。在校正子期間TP_AJ1中，控制訊號CS5為致能，以導通開關Sb8。如此，在校正子期間TP_AJ1中，控制電路54與第一實施例中之控制電路12具有相近之操作，以將積分電壓Vx自其之起始位準（等於參考電壓Vr之位準）提升至終止位準Vx_Tr。控制電路54與12不同之處在 25 1357501 △V3 = VDDxCc 2xCi

TW4167PA 於控制電路54係經由已知電容Cc來對積分電壓Vx進行積分操作，如此，積分電壓Vx於各次積分操作中之差值電壓AV3與終止位準Vx_Tr分別滿足方程式： VDDxCc 2xCi

Vx_Tr = Vx(tO) + Ν'χΔΥ3 = Vx(tO) + N'x 其中，Vx(tO)為積分電壓VX在未執行校正子期間 TP—AJ1及TP_AJ2之校正操作時，積分電壓Vx的初始值。在校正子期間TP_AJ2中，控制訊號CS6為致能，以導通開關Sb9。如此，在校正子期間TP_AJ2中，控制電路54與第一實施例中之控制電路14具有相近之操作，以將積分電壓Vx自終止位準Vx_Tr拉低。如此，積分電壓 Vx於各次積分操作中之差值電壓AV4與經過M’次積分操作後之最終積分電壓Vx(tM)分別滿足方程式： AW/I VDDxCc △V4 二-- 2xCi

Vx(tM) = Vx_Tr + Μ'χΔΥ4

Vx(tO) + N'x VDDxCc 2xCi + (-M'x VDDxCc 2xCi }

=> Vx(tM) - Vx(tO)= (N'-M')x VDDxCc 2xCi 在運算放大器OP3及比較器電路58b為理想的情況下，積分電壓Vx(to)與最終之積分電壓Vx(tM)均等於參考電壓Vr，而數值]VT與Ν'為實質上相等。然而，當運算放大器ΟΡ3之正負輸入端或或比較器電路58b之兩端間有偏差電壓存在時，數值M'與Ν’非為相等。舉例來說，當運算放大器ΟΡ3之正及負輸入端具有偏差電壓Vofl，比較器電路58b之兩端具有偏壓電壓Vof2時，積分電壓Vx(tO) 26 1357501

TW4167PA 及最終之積分電壓Vx(tM)分別等於：

Vx(t0) = Vr + Vofl Vx(tM)= Vr-VoG 此時上述積分電壓Vx(tO)與最終之積分電壓Vx(tM) 之關係式係改寫為： VDDxCc 2xCi

Vx(tM) - Vx(tO) = (Vr + Vofl) - (Vr - Vof2) = (N'-M') x => v〇n+v〇o = (N'-M')x VDDxCc 2xCi VDDxCc 2xCi

如此，透過上述操作可得到與偏差電壓Vofl與Vof2 之和對應之差值D。在往後正常操作時，透過將記錄得到之數值Μ與差值D相加，即可對運算放大器OP3進行偏差電壓校正。在本實施例中，雖僅以電容值量測電路50之控制電路54中額外設置開關Sb8及Sb9,以進行偏差電壓校正操作的情形為例作說明，然，本實施例之控制電路54並不侷限於具有如第11圖所繪示之結構。在另一個實現例子中，控制電路54’係由已知電容Cc、開關Sb3'、Sb4’、Sb5'、 Sb6’、Sb8'及Sb9’實現，如第13圖所示。其中，開關833' 及Sb4’係受控於時脈訊號CK_c卜開關Sb5·及Sb6’係受控於時脈訊號CK_c2。如此，如此，電容值量測電路50’亦可對其内部之運算放大器OP3’與比較器電路58b’進行偏差電壓校正之操作。在本實施例中，雖僅以積分電壓Vx之終止位準Vx_Tr 高於積分電壓Vx之起始位準（等於參考電壓Vr之位準）的情形為例作說明，然，本實施例之終止位準Vx_Tr並不侷 27 1357501

• , TW4167.PA 限於高於起始位準。在另一個例子中，終止位準Vx_Tr低於起始位準。如此，差值電壓AV3及AV4分別為負實數及正實數，而在校正子期間TP—AJ1及TP—AJ2中，積分電壓Vx係分別地由起始位準下降為終止位準Vx_tr，並搖終止位準Vx_Tr上升為起始位準。根據以上敘述可知，本實施例之電容值量測電路具有可彈性地量測不同數值範圍之待測電容、可有效地提供另一種電容值量測電路的設計選擇及可準確地對待測電容 • 進行電容值偵測之優點。另外，本實施例之電容值量測電路更具有可對内部之運算放大器與比較器電路進行偏壓電壓校正之優點。綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍内，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請 *專利範圍所界定者為準。 28 ^57501

' .TW4167PA 【圖式簡單說明】第1圖繪示本發明第一實施例之電容值量測電路塊圖。 ' 第2圖繪示乃第1圖之電容值量測電路10的相關訊號時序圖。第3圖繪示乃第1圖之處理器電路18的詳細方塊圖。第4圖繪示乃第3圖之邏輯單元18a2的詳細方塊圖。第5圖繪示乃第1圖之電容值量測電路10的另—相 _ 關訊號時序圖。第6圖繪示依照本發明第二實施例之電容值量測電路的方塊圖。第7圖繪示依照本發明第三實施例之電容值量測電路的方塊圖。第8圖繪示乃第7圖之電容值量測電路3〇的相關訊號時序圖。第9圖繪示依照本發明第四實施例之電容值量測電路零的方塊圖。第10圖繪示乃第9圖之電容值量測電路的相關訊號時序圖。第11圖繪示依照本發明第五實施例之電容值量測電路的方塊圖。第12圖繪示乃第11圖之電容值量測電路的相關訊號時序圖。第13圖繪示依照本發明第五實施例之電容值量測電 29 1357501

, ,TW4167PA 路的另一方塊圖。【主要元件符號說明】 10、20、30、40、50、50’ ：電容值量測電路 12、14、22、24 ' 32、34、42、44、54、545 :控制電路 SW1、SW2、SW1，、SW2,、SW1”、SW2” ：開關電路 16、36、46 :積分器電路 • 18、28、38、48、58、58’ ：處理器電路 18a :邏輯電路 18al、18a2 :邏輯單元 18b、58b、58b’ ：比較器電路 18c :振盪器電路 18d :計數器電路 18e :拴鎖器電路 18f:運算電路 • OP1、OP2、OP3、OP3’ ：運算放大器

Sal 、 Sa2 、 Sbl 、 Sb2 、 Sa3 、 Sa4 、 Sa5 、 Sa6 、 Sb3 、 Sb4、Sb5、Sb6 ' Sb7、Sb8、Sb9、Sb3’、Sb4’、 Sb5, ' Sb6’、Sb8’、Sb9’、Sc、Sc’ ：開關 Cx :待測電容 Cc :已知電容 Ci、Ci’ ：積分電容 ndo :輸出端 30 ( 5 .¾ 1357501

TW4167PA * and—1 〜and—4 :及閘 Rc :已知電阻 ndl、nd2 :節點

Claims

1357501 TW4167PA 十、申請專利範圍： 1. 一種電容值量測電路，包括：减上且：：二=路具有一輸入端以及-輸出端，該輸出鈿上/、有一積/刀電壓，該積分器電路用以回應於一控制訊號在-設定期間中將該積分電壓設定為一起始位準；一第-控制電路’包括—第—輸出端以及—待測電’ π-輸出端電性連接於該輸入端’該第一控制電路用以回應於-第-組時脈訊號切換該待測電容之至少一端上之電壓’並選擇性地使該待測電容之一端與該入端電性連接，以在一第一藉八湘别违粁雷懕接八帛積刀』間中控制該積分器電路位^ 將該積分電壓自該起始位準調整為-終止第二控制電路，包括一第二輪出端與-被動元件，二件具有—已知特性值，該第二輸出端電性連接於心：：；亥第一控制電路用以回應於-第二組時脈訊號件之至少一端上之電壓，並選擇性地使該被牛之端與該第二輸人端電性連接以在—第二積分 Z中控制該積分器電路進行電塵積分，將該積分電慶之準自該終止位準調整為該起始位準；以及 f 卢央2理器電路，用以提供該第一組及該第二組時脈訊 3驅動該第-及該第二控制電路，並用以根據該第一及 :二Γ分期間之時間長度及該已知特性值來計算得到待測電容之電容值。如申吻專利範圍第1項所述之電容值量測電路，其 32 TW4167PA 中該第一控制電路更包括： -第-開關電路，包括第一端、第二端及第三端，分，輕接至祕測電容之第—端、純至該輸人端及接收一第 > 電壓，泫第一開關電路用以回應於該第一組時脈訊號之第-狀態及第二狀態分別使該待測電容之第一端輕接至該輸入端及使該待測電容之第—端接收該第一電壓。 3·如申請專利範圍第！項所述之電容值量測電路，其中該被動元件為-已知電容，該第二控制電路更包括： -第二開關電路’包括第一端、第二端及第三端，分別_接至該已知電容之第—端、減至該輸人端及接收一第二電壓γ該第二開關電路用以回應於該第二組時脈訊號之第狀態及第二狀態分別使該已知電容之第一端叙接至該輪入端及使該已知電容之第—端接收該第二電壓。 4.如申請專利範圍帛3項所述之電容值量測電路，其中該第二控制電路更包括：一第三開關電路’包括第一端、第二端及第三端，分別難至該已知電容之第二端、接收該第二電壓及接收一第三電壓，該第三開關電路用以回應該第二組時脈气號之第一狀態及第二狀態分別提供該第二電壓及該第三電壓^ 至該已知電容之第二端；其中’該第二電壓之位準實質上等於該起始位準。 5.如申請專利範圍第2項所述之電容值量測電路，其中該第一控制電路更包括： ’、第二端及第三端，分一第四開關電路，包括第一端、 33 〜ουι ,TW4167PA 待測電容之第二端、接收該之第-狀離^ 用以回應於該第—組時脈訊號靨m 二狀態分別提供該第—電壓及該第四電壓至該待測電容之第二端； X弟四電 6其1由該第一電壓之位準實質上等於該起始位準。中额動元利範圍第1項所述之電容值量測電路，其 β-第已知電阻，該第二控制電路更包括：該已知路，包括第一端及第二端，分別相接至用以回一端及純至該輸入端，該第二開關電路別使’ L、: 組時脈訊號之第一狀態及第二狀態分第一端_至該輸入端及使該已知電阻之第一知為實質上浮接。中二二申:青專，範圍第1項所述之電容值量測電路，其二i Λ該第二組時脈訊號具有實質上相同之一時則固二::一及該第二積分期間之長度實質上分別包括 Μ個該時脈週期，該處理器電路根據數 Μ為大於1之比算該待測電容之電容值，數值㈣為電路’用以振盤產生一第三時脈訊號及-第四^^ ’該第三及該第四時脈訊號係為實質上反相；帛化輯1路，用以在該電壓^定期間產生該控制 sfL 就， < S > 34 1357501 ? TW4167PA 一第二邏輯電路，用以在該第一積分期間中產生該第一組時脈訊號，並用以在該第一積分期間後之一第一時點產生該第二組時脈訊號；一比較器電路，用以比較該積分電壓之位準及該起始位準之高低，並於該積分電壓之位準滿足一臨界條件之一第二時點時，觸發一操作事件；一計數器電路，用以自該第一時點起執行計數操作，使一計數次數自零開始每隔該第二組時脈訊號之時脈週 • 期遞增1，該計數器電路更用以回應於該操作事件於該第二時點停止計數操作，以計數得到一數值Μ，Μ為大於1 之自然數；及一拴鎖（Latch)電路，用以回應於該操作事件記錄該數值Μ ; 其中，該第一及該第二時點係定義出該第二積分期間，該處理器電路係根據該數值Μ及該第二組時脈訊號之時脈週期來得到該第二積分期間。 ® 9.如申請專利範圍第1項所述之電容值量測電路，其中該積分器電路包括：一運算放大器（Operational Amplifier)，正輸入端接收該起始位準，負輸入端為耦接至該第一及該第二控制電路之該輸入端，輸出端為耦接至該處理器電路之該輸出端；一積分電容，該積分電容之兩端分別耦接至該運算放大器之負輸入端及該輸出端；及一第五開關電路，第一端及第二端分別耦接至該運算 35 < % 1357501 .TW4167.PA 放大器之負輸入端及該輸出端，該第五開關電路用以回應於該控制訊號導通，以短路連接該運算放大器之負輸入端與該輸出端，以設定該運算放大器之負輸入端與該輸出端之電壓為該起始位準。 10.如申請專利範圍第1項所述之電容值量測電路，其中該積分器電路包括：一第五開關電路’第-端及第二端分別接收一參考電

壓及麵接至該輸出端，該參考電壓之位準實質上等於始位準；及〜接二至該輸出端及如巾w專利犯11第1項所述之電容值量測電路， -第六組時脈訊號，分別在一第於上五組時脈訊號及期間中控制該積分器電路嫩-第四積分電壓之位準自該起始位準調整為該心二：該積分電壓位準職為糾間之一時間差值來據=第三及該第四積分期 iOffsetVolt—校正/合里測電路進行偏差電壓 12.如申凊專利範圍第11 路’其中該被動元件為-已知^ 電容值量測電括：屯奋，该第二控制電路更包一第六開關電路，句妊楚山路包括第一端、第二端、第三端及第 S 36 1357501 ,TW4167PA 四端，分別耦接至該已知電容之第一端、耦接至該輸入端、接收一第一電壓及接收一第二電壓，該第六開關電路用以回應於該第五組時脈訊號之第一狀態及第二狀態分別使該已知電容之第一端耦接至該輸入端及使該已知電谷之第一端接收該第一電壓，該第六開關電路更用以回應於該第六組時脈訊號之第一狀態及第二狀態分別使該已知電谷之第一端輕接至該輸入端及使該已知電容之第一端接收該第二電壓。 13.如申凊專利範圍第丨1項所述之電容值量測電路，其中該被動元件為一已知電容，該第二控制電路更包括：一第七開關電路，包括第一端、第二端及第三分 ^搞接至該已知電容之第一端、祕至該輸入端及接收一第二電壓，該第七開關電路用以回應於該第五組及該第六組時脈訊號之第一狀態使該已知電容之第一端耦接至該輸入端，並用以回應於該第五組及該第六組時脈訊號之第一狀fe使έ亥已知電容之第一端接收該第三電壓，·及一第八開關電路，包括第一端、第二端、第三端及第四端，分別耦接至該已知電容之第二端、接收該第三電壓、接收一第一電壓及接收一第二電壓，該第八開關電路用以回應於該第五組時脈訊號之第一狀態及第二狀態分別使S亥已知電容之第二端接收該第三電壓及接收該第一電壓，並用以回應於該第六組時脈訊號之第一狀態及第二狀態分別使該已知電容之第二端接收該第三電壓及接收 37 1357501 . ,TW4167PA 該第二電壓。 14. 如申請專利範圍第11項所述之電容值量測電路，其中該第五組及該第六組時脈訊號具有實質上相同之 . 一時脈週期，該第三及該第四積分期間之長度實質上分別為J個該時脈週期及K個該時脈週期，該處理器電路根據數值J與K之差值與該時脈週期來得到該時間差值，數值 J與K為大於1之自然數。 15. —種電容值量測電路，包括： • 一積分器電路，具有一輸入端以及一輸出端，該輸出端上具有一積分電壓，該積分器電路用以回應於一控制訊號在一電壓設定期間中將該積分電壓設定為一起始位準；一第一控制電路，包括一第一輸出端與一被動元件，該被動元件具有一已知特性值，該第一輸出端電性連接於該輸入端，該第一控制電路用以回應於一第一組時脈訊號切換該被動元件之至少一端上之電壓，並選擇性地使該被動元件之一端與該第一輸入端電性連接，以在一第一積分 ® 期間中控制該積分器電路進行電壓積分，以將該積分電壓之位準自一起始位準調整為一終止位準；一第二控制電路，包括一第二輸出端以及一待測電容，該第二輸出端電性連接於該輸入端，該第二控制電路用以回應於一第二組時脈訊號切換該待測電容之至少一端上之電壓，並選擇性地使該待測電容之一端與該第二輸入端電性連接，以在一第二積分期間中控制該積分器電路進行電壓積分，將該積分電壓自該終止位準調整為該起始 38 < S ^ 1357501 ,TW4167.PA 位準，該待測電容之電容值相關於該終止與該起始位準之差值；以及一處理器電路，用以提供該第一組及該第二組時脈訊 . 號來驅動該第一及該第二控制電路，並用以根據該第一及該第二積分期間之時間長度及該已知特性值來計算得到該待測電容之電容值。 16. —種電容值量測方法，應用於一電容值量測電路，該電容值量測電路包括一積分器電路，該積分器電路 Φ 之一輸出端上具有一積分電壓，一待測電容電性連接於該積分器之一輸入端，該電容值量測方法包括： (a) 回應於一第一組時脈訊號切換該待測電容之至少一端上之電壓，以在一第一積分期間中將該積分電壓之位準自一起始位準調整為一終止位準； (b) 回應於一第二組時脈訊號在一第二積分期間中將該積分電壓之位準自該終止位準調整為該起始位準；以及 (c) 根據該第一、該第二積分期間及一已知特性值運 ® 算得到該待測電容之電容值。 17. 如申請專利範圍第16項所述之電容值量測方法，在步驟（a)之前更包括： (d) 在一電壓設定期間中設定該積分電壓之位準至該起始位準。 18. 如申請專利範圍第16項所述之電容值量測方法，在步驟（a)之前更包括： (e) 回應於一第三組時脈訊號切換一已知電容之至少 39 < S》 1357501 , t TW4167PA 一端上之電壓，以在一第三積分斯間中將該積分電壓之位準自該起始位準調整為該終止位準； (f) 回應於一第四組時脈訊號切換該已知電容之該至 . 少一端上之電壓，以在一第四積分期間中將該積分電壓之位準自該終止位準調整為該起始位準；及 (g) 根據該第三與該第四積分期間之差值運算得到一偏差校正值；其中，步驟（c)係根據該第一、該第二積分期間及該偏鲁差校正值運算得到該待測電容之電容值。 19. 如申請專利範圍第16項所述之電容值量測方法，其中該第一及該第二積分期間係分別對應至N個時脈週期及Μ個時脈週期，步驟（c)係包括：根據該已知電容之電容值、數值Ν及Μ來計算得到該待測電容之電容值。 20. 如申請專利範圍第19項所述之電容值量測方法，其中步驟（c)包括： — 根據該偏差校正值來對修正數值Μ ;及根據該已知電容之電容值、數值Ν及修正後之數值Μ 運算得到該待測電容之電容值。 21. —種電容值量測方法，應用於一電容值量測電路，該電容值量測電路包括一積分器電路，該積分器電路之一輸出端上具有一積分電壓，一待測電容電性連接於該積分器電路之一輸入端，該電容值量測方法包括： (a)回應於一第一組時脈訊號在一第一積分期間中將 1357501 ， ,TW4167PA 一積分電壓自一起始位準調整為一終止位準； (b) 回應於一第二組時脈訊號切換一待測電容之至少一端上之電壓，以在一第二積分期間中將該積分電壓之位 . 準自該終止位準調整為該起始位準；以及 (c) 根據該第一、該第二積分期間及一已知特性值運算得到該待測電容之電容值。 22. 如申請專利範圍第21項所述之電容值量測方法，在步驟（a)之前更包括： # (d)在一電壓設定期間中設定該積分電壓之位準至該起始位準。 23. 如申請專利範圍第21項所述之電容值量測方法，在步驟（a)之前更包括： (e) 回應於一第三組時脈訊號切換一已知電容之至少一端上之電壓，以在一第三積分期間中將該積分電壓之位準自該起始位準調整為該終止位準； (f) 回應於一第四組時脈訊號切換該已知電容之該至 ® 少一端上之電壓，以在一第四積分期間中將該積分電壓之位準自該終止位準調整為該起始位準；及 (g) 根據該第三與該第四積分期間之差值運算得到一偏差校正值。 24. 如申請專利範圍第23項所述之電容值量測方法，其中該第一及該第二積分期間係分別對應至N個時脈週期及Μ個時脈週期，步驟（c)係包括：根據該已知電容之電容值、數值Ν及Μ來計算得到 41 1357501 ,TW4167PA 該待測電容之電容值。 25.如申請專利範圍第14項所述之電容值量測方法，其中步驟(c)包括：根據該偏差校正值來對修正數值Μ ;及根據該已知電容之電容值、數值Ν及修正後之數值Μ 運算得到該待測電容之電容值。

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