TWI331362B - Process for adjusting the strain on the surface or inside a substrate mad - Google Patents

Process for adjusting the strain on the surface or inside a substrate mad Download PDF

Info

Publication number
TWI331362B
TWI331362B TW095143800A TW95143800A TWI331362B TW I331362 B TWI331362 B TW I331362B TW 095143800 A TW095143800 A TW 095143800A TW 95143800 A TW95143800 A TW 95143800A TW I331362 B TWI331362 B TW I331362B
Authority
TW
Taiwan
Prior art keywords
deformation
layer
deformation layer
implanted
substrate
Prior art date
Application number
TW095143800A
Other languages
English (en)
Other versions
TW200733204A (en
Inventor
Le Vaillant Yves-Matthieu
Original Assignee
Soitec Silicon On Insulator
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec Silicon On Insulator filed Critical Soitec Silicon On Insulator
Publication of TW200733204A publication Critical patent/TW200733204A/zh
Application granted granted Critical
Publication of TWI331362B publication Critical patent/TWI331362B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)
  • Physical Vapour Deposition (AREA)

Description

1331362 九、發明說明： 【發明所屬之技術領域】 本發明是關於可調整在以半導體材料所製成之底材内或表面上之形 =之形變的製程。_來說’本發明是可在以轉賭料所製成之 底材上之一或多層之中局部調整形變的一種製程。 本發明也是_-種調整以半導體料所製成，具有-表面或埋層形變 =底材的部份或整個表面上之形變的製程一般來說，本發明適用於以 +導體材騎製狀底社财财，且在此層之表面或深處具 有一非均質形變。 【先前技術】 根據本發明之製程’制適用於局部調整在—底材上之⑼層内的形 變。本發明亦關於-種在以半導體材料所製成之底材上的形變層，根據本 發明之製程所獲得之形變層會具有較少的缺陷。最後，本發明是關於一種 以半導體材料所製成的晶圓，其包含至少這樣的一層。 在底材上使用形變層這點非常有吸引力，因為其能增加半導體結構内 電荷的動性。熟習此技藝者皆熟知各種在騎上之仙產生形㈣技術和 程序。舉例來說，藉由在底材上蟲晶便可使—石夕層發生形變，其甲，在磊 晶平面的元麵合參數(mesh param㈣f與⑪_合參數獨，這種程序 便是俗稱的翻mu。依此方式，經由分_變層的表面便可發現， 在底材的中心和邊緣之間做測量的最大形變中，有1%是非均質形變。 5 依此方式，底材中形變的非均質性的來源可能為： -在固態底材上蟲晶所得之偽底材中所使用之合金組成(例如汾〇6)的 非均質性(在蟲晶期間偽底材的溫度均質性、在反應室中固定的氣體流速）； 或是 -由於熱處理(熱氧化、磊晶後的熱處理等等)所造成形變的舒張。 因此，現存用以在各層中獲得所需形變的方<，在精確度上有其限 制。若能改良其精確度而使形變層内的電荷具有良好的動性，將會對該方 法有所助益。 顯然’現存的方法可藉由更常檢查反應室中加熱燈的溫度和氣體流速 而有所改善，而這些設備的精確度也能有所改進。另一種可能的方式便是 提供一種額外的熱處理程序，其係在已知用以產生形變層之程序之後執 行。本發明的目的便是提供此種程序。 【發明内容】 本發明疋關於一種用以在一底材上之一形變層内調整形變的製程，其 包含：辨卿變層中其形變要予調整之_或多麵域；將元素植入形變層 中破辨別出之區域中之至少其―’其植人量足以在#承受職升的溫度時 消除或減少缺陷；以及藉由蝴至-溫度，並_足以修復或減少包括了 形變層之被植人元素的—衫個區域中的晶格缺陷的時間，而將底材及形 變層予以回火。其巾化學元素獻之轉，係有獅以其狀能量被採為 被辨別出區域t深度的函數，以使其植人化學元素之劑量，足以在可量測 133-1362 程度下修改被辨別出區域形變狀態的方式進行。此外，其該至少一區域係 以雷曼(Raman)光譜或X射線繞射加以辨別。 底材之表面可提财-紐塗膜，該處會植人元雜護表面以免於受 損。適當的舰層包含具均句或非羽厚度的氧化械氮化物沈積，其可 選擇性地應用。 本發明亦關於-種回火結構，其係由—形變層和—底材所組成，其中 鲁該形變層包含-或多個包含有被植入元素並得以在回火期間調整形變以減 少或修復晶格缺陷之至少-或衫個區域。此結構其較佳者應是包含於一 晶圓中’其中至少該形變層係以一半導體材料製成。 【實施方式】 本發明用以在-底材上之-形變層_整形變的製程，係、包含如下步 驟· 辨別形變層中一或多個欲調整形變之區域； 植入元素至在形變層中所辨別出之該些區域其中之至少其一.、 、將具有形_之底材回火至—溫度，其溫度特足夠長的時間，^足 以修復因植入區域之植入所引起的晶格缺陷。 本發明之製程具有-衫個較佳的特徵^舉例來說，如果需要的話 形變的調整可為騎的機，料管_變層是絲層歧域在其化 之下都可進行。_，被辨·之區域可位於形變層的表面，或可為职 層中的埋藏區域。 - 7 1331362 植入元素的性質可視所需特定結果而所有不同。植入元素可盘形成形 變層化學元素至少其中之-相同。舉例來說，對形變錢形變销層而言， 較佳的植人元素祕。切騎之錯的含量时騎，則狀元素^為
回火步驟可在在85〇〇C和9〇〇°C間的溫度範圍中執行二至四小時。較 佳者為，回火步驟是在氣中以穩定900oc的溫度執行三小時的時間。乂 為了處理形變層中的數個區域，回火步驟之後的植入步驟便可執行數 -人。在形魏之區域巾所修復的缺陷，使得該層非常適合於半導體之應用。 因此’本發明之製程所產生之形變橋半導構，妓對包含相同半導 體結構之半導體晶圓而言便很有其用處。 該程序更可包含-保護步驟’其係藉由沈積一保護層以保護形變層。 保護層可為任何可保護形變層免_植人步驟而受損或惡化的材料，較佳 的材料包含沈躺形成的氧化物錢化物，尤其是沈積具有· 150埃 (AngStx〇ms)厚度的四乙基矽酸鹽(TE〇s)最適合此用途。或者，亦可使用任 何其他相容的氧化触是統物作雜護層。亦可使帛其他⑽積的氧化 物，包含由諸如矽烷(silane)或是二氯矽烷(dichl〇r〇silane)等前驅物所形成 者'尤積僅而要覆蓋需進行植入的區域，如果需要的話，亦可藉由撤光戍 其他選擇性的移除技術移除該保護層》 如前所述，本發明之目的特別是為了調整一底材内或其上之一或數個 8 1331362 形變層中的开卜 。本發明範_之内的形變層，所指的是由晶體材料所形成 之層，其中，/ 、 啦—定的溫度和壓力條件下，該元素嚙合參數與此材料之天 、、、σ >數不同。在本發明之範圍内，本發明之目的是為了微調此形變， 言為電荷的動性對形變非常敏感。在該層中之形變等級的精準度是改 良微電子或光魏置之效能㈣要因素。 因此，本發明乃是關於一種額外的製程，其可於在一底材上製造一形 • 變層之製程之後，且在形變層需要調整形變之區域被辨別出之後，於一熱 處理步驟(亦稱為回火步驟)之後植入化學元素。為了刪在形變層中需要調 整形變之區域，便需要測量此形變。使用諸如雷曼(Raman)光譜或是X射線 繞射的非破雜度量方式便可完成。此度量方式對熟習此技藝者而言是相 • *知名的’因此不需要在此對之進一步討論。以雷曼或X射線進行測量可提 供形變值，該值可與該層之精準形變目標值做比較，而因此可使用植入 方式調整該形變，使其能精確地達到該目標值。 翁如圖1至圖3所示，欲處理之區域可位於該層之表面及/或於此層之深層. 中。这些圖式顯示出由一底材丨及在底材丨上之一形變層2所形成之半導體晶 圓’而在形變層巾的區域2卜22、23、24、25、26便是需要調整形變之區 域。一般來β兒’欲處理之區域21、22、23、24、25、26是定義在一XY平面 及/或根據形變層2之深度Ζ。 更精確地說，圖1所示為兩個位於形變層之深處的區域21、22(亦即埋 藏於該底材中）’換句話說便是位於此層2之表面往内之非零深度ζ處。圖2 9 1331362 本身顯示兩個區域23、24，其中之一的區域23係位於形變層2之表面，而另 一個區域24便位於該層之深處。圊3說明兩個位於該形變層2中需要調整形 變之區域25、26，其中一區域25位於深處並佔據該形變層2與整個χγ平面 交錯蚱的表面，其係在形變層2之表面往内之非零深度2處。 藉由植入化學元素可調整形變。一旦辨別出需調整形變之區域後，便 可選擇性地植入化學元素，此可以使用多種方法完成。植入裝置可選擇性 φ地僅置於此些區域之上，此藉由移動底材、植入器、或是移動兩者，使植 入器在需要植入區域之上的適當位置便可完成。 或者，一旦知道要在何處植入，便可提供塗覆於整個表面的氧化物， 接著選擇性雜人’或是可選擇性地紐和植人元素，使職有欲進行植 入之區域會有塗覆物並暴露於植人元素下。此可藉由植人物種無法渗透之 遮罩便可完成’使得先是塗覆，接著便可將化學元素僅導入至需要調整形 變之適當區域t。遮罩麟包含郷法⑽。臟嘴嘛)所賴的該些技 ®術’其遮罩必須使用任何可以：⑴作為良好的植入阻礙；以及(2)容易移 除之沈積物種製成。 另-種可能的方式是在表面上沈料同厚度的氧化物，其中，在欲進 打植入之區域提供較厚的氧化層，而在其他表面區域則提供較薄的氧化 層。為此可以使用二氧化矽或是氮化物。 化子元素植入步驟一定要使植入之化學元素足以可量測地修改形變 10 1331362 層之形魏態。植从量可_為_抛域d 學元素可視其需要㈣電愤元素，亦即軒或八^^數1植入雜 電荷元素，亦即離株式的元素 U ’的70素’或疋帶 〜心 、$此技藝之者可例行的測試以決 疋何種物種可秘定的航提供最理想的 _ „ 。果選擇所植入的元素係為形 變層之目標區域之性質的函數。 欲植入元素的選擇’最好是與形成目標形變層之化學元素之其中之一 相同。舉例來說，树職射最好是植场離子。囉地，如果目標形 變層是由數種不_之綠所組成，則植人元素最好是其_形成該 目標形變層之化學元素至少其中之—相同。舉例來說，在由朴錯所形成 之目標形變射’最好是植人料是鍺，或是依顧人兩者。因此，具有 兩種不同性質之元素便可依序植入形變層中。 經由此植人便可修改目縣之频祕。如果目標職層呈現厘縮狀 態，則可藉由植人元素增加其壓縮形變。另—方面，如果此目標形變層呈 現伸張狀態，則植入元素便可減少其伸張狀態。 典型地，植入化學元素以便獲得變異為1%的植入前質量密度之劑量 及植入能量被決定下來。舉例來說，對以原子型態化學元素進行植入之矽 形變層而言，可預見劑量變化在le 15至2e 15 atoms/cm2之間，而植入能量則 介於10和12keV之間。在此例中’可假設劑量為2el5atoms/cm2且能量為12 11 133-1362 内涵蓋諸如雙SOI形式的多層結構 圖4所示為由-底材!和包含需要調整形變之區域m、幻 個形變層2、3，所形狀半導體材騎製成之關。再魏，這些區^數 28、3卜32是定義在一XY平面上及/或根據形變層2之深度z 〇
各層最重要的躲就是其形變，域形變層可騎張賴或是壓縮形 變，其可MSMART_CUT⑧技術財歧生，或是其可為雜晶，或是其 可包含不同性質的元素，這端視在此層中的區域而定。 本發明之齡内’在-層之預設區域巾的形變，可使聽罩或是改變 植入此量和植人元素之劑量而局部調整。植人步驟可對相藝域執行一或 多次。植人步驟亦可連續地執行數次以調整—或多層之不_域内的局部 形變。 回火步驟是在一中性氣體下完成，或是在85〇。匚至90〇£>c的溫度範圍 内執行2至4個小時。較佳地，此回火步驟是在氬氣中，以穩定的9〇〇〇c；溫 度執行三小時。植入和回火步驟可連續地執行一或數次，其通常是以植入 步騍開始。 用於植入步驟和回火步驟的程序，都必須是可逆的。可逆的植入步驟 意指，植入元素所穿透之目標層或非目標層的幾何結構並不會被修改。舉 12 1331362 例來說，結晶狀態的目標形變層不能被修改成無定形狀態之目標層，這會 使回火步驟無法恢復。可逆的回火步驟意指，溫度和此溫度下所維持的時 間必須確定，以便限制内部擴散及其他伴隨著回火步驟的現象。 實施例 接下來將描述一個非限制性質的實施例，用以說明根據本發明之製程 該如何實施。 一程序被應用於在一矽層中產生一伸張形變，且接著測量該應力。其 測量係使用非破壞性雷曼(Raman)或X射線繞射形式的度量方式進行測量， 且會在此層之局部區域内獲有1600 Mpa應力的結果。此值可修正約1〇〇 MPa ’使其最終值為簡顺，其係先以厚度為犯至⑼埃齡者為咖埃） 的TEOS沈積物賴销，且接糾2e 15 a_/em2継的魏子舰心 的能ϊ進彳了植人倾’接著再制前賴程序齡回火步驟。 顯然’本發a月並不限定於上述的冑施例巾，而是可延伸於包含任何符 合其精神之製程，換句話說，亦即任何被設計來在朗了可令形變層發生 變程序^臭#以調整目標形變層中之一或數個形變層或每一目標 層中形變之方法。 ^ 【圖式簡單說明】 目的和優點 將得以==讀中下:文之詳後’本發明之其他特徵、 13 . 1331362 圖1、2和3顯示由一底材和一形變層所形成之半導體材料晶圓的截面 圖，其說明欲調整形變之不同形態的區域；以及 圖4顯示由一底材和數個形變層所形成之半導體材料晶圓的截面圖， 其說明欲調整形變之不同形態的區域。 【主要元件符號說明】 1234567812 2 2 2 2 2 2 2 2 3 3 ^ Μ 材變變域域域域域域域域域域 底形形區區區區區區區區區區 14

Claims (1)

  1. 1331362 4 申請號數第095143800號 • 專利範圍無劃線補充修正本 98年10月修正 • 十、申請專利範圍 1.-種用以在-底材上之—形變層内調整形變的製程，其包含： 辨卿變層中其形變要予調整之—或多個區域； 將元素植入整體形變層中被局部辨別出之區域中之至少其—，其 -才直入量足以在當承受到高升的溫度時消除或減少缺陷；以及 Φ 藉由加熱至一溫度達一時間’其足以降低或消除在該包含該植入 元素之形變層中之-或多個區域中的晶格缺陷，而對該底材和該形變層 進行回火。 · • 2·如申請專利範圍第1項之製程，其中化學元素植入之步驟，係 以其植入能量被採為被辨別出區域之深度的函數，以使其植入化學元素 之劑里，足以在可量測程度下修改被辨別出區域形變狀態的方式進行。 3.如申請專利範圍第1項之製程，其中該至少一區域係以雷曼 (Raman)光譜或X射線繞射加以辨別。 4·如申請專利範圍第1項之製程，其中該形變調整係屬局部性。 5·如申請專利範圍第1項之製程，其中該形變層係為一表層。 6·如申請專利範圍第1項之製程，其中，該形變層可埋藏於該底 15 ^清號數第095143800號 替換頁ί ^範圍無劃線補充修正本 98年1〇月修正 + 材中。 形變層的表面上 如申請專利範圍第1項之製程， 其中該被辨別出之區域係位於 該形變層 (·如申請專利範圍第1項之製程， 之一埋藏區域之中 其中該被辨別出之區域係位於 如申請專利範圍第丨項之製程， 形成该形變層之化學元素中之至少其〜 其中，該至少一植入元素係與 相同。 10·如申請專利範圍第！項之製 去祕,α 其中該形變層是由兩種不同元 素所組成，些健从雜與 素相同，其並係依序植入。 U.如申請糊範圍第丨項之製程， 至900QC 的溫度範圍内執行。 其中回火之步驟係在850oC 12. 如申明專利軸第1項之製程，其t回火之步驟係在-穩定溫 度下進行二至四小時。 13. 如申請專卿_第丨項之製程，其巾回火之步_在一氬氣 中，以9〇〇°C的常溫執行三小時。 16 13,31362
    申請號數第095143800號 專利範圍無劃線補充修正本 98年10月修正 14_如申請專利範圍第1項之製程，其中，其後隨著執行回火步驟 的該植入步驟，係連續地執行數次，以處理形變層中的數個區域。 15.如申請專利範圍第1項之製程，其更包含利用沈積一保護層而 保護該形變層。 16.如申請專利範圍第15項之製程，其中該保護層係為具有5〇至 150埃（Angstroms)厚度之一氧化物或氮化物之沈積。 Π.如申請專利範圍第項之製程，其中該保護層係選擇性地施 加’或具非均勻厚度。 18. -種回火結構’其係由_形變層和一底材所組成，其中該形 •I k W 個包含有被植人元素並得以在回火期間調整形變以減 少或修復晶格缺陷之至少一或更多個區域。 19. -種包含申請專利範圍第18項之回火結構的晶圓，其中至少 該形變層係以一半導體材料製成。 17
TW095143800A 2006-01-17 2006-11-27 Process for adjusting the strain on the surface or inside a substrate mad TWI331362B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0600398A FR2896255B1 (fr) 2006-01-17 2006-01-17 Procede d'ajustement de la contrainte d'un substrat en un materiau semi-conducteur

Publications (2)

Publication Number Publication Date
TW200733204A TW200733204A (en) 2007-09-01
TWI331362B true TWI331362B (en) 2010-10-01

Family

ID=36971783

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095143800A TWI331362B (en) 2006-01-17 2006-11-27 Process for adjusting the strain on the surface or inside a substrate mad

Country Status (7)

Country Link
US (1) US7473620B2 (zh)
JP (1) JP4951325B2 (zh)
KR (1) KR100872041B1 (zh)
CN (1) CN100495658C (zh)
FR (1) FR2896255B1 (zh)
SG (1) SG134255A1 (zh)
TW (1) TWI331362B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5282413B2 (ja) * 2008-02-29 2013-09-04 信越半導体株式会社 歪みシリコン層が形成されたシリコンウェーハの製造方法
FR3051979B1 (fr) * 2016-05-25 2018-05-18 Soitec Procede de guerison de defauts dans une couche obtenue par implantation puis detachement d'un substrat
US10347538B2 (en) * 2017-06-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for direct forming stressor, semiconductor device having stressor, and method for forming the same
JP2021082734A (ja) * 2019-11-20 2021-05-27 株式会社デンソー 素子形成ウェハおよびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778754A (ja) * 1993-01-11 1995-03-20 Fujitsu Ltd イオン注入方法、及びその方法を用いる薄膜の応力制御方法、並びにイオン注入装置
US6067154A (en) * 1998-10-23 2000-05-23 Advanced Micro Devices, Inc. Method and apparatus for the molecular identification of defects in semiconductor manufacturing using a radiation scattering technique such as raman spectroscopy
JP3875040B2 (ja) * 2001-05-17 2007-01-31 シャープ株式会社 半導体基板及びその製造方法ならびに半導体装置及びその製造方法
US6855649B2 (en) * 2001-06-12 2005-02-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6806151B2 (en) * 2001-12-14 2004-10-19 Texas Instruments Incorporated Methods and apparatus for inducing stress in a semiconductor device
US6642106B1 (en) * 2002-05-31 2003-11-04 Advanced Micro Devices, Inc. Method for increasing core gain in flash memory device using strained silicon
JP2004014856A (ja) * 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
US6638802B1 (en) * 2002-06-20 2003-10-28 Intel Corporation Forming strained source drain junction field effect transistors
US6841457B2 (en) * 2002-07-16 2005-01-11 International Business Machines Corporation Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion
JP4339563B2 (ja) 2002-09-18 2009-10-07 シャープ株式会社 半導体基板の製造方法およびこの方法を用いた半導体装置の製造方法
DE10261307B4 (de) * 2002-12-27 2010-11-11 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Spannungsoberflächenschicht in einem Halbleiterelement
US6921913B2 (en) * 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
US6800887B1 (en) * 2003-03-31 2004-10-05 Intel Corporation Nitrogen controlled growth of dislocation loop in stress enhanced transistor
DE10318284A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
JP2005072464A (ja) * 2003-08-27 2005-03-17 Sharp Corp 半導体基板の製造方法および半導体装置の製造方法
US6872641B1 (en) * 2003-09-23 2005-03-29 International Business Machines Corporation Strained silicon on relaxed sige film with uniform misfit dislocation density
US20060011906A1 (en) * 2004-07-14 2006-01-19 International Business Machines Corporation Ion implantation for suppression of defects in annealed SiGe layers
TWI253760B (en) * 2004-11-19 2006-04-21 Powerchip Semiconductor Corp Methods of forming gate and flash having thereof

Also Published As

Publication number Publication date
JP4951325B2 (ja) 2012-06-13
FR2896255A1 (fr) 2007-07-20
FR2896255B1 (fr) 2008-05-09
US20070166968A1 (en) 2007-07-19
SG134255A1 (en) 2007-08-29
TW200733204A (en) 2007-09-01
US7473620B2 (en) 2009-01-06
CN101005033A (zh) 2007-07-25
CN100495658C (zh) 2009-06-03
KR100872041B1 (ko) 2008-12-05
JP2007227887A (ja) 2007-09-06
KR20070076417A (ko) 2007-07-24

Similar Documents

Publication Publication Date Title
TWI331362B (en) Process for adjusting the strain on the surface or inside a substrate mad
JP5502721B2 (ja) 炭化タンタル被覆炭素材料の製造方法
JP4791456B2 (ja) 低ｋ材料上にＴａＮ拡散バリア領域を堆積する方法（低ｋ材料上のＴａＮ拡散バリア領域のＰＥ−ＡＬＤ）
US10396163B2 (en) Silicon carbide epitaxial substrate and method for manufacturing silicon carbide semiconductor device
TW200641192A (en) Semiconductor layer structure and process for producing a semiconductor layer structure
KR0136879B1 (ko) X선 리소그래피 마스크용 SiC 마이크 서포트의 제조 방법
KR20050100665A (ko) Ｓｏｉ 웨이퍼의 제조 방법 및 ｓｏｉ 웨이퍼
JPWO2016133220A1 (ja) 発熱体及びその製造方法
Deku et al. Effect of oxidation on intrinsic residual stress in amorphous silicon carbide films
CN105188894B (zh) 制造部分独立式石墨烯晶体膜的方法和包括这样的膜的器件
TW201019396A (en) Process for locally dissolving the oxide layer in a semiconductor-on-insulator type structure
David et al. Microstructural and conductivity changes induced by annealing of ZnO: B thin films deposited by chemical vapour deposition
Kim et al. Creep-controlled diffusional hillock formation in blanket aluminum thin films as a mechanism of stress relaxation
Auciello Ultrananocrystalline Diamond Coatings for Next-Generation High-Tech and Medical Devices
Tian et al. Fabrication and characterization of functionally graded Ni–Ti multilayer thin films
McCulloch et al. The structure and annealing properties of multilayer carbon films
JP6848900B2 (ja) 半導体ウェーハのゲッタリング能力の評価方法および該評価方法を用いた半導体ウェーハの製造方法
RU2615099C1 (ru) Способ выращивания эпитаксиальной пленки дисилицида европия на кремнии
Wengelnik et al. Scanning tunneling microscopy on W (100) at 80 K and room temperature
US6696205B2 (en) Thin tantalum silicon composite film formation and annealing for use as electron projection scatterer
JP6131701B2 (ja) 半導体基板の製造方法
Lisovskii et al. Infrared absorption study of buried oxide of single and triple-implanted SIMOX structures
US20070101928A1 (en) Method of forming a layer of silicon carbide on a silicon wafer
KR20070017189A (ko) 저-ｋ 물질 상의 ＴａＮ 확산장벽 영역의 ＰＥ-ＡＬＤ
Ciosek et al. Interfaces evolution in Ti/Si multilayers obtained by laser ablation