TWI311762B - A non-volatile storage system and method for programming of multi-state non-volatile memory using smart verify - Google Patents

Description

1311762 九、發明說明： 【發明所屬之技術領域】 本發明係關於程式化非揮發性記憶體。 【先前技術】 半導體記憶體已越來越普遍地用於各種電子裝置。例

如，非揮發性半導體記憶體係用於蜂巢式電話、數位相機、 個人數位助理、行動計算裝置、非行動計算裝置及其他裝 置。電可抹除可程式化唯讀記憶體（EEpR〇M)及快閃記憶體 屬於最普遍的非揮發性半導體記憶體。與傳統EEPR0M相 比，對於快閃記憶體（其亦係一類EEPROM)，可在一步驟中 抹除整個記憶體陣列或該記憶體之一部分的内容。 傳統EEPROM與快閃記憶體皆使用一浮動閑極，該浮動 閘極係疋位於一半導體基板中之一通道區域上面並與之絕 緣該浮動閘極係定位於源極區與汲極區之間。一控制閘 極係提供於該4動閑極上面並與之絕緣。藉由保留在該浮 動閘極上之電荷數量來控制由此形成的電晶體之臨界電 壓。即，在接通電晶體之前，為允許在該電晶體之源極與 及極之間傳導而必須向該控制閘極施加的最小數量電壓係 藉由浮動閘極上之電荷位準來控制。 ’、 呆EPR〇M及快閃記憶體裝置具有一用於儲存二範圍 的電荷之浮動閑極’因此可在二狀態(一抹除狀態與一程式 化狀態）之間對該儲存元件進行程式化/抹 體裝置有時稱A _、“， ❸閃6己憶 件可儲存/閃記憶體裝置，因為每—儲存元 件了儲存一位元資料。 115657-980117.doc 1311762 個不ιί : :、1還稱為多位準)快閃記憶體裝置係藉由識別多 界電二=程式化臨界電壓範圍來實施。各不同臨 * ί應於記憶料置中所編碼之資料位元集之一 頂疋值。例如，當可蔣卷 了將母—儲存元件放置於對應於四個不 :界電Μ範圍的四個分離電荷帶之—帶中時 凡件可儲存二位元資料。 仔 般&纟程式操作期間向該控制閘極施加之一程式 :壓係作為幅度隨時間增加之一系列脈衝而施加。在 了仃方法中，該等脈衝之幅度隨每—連續脈衝而增加一 預定步幅，例如0.2至0.4V。可向快閃記憶體元件之控制閘 極（或者在某些情沉下係導Μ極）施加VPgm。在該等程式脈 衝之間的週期中’實施驗證操作。即，在連續程式化脈衝 之間測試正在平行程式化的一組元件之各元件之程式化位 準以決定其疋否等於或大於該元件正要進行到之一驗證 位準。對於多狀態快閃記憶體元件陣列，可針對一元件之 每一狀態執行一驗證步驟以決定該元件是否已到達其與資 料相關的驗證位準。例如，能夠以四狀態來儲存資料之一 多狀態記憶體元件可能需要針對三個比較點來執行驗證操 作。 標題為”用於多狀態記憶體之智慧型驗證"之美國公告案 第2004/0109362號，其全部内容係以引用的方式併入於 此，其說明一種用以使得針對一寫入序列的每一程式化/驗 證/閉鎖步驟而進行的連續驗證操作數目最小化之程序。最 初，在該驗證階段期間僅檢查選定儲存元件經程式化而達 115657-980117.doc 1311762 到的多狀態範圍之最低狀態。一旦該等選定元件中的一或 夕個元件達到第一儲存狀態，便將一多狀態序列中的下一 狀態添加至該驗證程序。—旦最快的元件到達該序列中的 領先狀態’或者在延遲數個程式脈衝後，便可立即添加此 下狀匕、針對該多狀態集合的其餘狀態依次不斷向該驗 證階段所檢查的集合添加狀態’直至已添加最高狀態。此 外，可從該驗證集合移除最低狀態，因為朝向此等位準的 所有l疋儲存元件皆成功驗證為達到該些目標值而係閉鎖 不作進一步程式化。 而要可應用於不同程式化方案之額外"智慧型驗證"技 術。 【發明内容】 藉由適應性決定針對至少冑分非揮發性儲存元件的程式 化驗也會何時開始，來提供一種用以程式化非揮發性儲存 π件之方法。藉由避免不需要的程式驗證步驟，縮短程式 化時間並減小功率消耗。 在將上頁資料程式化為與一中間狀態重疊之一最終 狀態（例如在—"下部至中部，,(LM)程式化模式中）之前將一 下邛頁資料程式化為該中間狀態時會發生一問題，上述技 術克服此-問題。在此_情形中，在程式化該下部頁時， =些非揮發性儲存元件可能已到達該最終狀態。因此，在 程式化》亥上頁時不能執行侦測要到達該最終狀態的第一 位兀之位兀選通偵測。替代的係，需要偵測該第一位元從 〜最、'狀態以外之-起點到達該最終狀態，並使用此侦測 115657-980117.doc 1311762 來決定何時開始一隨後的，，智慧型"驗證。 在:體實施例中，一組非揮發性儲存元件中的非揮發 性儲存元件最初具有落在一共用第一電壓臨 別電壓臨界值。 該等非揮發性儲存元件可以係程式化為從前一電壓臨界 分佈:例如一抹除狀態分佈)到達該共同第一電壓臨界分 佈。藉使用連續的電壓脈衝將該第一電壓臨界分佈内的非

揮發性儲存元件中的至少部Μ件程式化，以使其電壓臨 界值到達與該第—電壓臨界分㈣疊之-第二電壓臨界分 佈，或到達一在該等第一及第二電壓分佈以外之第三電壓 臨界分佈。當該等非揮發性儲存元件之__元件之電壓臨界 值從該第一電壓臨界分佈之-部分(其在該第二電壓臨界 分佈之外）轉變為該第二電壓臨界分佈時，就何時啟動一驗 證程序來驗證㈣非揮發性儲存元件之其他元件之電塵臨 界值已於何時完成其從該第—電壓臨界分佈向該第三電壓 臨界分佈之轉變作出一決定。 例如’可在決定該等非揮發性儲存元件之—元件之電壓 :界已完成向該第二電壓臨界分佈之轉變後，纟已將一預 定數目的電麵衝施加於正在向該第三電壓臨界分佈轉變 的非揮發性儲存元件後，啟動該驗證程序。 可藉由決疋相關電壓臨界轉變何時越過—較低電壓臨界 (其低於該第^電壓臨界分佈）並#著越過 。界值ν Η(其在该第二電壓臨界分佈中）來追縱該非揮發性 儲存元件從該第—至該第二電壓臨界分佈之轉變。^可超 115657-980ll7.doc 1311762 過該第二電壓臨界分佈之—下部邊界^—限度，此限度構 成一感測限度及/或一雜訊限度。 *同的臨界電壓分佈可表示__彡位準非揮發性儲存元件 中不同的二進制資料狀態。 【實施方式】 適合實施本發明之非揮發性記憶體系統之一範例使用 NAND快閃記憶體結構，其中在一NAND字串中的二選擇閘 極之間串聯配置多個電晶體。圖i為顯示一 nand字串之一 _ 俯視圖。圖2為其等效電路。圖1及2所描述之财仙字串包 括串連配置並夾在一第一選擇閘極12〇與一第二選擇閘極 122之間的四個電晶體1〇〇、1〇2、1〇4及1〇6。選擇閘極12〇 及122將該NAND字串分別連接至位元、線接點126及源極線 接點128。分別藉由向控制間極120CG與122CG施加適當的 電壓來控制選擇閘極120及122。電晶體1〇〇、1〇2、1〇4及1〇6 之各電晶體皆具有一控制閘極與一浮動閘極。電晶體1〇〇 φ 具有控制閘極100CG與浮動閘極100FG。電晶體1〇2包括控 制閘極102CG與浮動間極i〇2FG。電晶體i〇4包括控制閉極 104CG與浮動閘極104FG。電晶體1〇6包括一控制閘極 106CG與浮動閘極106FG。控制閉極⑺⑽⑺i〇2cg、i〇4Cg 及106CG係分別連接至字元線WL3、WL2、wu及wl〇。在 一可仃設計中，電晶體100、1〇2、1〇4及1〇6各為記憶體單 元或元件。在其他没汁中，該等儲存元件可包括多個電晶 體或可以係不同於圖】及2中所描述之電晶體。選擇閉極12〇 係連接至汲極選擇線S G D，而選擇閘極丨2 2係連接至源極選 115657-980117.doc -10- 1311762 擇線SGS。

圖3提供上述NAND字串之一斷面圖。該nand字串之電 晶體係形成於P型井區域14〇中。每一電晶體包括一堆疊閘 極結構’該結構包括一控制閘極（100CG、102CG、104CG 及 106CG)與一浮動閘極（1〇〇FG、i〇2fg、1〇4FG及 106FG)。 該等浮動閘極係形成於表面上有一氧化物或其他介電膜之 p 5L井的頂上。該控制閘極在該浮動閘極上面，並由一層 間多S曰矽介電層分離該控制閘極與浮動閘極。該等儲存元 件（1 00 102、104及106)之控制閘極形成該等字元線。相鄰 元件之間共享N+摻雜層13〇、132、134、136及138,藉此將 該等元件相互串聯連接以形成該NAND字串。此等N+摻雜 層形成該等元件之各元件之源極與汲極。例如，n+摻雜層 130作為電晶體122之汲極與電晶體1〇6之源極，N+摻雜層 132作為電晶體1〇6之汲極與電晶體1〇4之源極，N+摻雜層 134作為電晶體1〇4之汲極與電晶體1〇2之源極，摻雜層 • 06作為電晶體102之汲極與電晶體100之源極，而N+摻雜層 138作為電晶體100之汲極與電晶體12〇之源極。N+摻雜層 126連接字串的位元線，而n+摻雜層us連接至多 個NAND字串之一共用源極線。

應主思，儘管圖1至3顯示在NAND字串内的四個儲存元 件，但四電晶體之使用僅供作為一範例。結合本文所述技 術而使用之一 NAND字串可具有少於四個儲存元件或多於 四個儲存元件。例如’某些NAND字串將包括八、十六、三 十二、六十四個或更多儲存元件。本文之論述不限於NAND

-IN 115657-980117.doc 1311762 字串内的任何特定數目之儲存器元件。 /儲存以件皆可儲存以類比或數位形式表示的資料。 :儲存-位元數位資料時’該儲存元件的可能 =分成二其係指派為邏輯資料在咖㈣ 快閃記憶體之-範财，抹除該儲存元件後該臨界電壓為 ί，處於可定義為邏輯”1"之狀態一程式操作後之臨界電 壓為正且處於可定義為邏輯τ之狀態。當該臨界電壓為負 並藉由向該控制閘極施加”來嘗試―讀取時，該儲存元件 會接通以指示正在儲存邏輯—。#該臨界電壓為正並藉由 向該控制問極施加〇¥來嘗試—讀取操作時，該料元件不 會接通，其指示儲存邏輯零。 -儲存元件還可儲存多個狀態，藉此儲存多個位元的數 位資料。在儲存多個資料狀態之情況下，臨界電壓窗口分 成狀態數目。例如，若使用四狀態，料有四臨界電壓範 圍指派給資料值"11"、"10"、”〇1"及"〇〇”。在贴·型記慎 體之一範例中，在一抹除操作之後臨界電壓為負且定義為 ’，11”。正臨界電壓用於”1〇"、"〇1 "及„〇〇"之狀態。在某些實 施方案中，使用一格雷碼分配來將資料值（例如，邏輯狀態） 才曰派至臨界範圍，使得若一浮動閘極之臨界電壓錯誤地偏 移至其相鄰實體狀態，則僅會影響一位元。程式化於儲存 元件内的資料與該元件的臨界電壓範圍之間的特定關係取 決於該等儲存元件所採用的資料編碼方案。例如，美國專 利案第6,222,762號及在2003年6月Π日申請並於2004年12 月16日作為美國專利申請公告案第2004/0255090號出版的 115657-980117.doc • 12- 1311762 美國專利申請案第10/461，244號”記憶體系統之追蹤單元" 說月用於夕狀態快閃儲存元件之各種資料編碼方案，二者 之全部内容係以引用方式併入本文。 、NAND型快閃記憶體及其操作的相關範例係提供於以下 美國專矛ij 帛中：5,386,422、5,522 58〇、5,57〇,315、 5’774’397、6,046’935、6,456,528 及 6,522,580，其中各案之 王部内谷係以引用方式併入本文：除NAND快閃記憶體之 外，本發明還可使用其他類型的非揮發性記憶體。 可用於快閃EEPROM系統的另一類型儲存元件係電荷捕 獲元件，其利用一非導電介電材料替代一導電浮動閘極以 採用非揮發性方式來儲存電荷。Chan等人所著的文章"真 正的單電晶體氧化物-氮化物-氧化物EEPROM裝置" (IEEE電子裝置學刊，第狐-8卷，第3號，1987年3月，第 93至95頁）中說明此一元件。由氧化矽、氮化矽及氧化矽 ("ΟΝΟ")形成之一三層介電質係夾在一導電控制閘極與儲 存元件通道上一半導電基板之一表面之間。藉由將電子從 該元件通道注人氮化物内來程式化該元件，在氮化物中捕 獲該等電子並將其儲存於—有限區域中。然後，此儲存電 荷可採用一可偵測的方式改變該元件之通道之一部分的陟 界電壓。藉由將熱電洞注入氮化物來抹除該元件。還可^ 見Nozaki等人發表於1991年4月的ΙΕΕΕ固態電路期刊，第％ 卷，第4號，第497至5〇1頁中的"半導體碟片應用中具6 MONOS記憶體單元之i Mb EEpR〇M"，盆 ”说明在—分割 極組態中之一類似元件，在此組態中—摻雜多晶矽閘杻延 I15657-980117.doc 1311762 伸於該儲存元件通道之一部分上以形成一分離的選擇電晶 體。前述二論文其全部内容係以引用方式併入本文。在

William D. Brown與J〇e ε· Brewer所編輯之"非揮發性半導 體圮憶體技術"（1998年IEEE出版社）之節1.2中提及程式化 技術，而且還在該節中說明可將其應用於介電電荷捕獲裝 置，其係以引用方式併入本文。此段落中所述之儲存元件 亦可用於本發明。因而，本文所述之技術還應用於不同儲 存元件的介電區域之間的耦合。 E^tan等人的"NROM: —種新穎的局部捕獲、二位元非揮 發性記憶體單元"(IEEE電子裝置學刊，第21卷，第丨丨號， 2〇〇〇年11月，第543至545頁）中已說明在每一元件中儲存二 位το之另一方法，其說明一橫跨源極與汲極擴散物之間的 通道而延伸之0N0介電層。一資料位元之電荷係在與汲極 相鄰的介電層中局部化，而另一資料位元之電荷係在與源 極相鄰的介電層中局部化。藉由單獨讀取在介電質内的空 間分離電荷儲存區域之二進制狀態來獲得多狀態資料儲 存。此段落中所述之儲存元件亦可用於本發明。 圖4係說明三個NAND字串之一電路圖D使用NAND結構 的快閃記憶體系統之一典型架構包括數個NAND字串。例 如，三個NAND字串201、203及205係顯示為處於一具有 遠遠更多NAND字串的記憶體津列中。該等/串之 各字串包括二個選擇電晶體與四個儲存元件。例如，NAND 字串201包括選擇電晶體220及230與儲存元件222、22心226 及22&NAND字串203包括選擇電晶體24〇及25〇與儲存元件 115657-980117.doc • 14 - 1311762 242、244、246及248。 NAND字串205包括選擇電晶體260 及270與儲存元件262、264、266及268。各NAND字串皆係 藉由其選擇電晶體（例如，選擇電晶體230、250或270)而連 接至該源極線。使用一選擇線SGS來控制源極側選擇閘 極。藉由汲極選擇線SGD所控制的選擇電晶體220、240、 260等將各種NAND字串201、203及205連接至個別位元線 202、204及206。在其他具體實施例中，該等選擇線不一定 必需為共用的。各字元線連接該列中各儲存元件之控制閘 極。例如，字元線WL3係連接至用於儲存元件222、242及 262之控制閘極。字元線WL2係連接至儲存元件224、244及 264之控制閘極。字元線WL1係連接至儲存元件226、246及 266之控制閘極。字元線WL0係連接至儲存元件228、248及 268之控制閘極。可看出，各位元線及個別NAND字串包含 該儲存元件陣列或集合之若干行。字元線（WL3、WL2、WL1 及WL0)包括該陣列或集合的若干列。 當程式化一快閃儲存元件時，向該元件之控制閘極施加 一程式電壓，而與該元件相關之位元線係接地。將來自P 型井的電子注入該浮動閘極。當電子累積在該浮動閘極中 時，該浮動閘極變為帶負電而該元件的臨界電壓上升，從 而認為該儲存元件（例如儲存元件）處於一程式化狀態。在標 題為"非揮發性記憶體之源極側自我增壓技術”之美國專利 案6,85 9,3 97及2003年7月29日申請的標題為"偵測過程式化 記憶體"之美國專利申請公告案2005/0024939中可找到關 於此類程式化的更多資訊，二申請案之全部内容係以引用 115657-980117.doc -15· 1311762 方式併入本文。 為了向正在程式化的元件之控制閘極施加程式電壓，將 該程式電壓施加於適當的字元線上。該字元線還係連接至 共享同一字元線的其他NAND字串之每一字串中的一元 件。例如，在程式化圖4所示元件224時，還將向元件244 之控制閘極施加該程式電壓。當需要程式化在—字元線上 之一元件而不程式化連接至同一字元線的其他元件時，例 如當需要程式化元件224而非元件244時，產生一問題。由 於該程式電壓係施加於所有連接至一字元線之元件，因此 在稱為程式干擾之程序中，該字元線上之一非選定元件（將 不接受程式化之一元件），尤其係與選擇用於程式化的元件 鄰之元件，可肖<=*無忍間變成程式化。例如，在程式化 元件224時，有一問題係相鄰元件244可能會無意間程式化。 可採用數個技術來防止程式干擾。在一稱為"自我增壓" 之方法中，將非選定位元線電性隔離，而在程式化期間將 選通電壓（例如，10v)施加於該等非選定字元線。該等非 選定字元線耦合至受禁止的NAND字串203之通道，而導致 -電壓（例如，8 V)存在於至少在選定字域下方的該字串 之通道内’從而往往會減小程式干擾。自行增壓造成增壓 電£存在於通道内’其往往降低橫跨穿隧氧化物之電壓， 因而減小程式干擾。 子串 I (但非始終）係從該源極側程式化至該 /及極側例如從儲存元件228至儲存元件222。例如，假定 該NAND字串2〇3係在該ναν〇字串2〇ι之前程式化。當該程 115657-980117.doc -16- 1311762 式化程序準備將該NAND字串201之最後一（或倒數第二個） 儲存元件程式化時，若受禁止的NAND字串（例如，NAND 字串203)上先前程式化的儲存元件中的全部或大部分儲存 元件已程序化，則在該等先前程式化的儲存元件之浮動閘 極中有負電荷。因此，該增壓電位在該NAND字串203之部 分中不會變得足夠高，而在NAND字串203中與最後少數字 元線相關的元件上可能仍有程式干擾。例如，當程式化 NAND字串201上的元件222時，若NAND字串203上的元件 248、246及244先前已經程式化，則該些電晶體（244、246 及248)中的每一電晶體在其浮動閘極上會有一負電荷，從 而會限制自我增壓程序之增壓位準而可能在元件242上引 起程式干擾。 局部自我增壓（"LSB")及抹除區域自我增壓（"EASB”）嘗 試藉由將先前程式化元件的通道與受禁止元件的通道隔離 以解決傳統自我增壓之缺點。例如，若正在將圖4之元件224 程式化，則LSB及EASB嘗試藉由將元件244之通道與先前程 式化的元件（246與248)隔離來抑制元件244中的程式化。採 用該LSB技術，正在程式化的元件之位元線係接地，而具 有受抑制元件的NAND字串之位元線處於Vdd。在選定字元 線上驅動該程式電壓Vpgm(例如，20 V)。與該選定字元線相 鄰的字元線處於零V，而其餘非選定字元線處於Vpass。例 如，位元線202處於零V，而位元線204處於Vdd。汲極選擇 SGD處於Vdd，而源極選擇SGS處於零V。選定字元線WL2(用 於程式化元件224)處於Vpgm。相鄰字元線WL1及WL3處於零 115657-980117.doc -17- 1311762 V ’而其他字元線（例如，wl〇)處於Vpass。 EASB類似於LSB， 不同之處在於該源極側相鄰字元線處 若Vpass過低，則該 於零V。該汲極側相鄰字元線處於 通道中的增壓將不足㈣止程式干擾。若1過高，則將 繼續程式化非選定字元線。例如，WL1會處於零V而非 vpass ’而WL3會處於Vpass。在一具體實施例令，^係7至 10 V。

當LSB與EASE在自我增壓基礎上實現改良時，其亦會帶 來一問題，關題取決於該源極側相_元件（元件246係元 件244之源極側相鄰元件)係程式化還係抹除。若該源極側 相鄰元件係程式化，則在其浮動閘極上有—負電荷。此外， 在將零V施加於該控制閘極之情況下，在該帶負電閘極下方 有-两度反向偏壓接面，其可引起閘極誘發汲極洩漏 (GIDL)，其中電子洩漏進増壓通道。qidl發生時在該接面 中有較大偏壓並有-較低或負閘極電壓，在該源極側相 鄰疋件係程式化而g >及極接面係增壓時，實際情況與此完 全相符。GIDL導致增壓電壓過早沒漏掉，從而產生一程式 匕:誤而且在犬然南度摻雜接面之情況（在縮放元件尺寸 時而要如此)下更加嚴重。若該洩漏電流足夠高，則該通道 區域内的增壓電位將減小而可以引起程式干擾。此外，程 '的予元線越接近該汲極，則增壓接面中存在的電荷越 J 口此，增壓接面中的電壓將快速下降，從而引起程式 干擾。 若抹除該源極側相鄰儲存元件，則在該浮動閘極上有一 115657-980117.doc •18- 1311762 正電荷，而該電晶體之臨界電壓將可能為負。即使在向該 字元線施加零v之時，該電晶體亦可不㈣。若該儲存元件 係開啟，則該NAND字串不在EASB陽極中操作。實際上， ^NAND字串在自我增壓模式中操作，此會存在上述問題。 若其他源極側元件係程式化（此限制源極側增壓）則最有可 能出現此情形。在通道長度較短的情況下，此問題最麻煩。 圖5解說依據本發明之—具體實施例之—具有用以平行 讀取及程式化-頁記憶體單元的讀取/寫入電路之記憶體 #裝置296。該記憶體裝置296可包括一或多個記憶體晶粒 298。該記憶體晶粒298包括一個二維記憶體單元陣列3〇〇、 控制電路310及讀取/寫入電路365。可藉由字元線經由一列 解碼器33G以及藉由位元線經由—行解碼器则來定址該記 憶體陣列300。該等讀取/寫入電路365包括多個感測區塊 400，並允許平行讀取或程式化一頁記憶體單元。一般地， 一控制器350係包括於與一或多個記憶體晶粒298相同的記 憶體裝置296(例如，一可移除的儲存卡）中。經由線32〇在該 鲁 主機與控制器350以及經由線318在該控制器與一或多個記 憶體晶粒298之間傳輸命令及資料。 該控制電路31〇與該讀取/寫入電路365配合在該記憶體 陣列300上執行記憶體操作。該控制電路3 1〇包括一狀態機 3 12、一晶片上位址解碼器3 14及一功率控制模組3丨6。該狀 態機3 12提供記憶體操作之晶片位準控制。該晶片上位址解 碼器314在該主機或一記憶體控制器所使用位址與該等解 碼器330及360所使用的硬體位址之間提供一位址介面。該 115657-980117.doc -19· 1311762 功率控制模組316控制在記憶體操作期間向該等字元線及 位元線供應之功率及電壓。 在另一方法中，各個周邊電路對該記憶體陣列3〇〇之存取 係以一對稱方式實施於該陣列之相反側上，從而將每一側 上存取線及電路之密度減半。

圖6係分成一核心部分（表示為一感測模組38〇)與—共用 部分390之一個別感測區塊4〇〇之一方塊圖。在一具體實施 例中，針對每一位元線將有一單獨的感測模組38〇，而針對 組複數個感測模組380將有一共用部分39〇。在—範例 中，一感測區塊可包括一共用部分39〇與八個感測模缸 380。在-群組中的每—感測模組經由—資料匯流排372與 相關的共用部分通信。關於其他細節，請參考美國專利案 第11/02036號"對《測放大器之一聚合實行共用處理之非 揮發性記憶體與方法"，其係申請於2004年12月29日，其全 部内容係以引用的方式併入於此。 感測模組38G包含決定在—所連接位元線中之—傳導電 流係高於還係低於-預定的臨界位準之感測電路37〇。感測 模組380還包括-位元線鎖存器382，其係用於設定所連接 位元線上之—電壓條件。例如，鎖存於位元線鎖存器382 中之-預定狀態將導致將所連接的位元線拖鼓至—指定程 式化禁止之狀態（例如，vdd)。 共用部分39〇包含一處理器M2、 搞合於該組資料鎖存器394與資料 面396。處理器392執行計算 一組資料鎖存器394與一 匯流排3 2 0之間的I /〇介 。例如，其一功能係決定儲存 115657-980117.doc -20. 13 Π 762 於所感測記憶體單元内的資料並將所決定資料儲存於該組 貝料鎖存盗内。該組資料鎖存^ 394係用於儲存在一讀取操 作期間藉由處理器392決定之資料位元。其還用於儲存在一 程式化操作期間從該資料匯流排32〇輸入的資料位元。所輸 入的貝料位兀表示欲寫入該記憶體的寫入資料。介面 396提供資料閂存394與該資料匯流排32〇之間的一介面。 在讀取或感測期間’該系統之操作在狀態機312之控制 下’該狀態機312控制向㈣址的單元提供不同的控制間極 電遷。當其行經對應於該記憶體所支援的各個記憶體狀態 之各個預定義㈣閘極電壓時’該感測模組彻將在處於此 等電塵之·"電壓時出錯，而將經由匯流排372從感測模組 3 80向處理器392提供一輸出。此刻處理器π?藉由考量該 感測模組之出錯事件以及關於從該狀態機經由輸入線393 施加的控制閑極電Μ之資訊來決定所產生的記憶體狀態。 ’二後其。十鼻針對該圮憶體狀態之一二進制編碼並將所產 生的資料位元儲存進資料鎖存器3 9 4。在該核心部分之另一 具體實施例中，位元線鎖存器382負有雙重責任，兼作一用 以鎖存該感測模組380的輸出之鎖存器與一如上所述之位 元線鎖存器。 某些實施方案可包括多個處理器392。在一具體實施例 中，每一處理器392可包括一輸出線（未顯示）以便將該等輸 出線中的每一輸出線係OR有線連接在一起。在某些具體實 施例中，該等輸出線係在連接至〇尺有線連接線之前反向。 此組態使得能夠在該程式驗證程序期間對該程式化程序已 115657-980117.doc •21 · 1311762 ^ °几成作出一快速決定，因為接收該有線OR的狀態機 可决疋接文程式化的所有位元已於何時到達所需位準。例 田母位元已到達其所需位準時，會將針對該位元之 —邏輯零傳遞至該〇R有線連接線（或一反向資料一卜當所 有位疋輸出一資料〇(或一反向的資料一）時，該狀態機便知 道要終止該程式化程序。由於每一處理器與八個感測模組 通信，因㈣㈣機需要對該⑽有線連接線進行八次讀 取’或可將邏輯添加至處理器392以將相關位元線之結果累 鲁加起來使得該狀態機僅需要對該OR有線連接線進行一次 讀取。同樣，藉由正確選擇該等邏輯位準，該整體狀態機 可偵測該第-位元何時改變其狀態並相應地改變演算法。 在程式化或驗證期間，將欲程式化的資料儲存於來自該 資料匯流排320之該資料鎖存器集合内。在狀態機之控制下 的系統操作包含向已定址記憶體單元之控制閉極施加之一 系列程式化電壓脈衝。每一程式化脈衝之後可接著進行一 ㈣驗證)來決定是否已將該單元程式化為所需的記憶狀 釀‘態。如下面進一步之說明，適應性或"智慧型驗證"技術可 用於減少驗證步驟數目以便於指定的時間對指定的儲存元 件開始驗證。處理器392監視與所需記憶體狀態相關之讀取 返回記憶體狀態。當該等二狀態一致時，該處理器392將該 位元線鎖存器382設定成使得將該位元線拖良至一指定程 式化禁止之狀態。此舉抑止耦合至該位元線之單元進一步 程式化，即使在其控制閘極上出現程式化脈衝。在其他具 體實施例中’該處理器最初載入該位元線鎖存器382，而該 115657-980117.doc -22· 1311762 感=電路在該驗證程序期間將其設定為—抑制值。 =料鎖存器堆疊394包含對應於該感測模組之—資料鎖 存器堆疊。在—且艚眚 料鎖存器。在苹:實I:，母一感測模組3㈣ 〜實施方案（但並非必需）中’該等資料鎖存 ° $ $位暫存器’以使得儲存於其中的並聯資料 轉換為用於資料匯流排32〇之串聯資料，反之亦然。在一具 體實施例中，對應於爪個記憶體單元的讀取/寫入區塊之所 有資料鎖存器可以係連結在一起形成一區塊移位暫存器， 以使：可藉由串聯傳輸來輸入或輸出-資料區塊。特定言 之，讀取/寫入模組儲存庫係調適成使得其資料鎖存器集合 中的每一鎖存器會將資料依次偏移進/出該資料匯流排，如 同其係用於整個讀取/寫入區塊之一移位暫存器之部分一 樣。 在以下共同待審的申請案中已對該感測模組38〇之操作 進行額外說明：美國專利申請案第1〇/254,83〇號"源極線偏 壓錯誤減小之非揮發性記憶體及方法"中，該案係由Addan. Cernea與Yan Li於2002年9月24曰申請，作為美國公告案第 2004/0057287號公告於2004年3月25日；以及美國專利申請 案第10/665,828號"感測增強之非揮發性記憶體及方法”，其 係由Raul-Adrian Cernea與Yan Li申請於2003年9月17日，作 為美國公告案第2004/0109357號公告於2004年6月10日。在 以下申請案中已對用於處理感測模組380的結果之電路進 行說明：共同待審的美國專利申請案第11/026,536號，其名 稱為"對讀取/寫入電路之一聚合實行共享處理之非揮發性 115657-980117.doc • 23- 1311762 s己憶體及方法"，該案係由Raul-Adrian Cernea、Yan LI、 Shahzad Khalid及 Siu Lung Chan 申請於 2004年 12 月 29 日；以 及共同待審的美國專利申請案第11/097,517號，其名稱為"非 揮發性記憶體之多相位程式化中資料鎖存器之使用"，其係 由Yan Li及Raul-Adrian Cemea申請於2005年4月1曰。此等 四個所引用的申請案之全部揭示内容係以引用方式併入於 此。 圖7提供儲存元件陣列3〇〇之一範例性結構。作為

例’說明一分成1，〇24個區塊之NAND快閃EEPROM。在一 抹除操作中，同時抹除儲存於各區塊中之資料。在一設計 中，區塊為同時抹除之元件的最小單位。在此範例中，各 區塊中有8,512行與對應的位元線，表示為bl〇_BL85i卜四 個儲存元件係串聯連接以形成一 NAND字串。儘管顯示在各 NAND予串内包括四元件，但可使用多於或少於四個儲存元 件該NAND字串之一端子係經由一選擇電晶體連接至 立元線’而另一端子係經由一第二選擇電晶體 SGS連接至c源極線。 在對絲及程式化操作進行—配置期間 相同字元線之所有咖個儲存元件。因此，可同；= 區塊可儲存至少·v柄、愿隐體之一 -儲存元件二頁。對於多狀態健存元件，當每 元係儲存於料時，若此等二位元中的每-位 個程式化猶環可用二;則一區塊儲存十六個邏輯頁。二 用於^化該等錯存元件，首先針對該— 115657-980117.doc -24- 1311762 頁的貝料，然後針對另一頁的資料。其他尺寸的區塊及頁 亦可用於本發明。此外，可使用圖示架構以外的其他架構 來實施本發明。例如，在一設計中，將該等位元線分成奇 數與偶數位元線’分別加以程式化與讀取。 可藉由升高P型井至一抹除電壓（例如20 V)並將一選定區 塊=該等字元線接地來抹除儲存元件。該等源極線與位元 線吁動。可對整個記憶體陣列、分離的區塊或該等儲存元 牛之另單70 (其係該記憶體裝置之一部分，例如字元線、 頁或區段）執行抹除。在一可行方法中’將電子從浮動問極 傳輸至p型井區域而使得臨界電壓變成負。 在讀取及驗證操作中，將選擇閘極（SGD及sgs)及非選定 字元線（例如WL0、脱2及WL3，此時机丄係選定的字元線） 上升至-讀取選通電壓（例如4.5 v)，以使電晶體作為選通 閘極而操作。將選定的字元線wu連接至一電壓，其位準 係針對各讀取及驗證操作而指定，以便決定相關儲存元件 之一臨界電壓係高於還是低於此位準。例如，在針對一個 二位準儲存it件之讀取操作中，該選定字元線㈣可以係 接地卩便偵測出該臨界電壓是否高於〇 V。在針對一個二 位準儲存元件之驗證操作中，例如，該敎字元線WL1: 連接至0.8 V，以便驗證出該臨界電屋是否達到至少"V。 該源極與P型井處於0 V。將選定的位元線預充電至·。 如：’7〜立準。若該臨界電壓高於該字元線上的讀取或驗證 位準所討論元件相㈣位元線電位位㈣於非 錯存疋件而保持該高位準。另一方面，若該臨界電壓低於 n5657-9803J7.doc -25- 1311762 讀取或驗證位準，則相關位元線之電位位準便會降低至一 低位準，例如，小於0.5V，因為該導電儲存元件將該位元 線放電。因此，可藉由連接至該位元線之一電壓比較器感 測放大器來偵測該儲存元件之狀態。另一類感測係所有位 元線（ABL)感測’其包括電流感測。 依據此項技術中已知的技術來執行上述抹㉟、讀取及驗 證操作。因此’熟習此項技術者可改變許多所說明的細節。 還可使用此項技術中習知的其他抹除、讀取及驗證技術。

如上所述，各區塊可分成若干頁。在一方法中，一頁為 -程式化單元。在某些實施方案中，個別頁可分成多個片 斷且該等片斷可包含作為一基本程式化操作而一次寫入的 最小數目元件。-或多個資料頁—般係儲存於—列儲存元 件中。-頁可儲存一或多個區段。一區段包括使用者資料 與管理資料’例如已依據該區段之使用者資料計算出之— 錯誤校正碼（ECC)。當將資料程式化於陣列内時，該控制器 之-部分計算ECC，且當從該陣列讀取f料時還使用咖 來檢查該資料。或者，與其相關使用者資料相比，e 或其他管理資料係儲存於不同頁，或甚至不同區塊中 其他設計中，該記憶體裝置之其他零件（例如狀態機）可 一使用者資料之-區段-般為512位元組，對應於磁碑機中 =區段之大小。管理資料—般為額外㈣㈣位元电 量頁形成-包括(例如)8、32、64或更多頁之區塊。 圖8解說當各儲存元件儲存二位元資料時針對—儲存_ 115657-980117.doc • 26 - 1311762 件陣列之臨界電塵分佈。E描述針對已抹除儲存元件之—第 -臨界電Μ分佈。A、BAC描述針對已程式化儲存元件之 三個臨界電壓分佈。在—設計中，E分佈中的臨#㈣& 而A、B及C分佈中的臨界電壓為正。 ’' 各不同臨界電壓範圍對應於該、组資料位元之預定值。程 式化於記憶體元件内的資料與該元件的臨界電壓位準之^ 的特定關係取決於該等元件所採用的資料編碼方案。 例指派”11”為臨界電壓範，(狀態E)，”1〇 ”為臨界電壓範圍" 鲁 A(狀態A) ’ ”00”為臨界電壓範圍B(狀態响"〇1，，為臨界 麼範圍C(狀態C)。然而，在其他設計中，使用其他方案。 使用三個讀取參考電壓Vra、Vrb及Vrc來從儲存元件讀取 資料。藉由測試-給定儲存元件之臨界電壓係高於還係低 於Vra、Vrb及Vrc，系統可決定該儲存元件所處之狀態。還 顯示三個驗證參考電Mva、Vvb及Vvc。在將儲存元件程 幻匕為狀態A、B或c時’該系統將測試該些儲存元件是否 刀别具有大於或等於Vva、Vvb或Vvc之臨界電壓。 > 纟-方法中’可將健存元件從抹除狀態£直接程式化為該 等程式化狀態A、B或C之任一者（如曲線箭頭所示），稱為全 序列程式化。例如，首先可抹除欲程式化之一儲存元件群 以使得該群集中的所有儲存元件皆處於抹除狀態e。儘 管某些儲存元件係從狀態E程式化為狀態A，但其他儲存元 件係從狀態E程式化為狀態μ /或從狀態E程式化為狀態 C。 圖9解說儲存用於二個不同頁（一下部頁與一上部頁）的 115657-980H7.doc •27- 1311762

貝料之-多狀態儲存元件之㈣通程式化技術之一範例。 描述四個狀態：狀態E(11)、狀態A⑽、狀態b(〇〇)及狀態 C(〇l)。對於狀態E，二頁皆儲存一個” Γ，，對於狀態八，下 部頁儲存—個而上部頁儲存一個”1"。對於狀態Β，二頁 皆儲存"0”。對於狀態c，下部頁儲存而上部頁儲存,，〇”。 應注意’儘管已將特定位元圖案指派為該等狀態之各狀 態’但還可指派不同的位元圖案。在—第_程式化選通中， :據要程式化為下邏輯頁的位元設定元件臨界電壓位準。 若該位元為—邏輯Τ，，則不改變臨界電®，因為其由於先 前^抹除而處於適當狀態。㈣，若要程式化的位元為— 邏輯0 ，則該7L件之臨界位準增加為狀態Α，如箭頭73〇 所示。此包括該第一程式化選通。 在-第二程式化選通中’依據正程式化為上邏輯頁之位 ，設"定元件臨界電壓位準。若該上邏輯頁位元欲儲存一邏 輯1則不會發生程式化，因為該元件處於該等狀態β或A 之一狀態中，此狀態取決於對下部頁位元之程式化，二狀 態皆載送一上部頁位元”丨”。若上部頁位元欲為一邏輯”〇"， 則令該臨界電壓偏移。若該第一選通導致該元件保持處於 該抹除狀態E’則在該第二階段中，將該元件程式化以使得 該臨界電壓增加至處於狀態。内，如箭頭”4所示。若由於 該第一程式化選通而已將該元件程式化成狀態a，則在該第 二選通中將該儲存元件進一步程式化以使得該臨界電壓增 加至處於狀態B内，如箭頭732所示。該第二選通之結果係 要將該兀件程式化進入用於為該上部頁儲存一邏輯之 115657-980117.doc -28- 1311762 指定狀態而不改變用於下部頁之資料。 在一方法中，若寫入足夠的資料以填滿—整頁，則可建 =系統來執行全序列寫人。若針對—整頁寫人不足夠的 貝料’則該程式化程序可使用接收到的資料程式化下部 頁。當接收到後續資料時，系統會接著程式化上部頁。在 另—方法中，該系統可採用程式化下部頁之模式開始寫 入’並且若後續接收到足夠資料以填滿一字元線之所有（或 大多數）儲存元件，則轉換成全序列程式化模式。在發明者 kgy A. Gorobet^Yan㈣胸年叫14日中請的標題 為”使用早期資料之非揮發性記憶體之管線程式化"之美國 專利申請案第U/0^25號中揭示此—方法之更多細節，其 全部内容係以引用方式併入本文。 圖10A至C說明用以程式化非揮發性記憶體之另一程 序，其針對任一特定儲存元件，藉由先針對前頁寫入相鄰 ，存元件隨後相對於-特定頁寫人該特定儲存元件來減小 ’子動閘極至浮動閘極耦合。在一範例性實施方案中，該等 非揮發性儲存元件中的每—元件儲存二位元資料，其使用 由不同f Μ刀佈表不之四個資料狀態。例& ’假定狀態e 係抹除狀態，而狀態A、係程式化狀態。狀態e、A、 B及C中的每一狀態表示二進制資料狀態。例如，狀態E儲 存貝料11，狀‘4 A館存資料〇1 ’狀態B儲存資料〇〇而狀態c 儲存資㈣。此係格雷編碼之—範例，@為僅—位元在相 鄰狀態之間變化。還可* γ由田甘 逛了使用其他資料至實體資料狀態之編 碼。每-儲存元件儲存來自二頁資料之位元。出於引用目 115657-980117.doc -29- 1311762 的，將此等資耕百 #頁稱為上部頁與下部頁；然而 其他標籤。對於狀態A 賦予” 元，，〇"。對於狀_，1 部頁儲存位 ,、心一頁皆儲存〇。對於狀態c，下部頁儲 存位元〇而上部頁儲在彳 褚 卩頁料位u。該程式化程序具有二步驟。

=^ —步驟中，程式化該下部頁1該下部頁欲保存資 則该儲存元件狀態保持於狀態E。若將該資料程式化 為〇’則升高該儲存元件之錢臨界Vth以便將該儲存元件 知式化為—中間或臨時狀態INT。因此，圖顯示儲存元 件從狀gE至狀態INT之程 <化。狀態贈表示-臨時狀 態’因此，該驗證點係描述為Vvb，，其可以低至Vva，而且 其低於Vvb，如圖10C所示。 在一設計中，在將一儲存元件從狀態E程式化為狀態INT =後，其在一相鄰字元線上的相鄰儲存元件係相對於其下 P頁而程式化。在程式化該鄰近儲存元件之後，浮動間極 至浮動閘極耗合效應會升高所考㈣存元件之表觀臨界電 壓，該健存元件處於狀態INT。此匕.點將具有加寬狀態mT之 臨界電壓分佈至圖應中臨界電壓分佈75〇所示之臨界電壓 分佈之效應。在一後續程式化步驟巾，#程式化上部頁時 將矯正臨界電壓分佈之此明顯加寬。 圖10C顯示程式化上部頁之程序。若該儲存元件處於該抹 除狀態Ε，而該上部頁欲保持於i，則該儲存元件將保持於 狀態E。若該儲存元件處於狀態E，而其上部頁欲程式化為 〇’則該儲存元件之臨界電壓將會上升以使得該儲存元件轉 變為狀態A。若該儲存元件在中間臨界電壓分佈75〇時處於 115657-980117.doc -30· 1311762 狀恶1Ντ 750(下部頁為”〇，，）而上部頁眘枓腺_ 丄 J叩上〇|貝貝枓將變成資料〇，則 在需要時升高該儲存元件鲊 仔70件之臨界電壓，以使得該儲存元件 處於狀態B。—般地’狀態阶與㈣重疊以 狀態·的儲料件還會處於狀態3。對於此㈣存㈣，、 不需要額外的程式化以轉變為狀態B。對於處於狀態卿曰 不處於狀態B之儲存元件，需要額外的程式化以將其轉變為 狀《。進-步1該儲存元件在中間臨界㈣分佈㈣時 處於狀態ΙΝΤ而欲將該上部頁程式化為1，則會將該儲存元 件程式化為最終狀態C。明確言之，此等元件將從狀態 INT(在狀態B之外或與狀態b重疊）轉變為狀態匸。 所說明之程序減小浮動閉極至浮動閘極輕合之效應，因 為僅相鄰儲存元件之上部頁程式化將對一給定儲存元件之 表觀臨界電壓產生影響。—替代性狀態編碼之—範例係： 狀態E儲存資mi，狀態A儲存資⑽，狀態B儲存資料"1〇" 而狀態c儲存資料"00"，其形成一新的⑽碼。儘管圖i〇a至 C提供相對於四資料狀態及二資料頁的一範例，但所教導之 概心可應用於具有多於或小於四狀態及不同於二頁之其他 實施方案。在2005年4月5曰申請的標題為"在非揮發性記憶 體讀取操作期間補償辆合”之美國專利巾請案第11/099,133 號中可查見關於各種程式化方案及浮動閘極至浮動閘極輛 合之更多細節。 智慧型驗證 在非揮發性儲存器程式化時啟動驗證之起點傳統上係固 定為由裝置工程師決定並在某些情況下稱為R〇M熔絲參數 115657-980117.doc -31 · 1311762 之一參數。該起點考慮到對於循環零件而言之—最壞的情 況’由於在施加許多程式化脈衝後的氧化物捕獲或該等二 存元件之氧化物巾的缺陷，因此《零件之程式化^新零 件更快。料參數設定—般錢定純證料循環 會變成過程式化。但是，藉由此等設定，在任何位元變成 程式化得足以通過該驗證㈣並閉鎖^純其他程式化 脈衝之前，程式化較慢之—新裝置將經歷許多個程式; 程式驗證脈衝。因&，低效率導致包括程式化時間及 消耗增加。 圖11描述在使料續㈣化來程式化非揮純儲存元件 而同時適應性衫應何時開始料驗證當巾各事件之 間序列，該智慧型驗證程序在使用固定參數來控制該程式 驗證程序之起點時克服許多低效率情形。替代的係，依據 該頁中的程式化速度，該智慧驗證程序獨立地針對每 決定每-驗證料之起點。例如，—儲存元件將會從該抹 除狀態以接程式化為該等狀態A、B或C中的任何狀態（參 見圖8)。圖U中，該時間序列包括時間黑占ts、t〇、tl、t2、 m μ t7。顯示在不同時間點向該等儲存元件施2加 的程式化脈衝Vpgm之振幅，$同程式化脈衝之間具有較低 幅度之驗證或驗證脈衝。應注意，針對欲驗證的每一狀離 之一驗證脈衝係施加於每—程式化脈衝之間。例如，^ 在驗證僅該等A元件眸，竑士 田 牛寺施加一驗證脈衝，而當正在驗證該 等⑽元件或該等⑽元件時施加二脈衝。 驗證Α(例如，處於狀態Α之-儲存元件之驗證）之起點可 H5657-980117.doc -32- 1311762 由一 ROM炫絲參數Na(在程式化起點ts後程式化脈衝之數 目）決定。在某些具體實施例中，Na可為零，而在該第一程 式化脈衝後開始驗證。緊隨每一程式化驗證A脈衝之後或作 為其一部分’執行一偵測程序來檢查選擇用於程式化之任 何儲存元件是否通過該驗證A位準（圖8至1 0中的vva)，而與

其目標程式化狀態無關。在已偵測到至少一位元處於狀態A 之後’一對應的内部信號變成高位。然後’

可藉由對h後指定數目的程式化脈衝NB計數來決定驗證B 之起點。可依據驗證八與B位準之間的電壓差除以該程式 化子元線電壓步幅（連續程式化脈衝之間的振幅差）來估計 NB之一適當值，並將其儲存為一R〇M熔絲參數。在h時， 此時另一内部信號PCVB_FLAG出現，指示至少一位元已通 過該驗證B位準而與其目標程式化狀態無關。然後，可藉由 對h後指疋數目的程式化脈衝Nc計數來決定驗證c之起點 t5。可依據驗證B與C位準之間的電壓差除以該程式化字元 鲁線電壓步幅來估計Nc之一適當值，並將其儲存為一 r〇m熔 絲參數。時間點UQ及h指示A、B及C位準之驗證已分別 几成之時。在開始程式化時偵測到沒有狀態A資料而結果内 部信號PCVA_FLAG永遠不會出現之特殊情況，而可使用特 別特別專用於此目的之另一 R〇M熔絲參數pcvb_r〇m來決 定狀態B驗證之起點。同樣，若沒有狀態B資料則可使用 另一專用的ROM熔絲參數PCVc_R〇M來決定狀態c驗證之 起點。 圖12A及12B描述在使用一個兩選通（下部頁/上部頁）程 H5657-980117.doc -33- 1311762

式化序列來程式化非揮發性儲在；A 平知往储存件而同時適應性決定應 何時開始程式驗證當中各事件之一時間序列。若遵循圖9 之兩選通程式化方法，則在該第―選通期間，僅發生從抹 除狀態E至狀態A的程式化。在圖12A中，僅使用心，其就 驗證A之開始而發信。在該第二選通期間，在程式化該上部 頁時，從狀態A程式化狀態B，而從狀態E程式化狀態c。由 於在此程式化循環期間沒有狀態A資料，因此使用 PCVB_R〇M來開始驗證，而可使用—智慧型驗證程序來決 定狀態c驗證之起點參考圖12B，程式化開始於。，在程 式化脈衝之間沒有驗證脈衝而在ti與4之間僅發生驗證B。 菖依據圖10A至C之方法來程式化時，在該第二選通期間 了將處於狀態INT之儲存元件同時（例如，在相同的程式化 循環中’其中向儲存元件施加一系列程式化脈衝）程式化為 狀態B與C。此外’狀態B與狀態INT重疊。在下面說明的此 等及其他情況中’可依據其他元件已於何時程式化為一較 低狀態（例如’從狀態INT程式化為狀態B)來適應性地啟動 對從狀態INT程式化為較高狀態c的元件之驗證。熟習此項 技術者會明白該技術可廣泛適用。 在已將下部頁程式化後，任何欲程式化為狀態B或C之位 元之臨界電壓將在INT分佈75〇内。在一後續上部頁程式化 期間’將從狀態E程式化狀態A，而將從該INT狀態程式化 狀態B與C。但是，在此情況下，對通過驗證A之至少一位 元的偵測可能會與已經處於INT狀態的位元混淆。此發生之 原因可能係由於傳統感測僅決定有些位元之臨界值高於 115657-980117.doc -34- 1311762 vVA而因此將感測到已經處於該INT狀態之位元以及剛進入 狀怨A之新位元。克服此問題之一方法係僅偵測從狀態£移 動至狀態A的位元之移動。此可藉由選擇僅欲程式化為狀態 A之位元而不考慮已經處於該以丁狀態之位元（其將程式化 至更高狀態，例如B與C)來實行。在驗證A之前，僅具有程 式化資料A之位元線會充滿電並得到感測，從而將僅從欲程 式化為狀態A之位元獲得通過驗證a的至少一位元之資 訊。可在開始程式化時僅執行一次關於欲將哪些位元用於 此目的之決定。由此獲得之資訊係用於採取與前述相同的 方式，例如藉由針對下一仏程式化脈衝而略去驗證B來決 定驗證B之起點。或者，可在每一程式化脈衝之後決定哪些 位元用於監視該第一位元何時到達狀態A，以避免在整個該 程式化循環過程中需要專用鎖存器來保存此資訊。為此目 的，該記憶體裝置之一或多個管理電路可控制與欲程式化 為狀態A的儲存元件相關之感測放大器以讀取僅該些儲存 元件之電壓臨界值，同時抑制所有其他感測放大器讀取其 他儲存元件之電壓臨界值。先前所提到的美國專利申請案 第11/026,536及11/〇97,517號中包含為實現此舉而需要的電 路之細節。 在決定驗證c之起點時，由於存在已經處於該ΙΝτ狀態的 位元，因此對至少一個通過驗證Β的位元之偵測有問題二有 不同方式來解決此問題。一方法係基於使用如上所述來自 狀態Ε之橫跨該程式驗證a臨界值的位元進行一位元偵 測，決定該驗證C起點。隱含的假定係此等位元的臨界值隨 115657-980117.doc -35- 1311762 每一程式化脈衝之變化係恒定的且代表從該int狀態至狀 態c移動之該些位元’而因此可用於預測移動進入狀態。之 &元的特性。此—般會在數個程式化脈衝之後有效，但移 動脫離狀態Ε的”快速位元，，可移動得比預期更快。 決定開始NC脈衝計數的起點之—較佳方法係價測如圖 13A所示從待程式化側通過驗證B位準之—狀態B元件。服 分佈75〇係顯示為與狀㈣重疊，以至於某些位元之臨界值 肖於VH(等於圖10C中的Vvb)’而因此已經處於狀態b。其它 —(彳如L界處於VL之位元）將在施加後續程式化脈衝 後立即移動直至其超過Vh。為偵測通過該驗證錄準之位 兀’僅須識別並監視低於該驗證B位準之位元，因為其在施 加額外程式化脈衝時會轉變越過該驗證B位準。選擇此等位 凡之一方法係在至少一位元已通過該驗證A位準後針對所 有位元線執行一所處臨界VL低於正規驗證B位準之特殊驗 也B 〇在僅驗證狀態人的Na個程式化脈衝過後，在正規感測 • 點VVB執行一驗證B。（圖13A中表示為Vh)。監視臨界值低 於VL之位兀，以決定其中一位元何時通過該位準。 選擇該等位元以決定何時開始對Nc脈衝計數之一替代性 ^法係在該INT群集中選擇所有低於Vh(而非Vl)之位元並 監視其橫跨-略微較高驗證位準ν·Η之移動，以確保任何臨 2值略低於VH之位元的確在移動而不會僅因與該感測放大 為相關的雜訊而被偵測到。v，h可比Vh高出2〇 mV至π mV田VL係用於其他目的（例如粗略/精細程式化）而其值係 由其他考量因素決定時，此方法可為較佳。 H5657-980117.doc •36-

在一方法中將乂!^用於粗略/精細程式化，處於Vh時的特殊 Upcva_flg變面後僅執行一次。將僅選擇具有程式資 料B之位元線用於此驗證。在此一次性特殊驗證後，該程式 化驗證序列繼續僅使用驗證A來進行下一Nb循環。在狀態B 處的驗證開始後，將使用V，H驗證位準直至實現處於狀態b 之—位元偵測。使用此特殊方式來執行驗證B，僅對在早先 特殊VH驗證時識別的位元進行監視並將其用於一位元偵測 1311762 如圖13B所示’可選擇Vl及Vh來實施一粗略/精細 技術。圖13B指示一儲在+ A ^ 儲存X件的臨界電壓隨時 而圖13C指示向盥正右兹彳儿a 變化 .^ , /、在^式化的儲存元件相關之位元線施 加之一位元線電壓。—健左- 元線雷懕 ⑦牛之程式化可藉由增加其位 w影響。在圖⑽加的程式化電壓脈衝 園c中顯不為V丨的此電壓位準之幅度一妒 在0.3至〇.7V範圍内。此 f田厪般 允卉一儲存70件之臨界電壓最初在 L程式化期間較快而接著在精細程式期間較慢地增加至 所而位準。當該電壓臨界值低於vL時發生粗略程式化， 而當電壓臨界值介於v#Vh之間時發生精細程式化。^ 儲存元件之電麼臨界位準超過％時，其處於一抑制模式， 其係閉鎖不再進-步程式化及驗證。1及、無需與該粗略/ 精細程式化技術相關，而可以係選擇為適合其他方面之 值。此外，不_VJVH值可以與一多狀態儲存元件之不 同狀態（例如，狀態A、^C)相關，以允許對該等不同狀態 進行粗略/精，細程式化。美國專利案第6,643，188號中說明此 類粗略/精細程式化，其全部内容係以引用方式併入於此。 1 】5657-980117.doc -37· 1311762 來决疋指不一位元已通過該驗證B位準之pcvB—flg信 號。然後可將此旗標用於預測開始驗證c之起點。在偵測到 PCVB—FLG後’將#對尚未識別為具有一低於％的臨界值

之其餘狀態B儲存元件來執行正規程式化驗證B，下面在說 明圖15時將會加以說明…旦開始狀㈣驗證，每—狀態b 驗證循環㈣入- Vl時的驗證與一 ％時的分離驗證（或 VH)°在字70、線電壓為^情況下的驗證將欲程式化為狀態B 但不處於該狀態的位元分成兩類：該些臨界值低於^而在 下程式化循環期間將接收到完全程式化電壓之位元；以

，該些臨界值介於丸與^(或V'h)之間而在下一程式化循 %期間將接收一減小的程式化電壓之位元。 圖14描述在使用—下部頁資料來程式化非揮發性儲存元 件當中各事件之-時間序列。程式化藉由向欲程式化為該 INT狀態之儲存元件施加程式化電壓脈衝而開始於。在若 干脈衝nint過後，針對該等儲存元件之驗證開始於 5亥等位凡中的一位元係驗證為已從該抹除狀態轉變為該 INT狀態。在ts，該等儲存元件之欲程式化為該〖NT狀態的 所有位元已經驗證為6達職狀態，而結束該下部頁資料 之程式化。 圖15描述在圖14中發生的事件之後藉使用一上部頁資料 來程式化非揮發性儲存元件當中各事件之一時間序列。在 一範例中，向欲從狀態A程式化為狀態£以及從該int狀態 程式化為狀態Β及C之儲存元件施加程式化脈衝。在h，開 始對欲程式化為A狀態之儲存元件進行驗證。該等程式化脈 115657-980117.doc •38· 1311762 衝之初始振幅-般小於或等於在圖14開始時所使用的脈衝 振幅。因此，處於INT狀態的位元分佈僅受到此等程式化脈 S之最小影響，因為其到達此狀態所耗用的脈衝振幅要高 得多。在h時，驗證處於狀態A之第一位元。同樣，在q時， 藉由施加一額外的特殊驗證脈衝來識別欲程式化為狀態B 而且目前具有—低於Vh的臨界值之儲存元件。此等儲存元 件之識別（表示為B<Vh)不必與處於狀態A的第一位元之驗 ^ 致，而一般可在預期一儲存元件將從該INT狀態轉變為 狀態B之前發生。在ti略去程式化脈衝化之後，追鞭先前識 別出的儲存元件來決定藉由將V，H用作該驗證位準驗證出 此等儲存7L件中的第一元件已於何時轉變為狀態b。此時， 繼續對正在程式化為狀態B之其餘儲存元件進行驗證。此等 儲存70件中的有些元件可能處於與狀態B重疊的ιΝΤ部 分，而因此將立即驗證（或係作為b<Vh識別之部分而閉 鎖）。在略去Nc個程式化脈衝後，針對欲程式化為狀態匸之 φ 儲存元件而於t5開始驗證。因此，依據對狀態B元件何時已 k低於VH轉變為ν·Η或一般的係從超出該狀態B分佈之一電 壓臨界值（在該ΙΝΤ分佈内）轉變為該狀態Β分佈内之一電壓 臨界值（藉由使用一高於Vh之感測及/或雜訊限度位準來決 疋）所作之決定’來適應性設定狀態C元件之驗證啟動。已 刀別於範例性時間點％、（6及卜完成A、B&c位準之驗證。 在另一可行方法中（當不使用圖13C之粗略/精細程式化 時）’該第一特殊驗證B僅處於VH，而通過此驗證位準之位 元係閉鎖，如同上述方法中一樣。在該驗證B起點之後，監 115657-980117.doc -39- 1311762 :從'至VH經過之任何位元以決定該-位元綠作判 :術=:各種其他程式化情形。例如，當論述 八有四個一進制貝料位準之多狀態儲存元件時，可使用呈 有更少或更多資料位準之儲存亓 使用二資料頁來發生，==:此外，程式化不必藉 頁為主之程式化方案。使用更少或額外的頁或一非以 圖16A及⑽提供說明用以使用適應性驗證來程式化非 揮發性儲存器之程序之流程圖。該等程序可平行發生，例 如，當依據不同頁的資料來程式化不同字元線時。還參考 圖14。在圖16A中’在步驟8〇2 ’例如，依據一下部頁資料 開始程式化。在步驟804中，在-範例性實施方案中，向欲 程式化練NT狀態之儲存元件施加程式化（v_)脈衝。此 等元件係隨後將程式化為狀態之元件。下部頁資料僅 係〇或1，其中〇表示發生程式化。在步驟8〇6中，在n請脈 衝過後’開始驗證以決定該等儲存元件是否已達到該int 狀態。在步驟808中，當所有欲程式化為該ΙΝΤ狀態之元件 已到達該ΙΝΤ狀態時，程式化結束。 在圖16Β中’在步驟81〇，例如，依據上部頁資料的程式 化開始。還參考圖15。在步驟812中，向欲程式化為狀態A、 B及C之元件施加Vpgm脈衝。在步驟814，開始對欲程式化為 A狀悲之儲存元件進行驗證。在步驟816中，當一第一儲存 凡件到達狀態A時，可執行一識別以識別欲程式化為狀態B 而當前具有一低於vH的電壓臨界值Vth(其係與狀態B相關 115657-980117.doc • 40· 1311762 之較低電壓臨界值）之一或多個元件。在步驟818，在Nb個 程式化脈衝後，開始對所識別的狀態B元件進行驗證。在步 驟820中，當所識別元件之一或多個元件從低於Vh轉變為 V’h時，針對欲程式化為狀態3之其他儲存元件啟動驗證。 在步驟822,在施加;^個程式化脈衝後，開始針對欲程式化 為狀態c之元件進行驗證。在步驟824中，當欲程式化為狀 態A、Β及C之儲存元件經驗證已到達該等個別狀態時，程 式化結束。

圖17提供描述用以使用下部頁與上部頁資料來程式化非 揮發性儲存器之—程序之—流程圖。可將圖16之程序併入 圖17之程序。可回應於接收-資料程式化請求而啟動該程 序’如步驟_所示。在步驟9G2中，選擇欲程式化的適當 ^體部分。在步驟9G4，可遞增—循環計數。該循環計數 數目之—計數）可以係儲存於該快閃記憶 件之# Μ4機、該控制器中或另—位置以追縱儲存元 =。！一具體實施例中，循環計數係儲存於與該狀 情體之選2暫存15内。在步驟906，視需要而預程式化記 隱體之選疋部分，其造成該快閃記憶體之平滑磨損 所選擇區段或頁中的所有記憶 、 愿銘图+ 愿體早讀式化為相同臨界電 ，圍。在步驟9。8’然後抹除所有要程式化的儲存器元 牛例如，此可包括將舊的儲存元# # # ”。中，-軟想程式化程序解決:::=狀態Ε。在步驟 元件中的*些元件可將其臨界:=序期間該等储存

的值之鬥日s ^ 降低至—低於該分佈E 該軟體程式化程序向該等料元件施加程式 115657-980117.doc 1311762 電壓脈衝，以至於其臨界電壓將增加至臨界電壓分佈£内。 換言之，過抹除的記憶體位元係軟程式化以束緊抹除群集。 在步驟91 2中，開始依據下一資料之程式化。例如，該資 料可來自一下部或上部頁。在步驟914中，該系統（例如）藉 由適當地程式化該充電幫浦來設定初始程式脈衝之幅度。 在步驟916中，程式化計數PC最初係設定為零。在步驟918 中，將一程式脈衝施加至適當的（多個）字元線。在步驟92〇

中，驗證該（等）字元線上的儲存元件來查看其是否已到達目 標臨界電壓位準1所有該㈣存元件已到達目標臨界電 壓位準而該驗證成功（步驟922)，則設定一通過狀態（步驟 932)並在步驟912中開始下-資料之程式彳卜如上所述開始 額外的程式化及驗證…旦已將所有儲存元件驗證為已依 據該資料而程式化，則該程式化程序已成功完成。該程式 化可針對連續的頁碼（頁〇、卜2、3等）而繼續直至所有資料 已經程式化。 若在步驟922中尚未驗證所有該等儲存元件，則在步驟 似中決定該程式計數PC是否小於一限制pc—職(例如2〇) 或一可能（例如）與頁相關的適應性限制。若該程式計數不小 於心咖，㈣程式切序已线（步驟934)。若程式計數 小於PC，X，則在步驟咖中，針對下-脈衝，程式《 ^虎:Pgra之數量遞增步幅⑽⑷v)而程式計數％遞增。 應注思，針對當前程式化 ^ ^ ^ . 乂剩餘者，將已到達其目標 至針對每-儲存元件而二：式化之外。重複該程序直 仵而旦告一通過或失敗狀態。 115657-980117.doc -42- 1311762 本發明之前面詳細說明係基於圖示及說明目的而提出。 其並不希望包攬無遺或將本發明限於所揭示的精確形式。 根據以上教導内容，可進行許多修改及變更。選擇該等所 述具體實施例目的在於最佳地說明本發明之原理及其實際 應用，借此使其他熟習此項技術者能將在各種具體實施例 中並結合適合預期特定使用的各種修改來最佳地利用本發 明。希望本發明之範疇由本文隨附申請專利範圍加以定義。 【圖式簡單說明】 圖1係一 NAND字串之一俯視圖。 圖2係圖1所說明的NAND字串之一等效電路圖。 圖3係NAND字串之一斷面圖。 圖4係說明三個NAND字串之一電路圖。 圖5係一非揮發性記憶體系統之一方塊圖。 圖6係描述圖5所示非揮發性記憶體系統之一感測區塊之 一方塊圖。 圖7係一非揮發性記憶體陣列之一方塊圖。 圖8描述在具有從抹除狀態至一程式化狀態的直接程式 化之多狀態裝置中之範例性的一組臨界電壓分佈。 圖9描述在具有從抹除狀態至一程式化狀態的兩選通程 式化之一多狀態裝置中之範例性的一組臨界電壓分佈。 圖10A至C顯示各種臨界電壓分佈並說明用以程式化非 揮發性記憶體之一程序。 圖11描述在使用連續程式化來程式化非揮發性儲存元件 而同時適應性決定應何時開始程式驗證當中各事件之一時 115657-980117.doc -43- 1311762 間序列。 圖以及咖描述在使用—兩選 化序列來程式化非揮發 。上部頁）程式 時開始転式驗證當中各事件之一時間序列。 疋應何 圖Μ說明決定開始Nc脈衝計數起 圖㈣及13C描述—顯 冑佳方法。 歐负备 、可藉由設定一位元線抑制雷 塵來實現粗略與精細程式化之時間線。 電 圖〗4描述在使用一下部 件各中± ^來程式化非揮發性儲存元 仟田中各事件之—時間序列。 圖15描述在遵循圖14之時間序列而使用一上部頁資料來 程式化非揮發性儲存元件當巾各事件之-時間序列。 圖16A提供描述用以藉由使用適應性驗證而依據-下部 頁貧料程式化非揮發性儲存器之—程序之—流程圖。 圖16B提供七田述用以藉由使用適應性驗證而依據一上部 頁資料程式化非揮發性儲存器之一程序之一流程圖。 圖17提供把述用以藉由使用下部頁與上部頁資料來程式 化非揮發性儲存器之一程序之一流程圖。 【主要元件符號說明】 電晶體 控制閘極 浮動閘極 第一選擇閘極 第二選擇閘極 100, 102, 104, 1〇6 100CG, 102CG, 104CG,

106CG, 120CG, 122CG 100FG, 102FG, 104FG, 106FG 120 122 115657-980117.doc -44- 1311762

126 位元線接點/N+摻雜層 128 源極線接點/N+摻雜層 130, 132, 134, 136, 138 N+摻雜層 140 P型井區域 201, 203, 205 NAND字串 202, 204, 206 位元線 220, 230, 240, 250, 260, 270 選擇電晶體 222, 224, 226, 228, 242, 244, 246, 248, 262, 264, 266, 268 儲存元件 296 記憶體裝置 298 s己憶體晶粒 300 二維記憶體單元陣列/儲存 元件陣列 310 控制電路 312 狀態機 314 晶片上位址解碼器 316 功率控制模組 318 線 320 線/資料匯流排 330 列解碼器 350 控制器 360 行解碼器 365 讀取/寫入電路 370 感測電路 115657-980117.doc -45- 1311762

372 資料匯流排 380 感測模組 382 位元線鎖存器 390 共用部分 392 處理器 393 輸入線 394 資料鎖存器堆疊 396, 398 I/O介面 400 感測區塊 750 臨界電壓分佈 SGD 選擇線/汲極選擇 SGS 選擇線/源極選擇/第二選擇 電晶體 WLO, WL1, WL2, WL3 字元線

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Claims (1)

1311762 怵年丨月1?日修正本 、申請專利範圍 1 ·—種用於程式化非揮發性儲存器之方法，其包含： 在一組非揮發性記憶體儲存元件，將個別電壓臨界落 在一第一電壓臨界分佈内的非揮發性儲存元件之至少第 -及第二子集程式化’以使得該第一子集之該等非揮發 性儲存元件之至少—元件之—電壓臨界值轉變為與該第 -電壓臨界分佈重疊之一第二電壓臨界分佈，而該第二 子集之該等非揮發性儲存元件之至少一元件之一電麗臨 界值轉變為在該等第一及第二電壓分佈以外之一第三 壓Ba界分佈，· 追蹤該第-子集之該等非揮發性儲存元件之該至少一 元件之該電塵臨界值’以決定其已於何時轉變為該第二 電壓臨界分佈；以及 回應於該追蹤，決定何時啟動一驗證程序來驗證該第 -子集之該等非揮發性儲存元件之該至少一元件之該電 壓臨界值已轉變為該第三電壓臨界分佈。 A 2·如請求項1之方法，其中： 一在決定該第—子集之該等非揮發性儲存元件之該至少 件之該電壓臨界已轉變為該第二電壓臨界分佈後， 預定數目的電壓脈衝施加於非揮發性儲存元件 <该第二子集後啟動該驗證程序。 3.如請求項1之方法，其中： 之=縱包含追縱該第一子集之該等非揮發性健存元件 …1件之該電壓臨界值，該電壓臨界值越過一 115657-980117.doc 1311762 低於該第· 、尚人一電壓臨界分佈之較低電壓臨界值，並接著越 在°亥第二電壓臨界分佈内之較高電壓臨界值。 4. 如請求項3夕士 * # 丨值 巧·5之方法’其進一步包含： 當該第~ 件▲ 子集之該等非揮發性儲存元件之該至少一元 忒電壓臨界值低於該較低電壓臨界值時在一快速程 (模式中將其程式化，而當其該電壓臨界值介於該等 較低與較高電壓臨界值之間時在—緩慢程式化模式中將 其程式化。 5. 如請求項3之方法，其中： 該較高電壓臨界值超過該第二電壓臨界分佈之一較低 邊界一限度。 6·如請求項5之方法，其中： 該限度包含一感測限度與一雜訊限度之至少一限度。 7. 如請求項1之方法，其中： 又 該追蹤包含藉由決定該第一子集之該等非揮發性儲存 70件中的哪一元件具有一低於該第二電壓臨界分佈之電 界值來谶別s玄第一子集之該等非揮發性儲存元件中 的該至少一元件。 8. 如請求項1之方法，其中： 該非揮發性儲存元件集合係配置於複數個NAND字串 中。 9，如請求項i之方法，其中： °亥專第一及第二臨界電壓分佈表示不同的二元制資料 狀態。 115657-980117.doc 1311762 10.如請求項1之方法，其中： 回應該第一子集之該等非揮發性儲存元件之任何元件 之該電壓臨界值已轉變為該第二電壓臨界分佈之—決定 而啟動該驗證程序。 11. 一種非揮發性儲存系統，其包含： 一非揮發性儲存元件集合；以及

> 一或多個管理電路，其與非揮發性儲存元件集合通 信，該一或該等多個管理電路接收一資料程式化請求並 回應於該請求進行以下操作：⑷依據第-資料將該非揮 發性儲存元件集合中的個別非揮發性儲存元件程式化為 /、有落在至）一第一電壓臨界分佈與一較高的中間電壓 臨界分佈内之個別電壓臨界值；⑻依據第二資料來 化該等個別的非揮發性儲存元件，以使得落在該第一^ 塵臨界分佈内之該等非揮發㈣存元件之_第—子 持於該第一電壓臨界分佈内，將落在該第—電壓臨界分 =之^非揮發性儲存S件之—第：子集程式化為落 較同的第—電壓臨界分佈内，將落在該中間電壓臨 界分佈但在—與該中間電壓臨界分佈重疊的第 外之非揮發性儲存元件之—第三子集程式化為 -電壓臨界分佈，落在中間電壓 :揮發性赌存器元件之-第四子集係程式化為落Π 同第四電壓臨界分佈；⑷追縱該等非揮發性儲存元件之 該第三子集中該等非揮發性儲存元件之至少 電壓位準，以沐宁甘σ 、疋/、已於何時轉變為該第三電壓臨界分 115657-980117.doc 1311762 佈；以及（d)回應於該追蹤，決定何時啟動一驗證程序來 驗證該等非揮發性儲存元件之該第四子集之該等非揮發 性儲存元件中的至少—元件之—電壓位準已於何時轉變 為該第四電壓臨界分佈。 12.如請求項11之非揮發性儲存系統，其中： 該-或多個管理電路決定該等非揮發性儲存元件之該 第一子集中的該等非揮發性儲存元件中的至少一元件之

一電壓臨界已轉變為該第二電Μ臨界分佈，其中回應於 此決定而啟動該追蹤。 13. 如請求項“之非揮發性儲存系統，其中： 一該-或多個管理電路追縱該等非揮發性記憶體之該第 二子集之該等非揮發性儲存元件中的該至少—元件之該 電壓臨界值越過—較低電壓臨界，該較低電壓臨界低^ 該第三電Μ臨界分佈，並接著越過_較高電壓臨界，該 較高電壓臨界係於該第三電壓臨界分佈内。 14. 如請求項13之非揮發性儲存系統，其中·· 當該等非揮發性儲存元件之該第三子集中的該 發性儲存元件之該至少—；从 早 件之該電壓臨界值低於該較 低電壓臨界值時，該—赤文加泣 ^ 描…“個管理電路在-快速程式化 介;田該至^ 一元件之該電壓臨界值 "於該等較低與較高電壓 式令將其程式化。 界之間時在一緩慢程式化模 .如請求項η之非揮發性儲存系統n 該一或多個管理電路控制與該等非揮發性儲存元件之 115657-9S0117.doc 1311762 該第三子集中該等非揮發性儲存元件之至少一元件相關 的至少一感測放大器以感測該至少一元件之該電壓臨界 值，同時抑制與該等非揮發性儲存元件之該第四子集中 該等非揮發性儲存元件之至少一元件相關的至少一感測 放大器感測該至少一元件之該電壓臨界值。 16·如請求項13之非揮發性儲存系統，其中： 該較高電壓臨界值超過該第三電壓臨界分佈之一較低 邊界一限度。 ® 17.如請求項16之非揮發性儲存系統，其中： 該限度包含一感測限度與一雜訊限度之至少一限度。 18, 如請求項11之非揮發性儲存系統，其中： 該第一及第二資料分別包含下部與上部邏輯頁。 19. 如請求項11之非揮發性儲存系統，其中： 該非揮發性儲存7L件集合係配置於複數個NAND字串 中〇 • 20.如請求項“之非揮發性儲存系統，其中： 當該追蹤決定該等非揮發性儲存元件之該第三子集中 的該等非揮發性儲存元件中的該至少―元件之該電壓臨 界值已轉變為該第三電壓臨界分佈時，該一或多個管理 電路啟動該驗證程序。 21.如請求項11之非揮發性儲存系統，其中： 在該追蹤決定該等非揮發性儲存元件之該第三子集中 的該等非揮發性儲存元件中的該至少4件之該電壓臨 界值已轉H亥第二電壓臨界後，在已向該第四子集之 115657-980117.doc 1311762 該等非揮發性儲存元件之該至少—元件施加—預定數目 的脈衝後，該-或多個管理電路啟動該驗證程序。 22·如請求項11之非揮發性儲存系統，其中： 當該等非揮發性儲存元件之該第三子集中的非揮發性 儲存元件之該等個別電壓臨界值已轉變為該第三電壓臨 界分料，該—或多冑管理電路將其閉鎖不作進一步程 式化’同時允許繼續對該等非揮發性儲存元件之該第四 子集中的非揮發性儲存元件進行程式化直至其個別電壓 臨界值已轉變為該第四電壓臨界分佈。 23. 如請求項U之非揮發性儲存系統，其中： 該第二臨界電壓分佈與該中間電壓臨界分佈重疊。 24. 如請求項“之非揮發性儲存系統，其中： 該等第-、第二、第三及第四臨界電壓分佈表示不同 的二元制資料狀態。 25. 如請求項11之非揮發性儲存系統，其中： »亥追蹤包含藉由決定該第三子集之該等非揮發性儲存 =件中的哪—70件具有一低於該第三電壓臨界分佈之電 I E«界值來硪別該第三子集之該等非揮發性儲存元件中 的該至少一元件。 115657-9801l7.doc ΤΉ Ί ^¾¾139561號專利申請案 中文圖式替換頁(98年1月） 元件數目 贤年L月，修正替換頁

tsf 0 圖8 元件數目 ▲ 734 第三？5 730 -732 □下部頁 〇上部頁 ©□ Vth Vva Vvb Vvc Vra Vrb Vrc 圖9 115657-980H7-fig.doc -6 · 1311 "MS139561號專利申請案 中文圖式替換頁(98年1月） ____ 货年(月1?日壯替換頁 m An A— OA TH r

Ϊ1 o o o o oc 115657-980117-fig.doc