TWI301620B - Method and system for timing measurement of embedded macro module - Google Patents

Description

1301620 九、發明說明： * 【發明所屬之技術領域】 本發明係有關於一種大規模機體晶片設計，特別是 有關於一種方法及系統，用以測試嵌入其中之巨集模組 之資料存取時間。 . 【先前技術】 由於現在LSI系統晶片整合（system on chip，SOC) 0 的時序限制非常的嚴格，嵌入式巨集模組的時序參數為 關鍵性的合成參數。因此，精確地且充分地執行這些嵌 入式巨集模組之時序參數測量是非常重要的。 舉例來說，欲入於LSI之隨機存處記憶體（random access memory，RAM )巨集模組以及與其相似者，通常 被中間電路圍繞，這些中間電路例如為邏輯元件、以及 輸入/輸出（I/O )介面電路。因此，彼入式巨集模組無法 直接地存取積體電路晶片之輸出端及輸入端。中間電路 φ 將導致與輸入及輸出信號相關之晶片上時間延遲。由於 對於已知信號，中間電路造成之相關時間延遲是無法得 知的，因此，這些延遲阻礙了在測試期間巨集致能信號 與測試信號間的精確時序測量。 現在具有各種習知方法及裝置，時序測量之對策為 補償晶片上的時間延遲。舉例來說，這些測試方法及裝 置通常包括越過中間電路之複雜元件，使得巨集裝置直 接自主要輸入端存取。然而，此不僅複雜化電路設計， 0503-A3153 lTWF/yvonne 5 1301620 也使其較難獲得精確的時序測量。 口此在肷入式巨集模組之測試時序參數技術領域 中’期望能有改善的方法及系統，以精確地測量時序參 數，而不需過度地複雜化電路設計。 _ 【發明内容】 • s有鑑於此，為了解決上述問題，本發明主要目的在 於提供一種測定方法，用以積體電路中測定嵌入式記憶 • 巨集模組之資料存取時間。在一實施例中，此方法包括 輸入單一外部測試信號至嵌入式記憶巨集模組以致能其 内之貝料輸入，並閂鎖來自嵌入式記憶巨集模組之資料 輸出。單一外部測試信號之脈波寬度以遞增方式增加， 直到獲得資料輸出。接著，可以獲得資料存取時間，此 。亥資料存取時間實質上等於被增加之等脈波寬度之一時 間間隔。 為使本發明之上述目的、特徵和優點能更明顯易 鲁懂，下文特舉一較佳實施例，並配合所附圖式，作詳細 說明如下。 【實施方式】 第1圖表示習知LSI半導體裝置100之方塊圖。裝 置100具有嵌入式巨集模組1〇2。嵌入式巨集模組1〇2更 包括記憶陣列104、閂鎖單元1〇6、控制單元1〇8、閂鎖 控制單元110、以及測試選通脈波（test strobe，TS)閃 鎖器、112。裝置100也包括介面邏輯電路114、116、118、 〇5〇3-A31531TWF/yvonne 6 1301620 120、122、124、以及126，分別連接資料輪入（m)線、 位址（ADDR)線、讀/寫（R/W)線、巨集選擇（MS) 線、測試選通脈波（TS)線、測試輸出（T〇)線、以及 資料輸出（D〇)線。裝置100更包括接收器128及13〇、 以及驅動H 132及134。驅動n 132提供測試輸出信號 UfMS線透過邏輯電路12〇自接收器128延伸至控制單 元108以及TS閂鎖器112。在MS線上之信號驅動記憶 陣列104 ° TS線透過邏輯電路122自接收器130延伸至 TS閃鎖器112以及閂鎖控制單元110。TO線透過邏輯電 路124自TS閂鎖器112延伸至驅動器132。DO線透過 邏輯電路126自閂鎖單元106延伸至驅動器134。 第2圖係表示第1圖中，記憶陣列1〇4之資料存取 時間之時序操作時序圖。此時序圖包括圖表2〇2、2〇4、 及206。參閱第1及2圖，圖表202及204標繪在MS及 TS線上之信號，而圖表206標繪在TO線上之閂鎖MS 信號（MSlatch)。為了測試記憶陣列ι〇4之資料存取時間， 皆需要在TS及]VIS此兩線上之信號。然而，由於介面邏 輯電路’例如120及122，在TS及MS線之間可能具有 時序延遲。在此兩信號可以正確地使用來測試資料存取 時間，必須查明時序延遲。 參閱第1及第2圖，在MS線上之脈波信號先由接 收器128所提供。在MS線上之信號在使用者指定時間 h上具有前緣（ieacjing ecige，LE )。在TS線上之信號根 據時間t〇由測試器136透過接收器13〇而提供。在圖表 0503-A3153 lTWF/yvonne 7 1301620 .202，信號為schm00週期，直到使用者指定時間t2。在 schmoo週期期間，在TS線上信號之波形以上-下方式變 化。TS閂鎖器112之功能為D型正反器，其中，Ms二 號視為輸入信號，且TS信號視為時脈。使用者指定時^ t2以遞增方式增加，直到其前緣由TS信號之sehmoo二 分所截取。信號之前緣是否被截取，可以藉由監測在το . 線上之閃鎖MS信號（MSlatch )而確定。因此在Ms信號 與TS信號間之時間差或時間延遲τ可以藉由將使用者指 • 定時間t2減去使用者指定時間q而決定。 曰 習知裝置100之其一缺點就是，其需要兩個在Ms 及之外部信號來執行測試操作。在計算記憶陣列⑺4 之貧料存取時間之前’其時序延遲必須先被測量。然而， 在此兩個信號間具有内在的時序偏移，使得難以獲得精 確的時序測量。對於增加IC之資料生產能力而所需的^ 嚴格時序容忍度而言，時序偏移之議題變為更加重要。乂 此外，此兩外部信號需要更加複雜的電路佈局。此择Λ • 了裝置100製造之難度。 曰 本發明提供-種方法及系統，用以藉由使用外 試信號之前緣或後緣，來測量嵌入式巨集模組之時序參 數。在接下來的說明中，記憶巨集模組將作為用以說明

本發明目的之例子。然而，請注意本發明也可以應 不同類型的巨集模組。 U 第3圖係表示本發明實施例之半導體裝置3 塊圖。在本實施例中，僅f要—個外部測試信號來精確 0503-A31531 TWF/yvonne 〇 1301620 •地測量在嵌入式記憶巨集模組302中記憶陣列304之時 序參數，4間參數例如為資料存取時間。除了記憶陣列 304外，肷入式圯憶巨集模組3〇2包括第一閂鎖控制單元 306、閂鎖單元308、第二閃鎖控制單元31〇、以及反相 •器、312。閃鎖單元308可包括感測放大器、輸出端、及閃 鎖為。問鎖單元308根本上係作為一债測器，用以债測 •預計資料是否已從記憶陣列3G4中讀出。嵌人式記憶巨 集模組302透過資料輸入（DI)線、位址（addr)線、 φ 及控制（CTRL)線，分別自邏輯電路3丨4、3丨6及318 接收資料輸入、位址、及控制參數。第一閂鎖控制單元 3_〇6耦接至記憶陣列3〇4，以控制一資料輸入信號進入。 第二閂鎖控制模組310透過閂鎖單元3〇8而耦接至記憶 陣列304,以控制一資料輸入信號輸出。測試器單元3汕 經由I/O電路322且分別透過測試線之第一及第二支線， 而耦接至第一及第二閂鎖控制單元3〇6及31〇，用以將來 自嵌入式記憶巨集模組302外部之單一測試信號輸入至 擊記憶陣歹304。此外，需注意，記憶陣列3〇4係用來說明 目的，而其可以任何其他類型之裝置陣列來取代。 在TS線上之單一外部測試信號由測試器單元32〇所 產生，且傳送至I/O電路322。1/0電路322將TS線上之 此外部測試信號於節點A輸入至嵌入式記憶巨集模組 3〇2。TS線在節點a劃分為第一支線及第二之線，分別 與第閂鎖控制單元306 |馬接時節點b以及與第二閂鎖 才工制單元306耦接時節點A。因此外部測試信號劃分為 〇503-A31531TWF/yv( 9 1301620 •第一控制信號及第二控制信號，分別耦接節點B及C。 在1c佈局設計階段，1C設計師確保A-B路徑（第 支線）之傳輸延遲實質上等於A-C路徑（第二支線） 之傳，延遲。因此，沒有時序影像或信號偏移被引發。 此相等傳輸延遲可以藉由建立相同長度之α·β路徑與 A-C路徑而達成。此傳輸延遲為關鍵性的參數，其必須 小心地設計以保證嵌入式記憶巨集模組302之適當存取 時序，量。由於反相器312透過測試線之第二支線而耦 接至第二閂鎖控制單元，以及此兩路徑提供了具有實質 上相等之傳輸延遲之外部測試信號，因此，第一及第二 控制信號互為180度之反相。 -第二閂鎖控制單元310將在TO線上之信號，透過輸 =輸出（I/O)電路324輸出至測試器單元32〇，其指出 嵌入式記憶巨集模組302何時存取測試所需之適當資 料’則減器單元320之資料檔也應紀錄此外部測試信號 之脈波寬度’最為存取時間之指示。換句話說，此實施 =只利用在TS線上之一外部測試信號來完全地偵測記 fe陣列304之資料存取時間，此取代了使 中習，設計之廳線及TS線上之兩信號。及圖 第4圖表示根據本發明之實施例，襞置3〇〇之時序 操作之時序圖。參閱第3及4圖，測試器單元32〇產生 在TS線上之信號，其脈波寬度小於嵌入式記憶巨集模組 3 〇 2之已知製造者指定時脈規格。此外，脈波寬度係以遞 增方式增加，直到看_鎖資料輸出。在Ts線之外部測 0503-A3153 lTWF/yvonne 10 1301620 . 試信號由測試器單元320所產生，且以”TSext，，表示。此 信號TSext傳送至内部節點B，係以”TSBint”表示，且其致 能來自邏輯電路314之資料輸入使其進入記憶陣列304。 同時，信號TSext也透過反相器312傳送至内部節點C， 係以”TSCint”表示，且其透過閂鎖單元305來所來自記憶 鎮料304之資料輸出。信號TSBint與信號TSext同步，但 ^ 是兩者間具有與A-B路徑傳輸延遲（以’’A-B”表示）相同 之延遲。信號TSCint係由反相器312根據信號TSext同被 • 反相，且此兩信號間具有A-C路徑傳輸延遲（以”A-C，， 表示）相同之延遲。1C設計師以A-B路徑傳輸延遲與 A-C路徑傳輸延遲相同之方法設計裝置300。因此，如時 序圖所示，信號TSBint與信號TSCint之時序除了為180 度之反相外，此兩信號相同。 為了說明目的，在A-B路徑傳輸延遲後，在位置402 之信號TSext之上升緣導致信號TSBint在位置404處上 升。使外，在A-C路徑傳輸延遲後，信號TSext之上升緣 * 導致信號TSCint在位置406處下降。其中，A-C路徑傳 輸延遲設計為與A-B路徑傳輸延遲相等。在位置404之 信號TSBint之前緣致能第一閂鎖控制單元306，以開始資 料讀取操作。同時，在位置406之信號TSCint之前緣使 第二閂鎖控制單元310之輸出失能。注意，在此實施例， 信號TSBint之前緣為上升緣，而信號TSCint之前緣為下 升緣，在實際應用上，可根據設計而為相反。 在此實施例，假設在第一閂鎖控制單元306在位置 0503-A3153 lTWF/yvonne 11 1301620 404被致能之前，在位置410上可獲得來自邏輯電路314 之資料輸入（以”INdata”表示），而為嵌入式記憶巨集模 組302所需。測試器單元320在複數測試週期期間中， 以遞增方式增加在TS線上之信號TSext之寬-長，直到資 料輸出之閂鎖（第4圖以，，OUTlatch，，表示）於TO線上被 觀察到。此稱為二元搜尋（binary search，以”BS”表示） • 程序。舉例來說，最初，信號TSBint之後緣於位置418 時下降。由於資料存取延遲，閂鎖單元308根據時序延 ❿ 遲，而於位置416輸出在位置410之資料輸入。需注意， 脈波寬度之增加部分主要係由測試器根據一些關於電路 之已知資訊而確定。其可以被編程，使得透過嘗試錯誤 而使用適當增加的部分。在檢測信號INdata被信號TSBint 所閂鎖的功能方面，第一閂鎖控制單元306與D型正反 器相似。由時序圖可得知，在位置418，信號01；丁1价11還 沒上升。因此，具有上升緣而未被閂鎖之信號，可由測 試器單元320於TOext線上所測得。在下次週期，測試器 籲 單元320以一遞增值來增加信號TSext之脈波寬度。因 此，信號TSBint之後緣於位置420下降。再者，由於在 信號TSBint下降後信號〇UTlateh於位置416上升，因此在 位置420上’具有上升緣而未被閃鎖之信號，可由測試 器單元320於TO線上所測得。遞增增加程序重複著，且 測試器單元320以另一遞增值來增加信號TSext之脈波寬 度。因此，信號TSBint之後緣現在於位置420下降。此 時，當信號TSBint於位置412下降時，信號〇UTlateh於位 0503-A3153 lTWF/yvonne 12 1301620 置416上升。由於A-B及Α-C路徑提供具有實質上相同 • 之傳輸時間之信號TSext，信號TSCint2於位置414上升， 且位置414與412在時間上為相同點。如同第一閂鎖控 制單元306，在檢測信號OUTlateh被信號TSCint所閂鎖的 功能方面，第二閂鎖控制單元310與D型正反器相似。 • 因此，第二閂鎖控制單元310透過I/O電路324輸出被閂 ， 鎖的TOext信號，其具有由測試器單元320觀測到之上升 緣。 • 在位置412、414、及416之時間片段後，信號T〇ext 之上升緣可於時序延遲内由測試單元320觀測到。此延 遲由介面電路，例如I/O電路324，所導致。然而，這對 測量嵌入式記憶巨集模組302之資料存取時間是沒有影 響的。資料存取時間（Taccess)定義為資料讀取操作（dr) 之致能直到資料讀出（DO)之時間，換言之，係由位置 404至416。此專於信號TSext之原本波寬加上額外的逆 增值。在此實施例中，資料存取時間等於信號Ts t之原 始波見加上兩倍遞增值。信號TOext只被测試哭單元32〇 使用來識別閂鎖是否發生。 此新的方法論排除了在習知設計上任何時序偏移的 問題。由於此新的設計只需要較少的測試電路，其較巧 單於實現設計，且精確地測也變得簡單很多。此外，為 了改善此方法之效能，外部測試信號之上升及下降緣可 使用來交替地在依週其中測量資料”1”及，，〇，，。 本發明雖以較佳實施例揭露如上，然其並非用以限 0503-A3153 lTWF/yvonne 13 1301620 定本發明的範圍，任何熟習此項技藝者，在不脫離本發 明之精神和範圍内，當可做些許的更動與潤飾，因此本 發明之保護範圍當視後附之申請專利範圍所界定者為 準。

0503-A3153 lTWF/yvonne 14 1301620 【圖式簡單說明】 第1圖表示在時序參數之操作模式下，習知半導體 裝置之方塊圖。 第2圖表示習知半導體裝置之時序操作時序圖。 第3圖表示根據本發明實施例，時序參數之操作模 式下半導體裝置之方塊圖。 第4圖表示根據本發明實施例，半導體裝置之時序 操作時序圖。

【主要元件符號說明】 100〜半導體裝置； 104〜記憶陣列； 108〜控制單元； 112〜TS閂鎖器； 102〜嵌入式巨集模組； 106〜閂鎖單元； 110〜閂鎖控制單元； 114、116、118、120、122、124、126〜介面邏輯電 路； 134〜驅動器； 204、206〜圖表；

128、及130〜接收器；132 136〜測試器； 202 300〜半導體裝置； 302〜嵌入式記憶巨集模組； 304〜記憶陣列； 308〜閂鎖單元； 312〜反相器； 320〜測試器單元； 306〜第一閂鎖控制單元； 310〜第二閂鎖控制單元； 314、316、318〜邏輯電路； 322、324〜I/O 電路。 0503-A3153 lTWF/yvonne 15

Claims (1)

1301620 十、申請專利範圍·· U一種測定方法’用以測定一嵌入式記怜巨隹摄知♦ -資料存取時間，包括：&…' 己匕巨集杈組之 提供一單一外部測試信號至該嵌入 預設輸入而獲得來自該嵌入式“; 在或複數測試週期内，以遞增方式增加該單

部測試ϋ號：一脈波寬度’直到獲得該輸出；以及 狁得°亥肷入式S己憶巨集模組之該資料存取時間，盆 中，該資料存取時間實f上等於被增加之該等 ^ 之一時間間隔。 没 2·如申凊專利範圍第1項所述之測定方法，其中，描 供该單一外部測試信號之步驟包括·· 由，f试器單元提供該單一外部測試信號；以及 將及單外部測試信號劃分為—第—控制信號以及 一第二控制信號； 、中、“苐控制k號用以致能該預設輸入被提供 至該嵌入式記憶巨集模組，且該第二控制信號用以問鎖 來自該嵌入式記憶巨集模組之該輸出。 3·如申請專利範圍第2項所述之測定方法，其中，該 第一及第二控制信號互為18Θ度之反相。 / 4·如申請專利範圍第3項所述之測定方法，其中，該 第一及該第二控制信號之傳輸延遲實質上相等。 5·如申請專利範圍第丨項所述之测定方法，其中，提 0503-A3153 lTWF/yvonne 16 1301620 r ,、u單外部測試信號之步驟包括以一問錯_ 該嵌入式記憶巨集模組之該輸出。來檢測 門鎖:如t請專利範圍第5項所述之測定方法，其中，， 問鎖早疋包括一感測放大器。 、〒禮 r二請專利範圍第5項所述之測定方法，其中，， ^戍式讀巨集模組之該#料存取時間之步驟，^ 以該测試器單元測定該輸出；以及 在考慮該記敍㈣組之—輸人/㈣ 延遲後，計算該資料存取時間。 冤路之一㈣ 8 · 一種測定系統，用以測定一嵌 -資料存取時間，包括·· 以“憶巨集模組之 Y弟-閂鎖控制電路’耦接該嵌入式記 組，用以控制一資料輸入； μ巨集杈 一資輸制單元，接該裝置陣列，用以控制 巨隼元用該第二閃鎖控制單元與該嵌入式記憶 巨集杈、、且之間，用以測定該資料輸出；以及 一測試器單元，用以輪出一 巨集模組，且根據在該第j雜早一測試信號至該記憶 尸-1鎖單元所問鎖之該資料i出1 元之控制下由該 間； 出用以测定該資料存取時 二 其中’該單—測試信號分料過—第—及 支線，而提供至該第—月笛 、’ 弟 w及第二閃鎖控制單元， ·以及 0503-A31531 TWF/yv〇nne 17 1301620 其中’該第-支線之由該測試 控制單元之傳輸延遲日丰門，告所& 该第—閃鎖 寸询、遲日子間，實質上相等於該 由該測試器單元至該第-p1 § —支線之 間。 主以—叫控制早疋之傳輸延遲時 第-= 項所述之測定系統，其中，該 及第一支線之傳送導線實質上具有相同長度。

姑…1〇.如^請專利範圍第8項所述m统，其中， “弟-及第二支線將該單—外部贼 11.如申請專利範圍第1〇項所述之測定系統，1中， 該第:及第二控制信號因為具有配置在該第二支線之一 反相器，而互為180度之反相。 上、j2·如申請專利範圍第8項所述之測定系統，其中， 該測試器單元在一或複數測試週期内，以遞增方式增加 。亥單外部測試信號之一脈波寬度，直到獲得來自該閃 鎖單元之一閂鎖輸出。 μ ::!號及-第二控制信號，該第-控制信二:: =弟^鎖控制單元之該資料輸人，且該第二控制信 號用以_在該第二_控制單元之資料輸出。 13·如申請專利範圍第12項所述之測定系統，其中， 該喪入式記憶巨集模組包括一記憶陣列。 14·如申請專利範圍第8項所述之測定系統，其中， 該閂鎖單元為一感測放大器。 15·如申請專利範圍第8項所述之測定系統，其中， 該測試器單元藉由考慮在該第二閂鎖控制單元與該測試 0503-Α3153 lTWF/yv〇nne 18 1301620 取一::數電路元件所造成 之時間延遲 以計

n =^申請專利朗第15項所述m统，其中， 元件為該記憶巨集模組之輸人/輸出單元。 種測疋方法，用以測定嵌入一 記憶陣列之取日㈣，包括：積體電路之 浐體i路外：測”輸入一單一外部測試信號至該 : 卩提供—資料輸人至該記憶陣％ 來自該記憶陣列之一資料輸出； 以-問鎖單元來檢測來自該記憶陣列之一資料輸 出； 在一或複數測試週期内，以遞增方式增加該單一外 部測試信號之-脈波寬度，直職得該㈣輸出；以及 *獲得該資料存取時間’其+，該資料存取時間實質 上等於被增加之該等脈波寬度之一時間間隔； /、中該卓外部測試信號被劃分為一第一控制信 號以及一第二控制信號，該第一控制信號用以致能該^ 料輸入被提供至該記憶陣列，且該第二控制信號用以致 能被測定之該資料輸出之閂鎖；以及 其中，通過該積體電路之該第一及第二控制信號之 時間延遲實質上相等。 18·如申請專利範圍第17項所述之測定方法，其中， 該第一及第二控制信號互為18〇度之反相。 19·如申請專利範圍第I?項所述之測定方法，其中， 0503-A3153 lTWF/yvonne 19 1301620 該閂鎖單元為一感測放大器。

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