1300654 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種時脈訊號檢測裝置，尤指一種時 脈訊號偏移之檢測裝置。 【先前技術】 隨著電子產業的快速發展，各種樣式的數位資訊已遍 及生活的每一層面。舉凡行動通訊、個人電腦、數位家電 乃至於網路通汛等，無不是透過數位化的處理達到資料的 應用及傳輸。而在處理及應用數位資料時，都必須透過時 脈訊號觸發，例如，在個人電腦中以時脈訊號的觸發來協 調各晶片與系統之間的資料訊號，以進行數位資料的傳輸 及應用。 由於在資訊產業中，各部份元件之發展進程與需求速 率不同，造成一個系統内可能存在有複數個時脈訊號同時 作業的情形發生。例如主機板之主時脈訊號為133 Hz，但 中央處理器之作業頻率為13 GHz料。為使資料能在不 同時脈頻率之環境或元件之間正確傳遞，系統中各時脈環 士兄之時脈sfl號之同步及校準動作將變得非常重要。 然而’在以一基準時脈訊號進行晶片或元件之間的時 脈，號校準時，常常因為各晶片或元件之關距離不同而 使付，準時脈訊號容易發生時脈訊號偏移的情形。如此， 將使付該系統之時脈校準處理過程產生_，甚至導致系 1300654 殊無法運作之情形發生。因此，如何針對不同時脈訊號間 之時脈訊號偏移進行調整將直接影響到系統運作的穩定 目前習用之時脈偏移之調整係透過一人工之方式進 订’使用者必須參考域板之佈局方式而調整時脈訊號產 =态外部之電阻及電容大小。例如，將距離較遠之元件的 笔阻及電谷值凋小，將距離較近之元件的電阻及電容值調 大，以達到主機板上各晶片或元件間之時脈訊號同步的目 的。但以该方式進行時脈訊號調整將無法確切得知該時脈 汛旒偏移的情形，且僅能對時脈訊號進行初步的調整而無 去精確的控制各晶片或元件間之時脈訊號偏移範圍，將使 知日守脈§凡號偏移的問題無法得到有效的控制，且同時增加 了主機板設計的困難也造成使用者在使用上的不便。 【發明内容】 為此，如何針對上述習用之時脈訊號調整方面所存在 的缺點，設計出一種可整合於一晶片内或主機板上之時脈 訊號檢測裝置，不但可清楚得知時脈訊號偏移的範圍，同 日守亦可對時脈訊號偏移的範圍作一有效的控制，並達到降 低產品設計及使用的困難以提高系統穩定度之目的，此即 為本發明之發明重點。 本發明之主要目的，在於提供一種時脈訊號檢測裝 置，主要藉由複數個訊號延遲器及複數個正反器之電路組 1300654 合’而直接檢測出兩不同來源之時脈訊號偏移的範圍者。 本么明之-人要目的’在於提供—種時脈訊號檢測裝 尚可增設有-暫抑’並可將時脈訊驗狀結果記 錄於該暫存器内部，確實達到記錄時脈訊號偏移的情形， 而有利於釐清系統當機之相關因素者。 本發明之又-目的，在於提供—種時脈訊號調整裝 置，可將該時脈訊號檢測裝置連接—相位補償器，該相位 1償器將依據該時脈訊號檢測裝置所輸出之檢測訊號，對 脈產生|§發出-相對應之時脈調整訊號，進而達到控制 時脈訊號偏移之範圍者。 為達成上述目的，本發明提供一種時脈訊號檢測裝 置，其主要構造係包括有：複數個正反器，每一該正反器 之時脈輸入端連接至一第二時脈產生器；及複數個訊號ς f器，各訊號延遲器之輸出端分別連接對應正反器之輸入 端，各訊號延遲器之輸入端則連接至一第一時脈產生器。 又，本發明亦提供另一種時脈訊號檢測裝置，其主要 構造係包括有：一第一正反器，其輸入端連接有一第一時 脈產生為，一第二正反器，其輸入端連接一第一訊號延遲 器’並經由第一訊號延遲器連接該第一時脈產生器；一第 一正反裔，其輸入端連接一第二訊號延遲器，並經由第二 訊號延遲器連接該第一時脈產生器；一第四正反器，其時 脈輸入端連接一第三訊號延遲器，並經由第三訊號延遲器 連接一第二時脈產生器；及一第五正反器，其時脈輸入端 連接一第四訊號延遲器，並經由第四訊號延遲器連接該第 1300654 二時脈產生器；其中，該第一、箆—一 认 ^ 弟一、第二正反器之時脈 輸入端分別連接至第二時脈產生器；該第四及第五正反哭 之輸入端分職誠該^時脈產生^;衫正反器之ς 出端所輸出之訊號將組成一檢測訊號。 【實施方式】 兹為使t審查委員對本發明之特徵、結構及所達成 • <功效有進—步之瞭解與賴，謹佐以錄之實施圖例及 配合詳細之說明，說明如後： 首先’請參閱第1圖，係為本發明一較佳實施例之電 路連接示意圖。如®所示，該時脈訊號檢聰置n之主 要構造係包括有-第-訊號延遲器m、一第二訊號延遲 益173、一第一正反器131、—第二正反器133及第三正 反器135。 其中，该第一正反器131之輸入端連接有一第一時脈 # 產生态12卜其時脈輸入端連接一第二時脈產生器123， 並於第一正反器131之輪出端輸出有-訊號Q1。第二正 反器133之輸入端連接一第一訊號延遲器m，並經由第 一訊號延遲器171連接第一時脈產生器121，而其時脈輸 入端則連接第二時脈產生器123，而第二正反器133之輪 出端將輸出有一訊號Q2。第三正反器135之輸入端連接 第二訊號延遲器173，並經由第二訊號延遲器173連接第 一時脈產生器121，其時脈輸入端則連接第二時脈產生器 123’而第二正反器133之輸出端將輸出有一訊號Q3。又， 1300654 該第一時脈產生器121及第二時脈產生器123係可分別產 生一第一時脈訊號CLK66及一第二時脈訊號CLK33。 該時脈訊號檢測裝置11所檢測之時脈訊號偏移的範 圍，將依據第一訊號延遲器171及第二訊號延遲器173之 選擇而有所變化。例如，若於第一正反器131及第二正反 器133之輸入端增設一反相器μ，且該第一訊號延遲器 171之延遲時間τι為1 ns，而第二訊號延遲器173之延遲 時間T2為2·5 ns時，各正反器之輸出端所輸出之訊號 Ql、Q2及Q3所組成之檢測訊號將有以下三種可能： a· Q1值為〇、Q2值為i及q3值為〇時，表示第二時脈 訊號CLK33落後第一時脈訊號CLK66之範圍在1 ns以 内； b. Ql值為〇、Q2值為0&Q3值為〇時，表示第二時脈 訊號CLK33落後第一時脈訊號CLK66之範圍在2.5 ns 以内；及 c. Ql值為〇、Q2值為〇及q3值為！時，表示第二時脈 訊號CLK33落後第一時脈訊號CLK66之範圍在2·5 ns 以上。 藉此，將可經由各正反器之輸出端所輸出的檢測訊號 Ql、Q2及Q3 ’判別該第一時脈訊號CLK66及第二時脈 吼唬CLK33之時脈訊號領先或落後之範圍。 、一 於各正反器之輸入端可連設有-或閘（OR)， 並同日守將各正反器輸出端所輪出之檢測訊號Ql、Q2及 1300654 Q3分別回授（Feedback)至該或閑之輸入端。例如，於第 一正反器131、第二正反器133及第三正反器135之輸入 端分別連設有一第一或閘151、一第二或閘153及一第三 或閘155 ’並將輸出端所輸出之檢測訊號Q1、吸及⑴ 分別輸入該第-或閘151、第二或閘153及第三或閑155 之輸入端。藉此，將可對該第一正反器、131、帛二正反器 133及第二正反斋135之輸出端所輸出之檢測訊號Q卜 Q2及Q3進行栓鎖（Latch)，以有利於該檢測訊號φ、 Q2及Q3之觀測。 於第一正反為131、第二正反器ι33及第三正反器135 上連設有一重置訊號線16，透過該重置訊號線16之設置 可對各正反斋輸入一重置訊號161。藉此可將各正反器所 輸入及輸出的訊號進行一重置動作，以有利於該時脈訊號 檢測裝置11之檢測動作的進行。 其次’請參閱第2圖，係為本發明另一實施例之電路 連接不意圖。如圖所示，該時脈訊號檢測裝置21之主要 構造係包括有一第一正反器231、一第二正反器233、一 第二正反器235、一第四正反器237及一第五正反器239。 第一正反器231之輸入端連接第一時脈產生器121， 其時脈輸入端連接第二時脈產生器123，並於第一正反器 231之輸出端輸出有一訊號Qi。第二正反器233之輸入端 連接第一訊號延遲器271，並經由第一訊號延遲器271連 接至第一時脈產生器121，其時脈輸入端連接第二時脈產 生器123，並於第二正反器233之輸出端輸出有一訊號 *1300654 Q2。第二正反裔235之輸入端連接串聯之第二訊號延遲器 273及第一訊號延遲器271，並經由第一訊號延遲器271 連接至苐一時脈產生器121，其時脈輸入端連接第二時脈 產生态123，並於第三正反器235之輸出端輸出一訊號 Q3。換έ之’該第一時脈產生器121所輸出之第一時脈訊 旒CLK66在輸入第二正反器233之前已先經過第一訊號 延遲器271之延遲，而在輸入第三正反器235之前則已先 經過第一訊號延遲器271及第二訊號延遲器273之延遲。 第四正反器237之輸入端連接第一時脈產生器121， 其時脈輸入端連接第三訊號延遲器275，並經由第三訊號 延遲器275連接至第二時脈產生器123，並於第四正反器 237之輸出端輸出有一訊號QA。第五正反器239之輸入 端連接第一時脈產生器121，其時脈輸入端連接串聯之第 四號延遲器277及第三訊號延遲器275，並經由第三訊 號延遲器275連接至第二時脈產生器123，並於第五正反 器239之輸出端輸出一訊號QB。換言之，該第二時脈產 生器123所產生之第二時脈訊號CLK33在輸入第四正反 器237之前已先經過第三訊號延遲器275之延遲，而該第 二時脈訊號CLK33在輸入第五正反器239之前則已先經 過弟二訊號延遲斋275及第四訊號延遲器277之延遲。 藉由以上各正反器及訊號延遲器之設置，將可達到判 別第一時脈訊號CLK66及第二時脈訊號CLK33間之時脈 訊號偏移情形，而其所顯示之時脈訊號偏移的範圍將依據 各訊號延遲器的選擇而有所不同。例如，該第一訊號延遲 1300654 器271、第二訊號延遲器273、第三訊號延遲器275及第 四訊號延遲器277之訊號延遲時間T皆為500 ps時，第二 正反器233、第三正反器235、第四正反器237及第五正 反器239之輸出端所輸出之檢測訊號Q2、Q3、QA及QB 將有以下五種不同的可能： a· Q2值為1、Q3值為1、QA值為1及qb值亦為1時， 表示第一時脈訊號CLK66領先第二時脈訊號CLK33之 範圍大於1000 ps ; b· Q2值為1、Q3值為0、QA值為1及qb值為1時，表 示第一時脈訊號CLK66領先第二時脈訊號CLK33之範 圍介於500 ps至1000 ps之間； c· Q2值為0、Q3值為0、QA值為1及qb值為1時，表 示第一時脈訊號CLK66領先或落後第二時脈訊號 CLK33之範圍小於500 ps ; d· Q2值為〇、Q3值為〇、QA值為0及QB值為1時，表 示第一時脈訊號CLK66落後第二時脈訊號CLK33之範 圍介於500 pS至1〇〇〇 ps之間；及 e· Q2值為〇、Q3值為〇、QA值為〇及qb值亦為〇時， 表示第一時脈訊號CLK66落後第二時脈訊號CLK33之 範圍大於1〇〇〇 ps。 藉由上述各正反器之輸出端所輸出的檢測訊號Q2、 Q3、QA及qb，可得知第一時脈訊號cLK66及第二時脈 訊號CLK33間之時脈偏移之範圍。 1300654 又，該第一訊號延遲器211、第二訊號延遲器213、 第三訊號延遲器215及第四訊號延遲器217係可分別選擇 為具有不同延遲時間之訊號延遲器。藉此，將可對第一時 脈訊號CLK66及第二時脈訊號CLK33之時脈訊號偏移之 判別範圍進行調整，以有利於根據不同晶片或元件之間所 要求的時脈訊號偏移範圍進行判別。且，該第二訊號延遲 器273及第四訊號延遲器277亦可分別直接與第一時脈產 生器121及第二時脈產生器123相連接。此時將僅需要對 第二訊號延遲器273及第四訊號延遲器277的延遲時間 T2及T4進行調整。 再者，請參閱第3圖，係為本發明又一實施例之電路 連接示意圖。如圖所示，該時脈訊號檢測裝置31之主要 構造係包括有一可調式訊號延遲器37及一正反器33。其 中’該正反器33之輸入端連接該可調式訊號延遲器37， 並經由該可調式訊號延遲器37連接至一第一時脈產生器 121 ’其時脈輸入端則連接第二時脈產生器123。。此時， 該第一時脈產生器121所輸出之第一時脈訊號CLK66經 由該可調式訊號延遲器37延遲後再輸入正反器33之輸入 端’而第二時脈訊號CLK33則直接輸入該正反器33之輸 入端。此時正反器33之輸出端將根據第一時脈訊號CLK66 及第一日守脈訊號CLK33的變化情形而顯示一相對應之檢 測訊號Q。另外，正反器33與可調式訊號延遲器37尚連 接有一重置訊號161，可利用該重置訊號ι61進行複數次 檢測而得出序列之檢測訊號q。
12 1300654 該可調式訊號延遲器37係可根據重置訊號161重置 之次數累計而改變其對訊號之延遲時間T。例如’於第一 次檢測時該可調式訊號延遲器37之延遲時間T1為0 ns， 該正反器33之輸出端將輸出一相對應之檢測訊號Q1。於 第二次檢測時（重置一次)該可調式訊號延遲器37之延遲 時間T2為1 ns，則該正反器33之輸出端將輸出一相對應 之檢測訊號Q2。於第三次檢測時（重置兩次）該可調式訊號 延遲器37之延遲時間T3為2.5 ns，則該正反器33之輸出 端將輸出一相對應之檢測訊號Q3。各正反器之輸出端所 輸出之檢測訊號Ql、Q2及Q3將存在有以下三種可能： a·若Q1值為1、Q2值為〇及Q3值為0時，表示第二時 脈訊號CLK33落後第一時脈訊號CLK66之範圍在1 ns 以内； b·若Q1值為1、Q2值為1及Q3值為0時，表示第二時 脈訊號CLK33落後第一時脈訊號CLK66之範圍在2.5 ns以内；及 c·若Q1值為1、Q2值為1及Q3值為1時，表示第二時 脈訊號CLK33落後第一時脈訊號CLK66之範圍在2.5 ns以上。 正反器33之輸出端尚可連設有一暫存器39，可將正 反器之輸出端所輸出之檢測訊號Ql、Q2及Q3記錄於暫 存器39内部，並可藉由檢測訊號Q卜Q2及Q3的值判別 該時脈訊號偏移的範圍。當然，本發明上述之各實施例皆 13 * 1300654 可配合暫存器之使用，將各式檢測訊號加以儲存。如此， 即可利用系統管理匯流排存取暫存器中之檢測訊號資 料，經判斷之後直接對各時脈產生器進行相位之調整。
、最後’請參閱第4圖，係為本發明又—實施例之電路 連接示意圖。本發明之時脈訊號檢測裝置可配合一相位補 償器直接對各時脈產生㈣行相位的調整。如圖所示，係 為-時脈訊號調整裝置4〇,其内部設置有—時脈訊號檢測 裴置41，該時脈訊號檢測裝置41之輸入端連接一第一時 脈產生器12卜㈣脈輸人端連接—第二時脈產生器123。 而時脈訊號檢職置41之輸出端則連接—相位補償哭 46;並將相位補償器46之輸出端則可連接到第—時脈產 生器121或第二時脈產生器123。 此時’該時脈訊號檢測裝置41將依據第一時脈產生 器⑵及第二時脈產生器123所產生之第—時脈訊號及第 二時脈訊號的偏移範圍而產生—檢測職Q。將檢測訊號 Q輸入相位補償器46後’該相位補償器46將依據其所輸 入之檢測訊號Q的不同而向所連接之第一時脈產生器 或第二時脈產生器123發出一時脈調整訊號p。告第一時 =產生器m或第二時脈產生器123接收到該時二調整訊 號p後’將對其所發出之第-時脈訊號或第二時脈訊號進 f目位賴整’以、特第，觀歧第二時脈訊號間之 時脈訊號偏移的範圍。 本實施例之時脈檢訊號測裝置41係可為上述各”施 例之任-時脈訊號檢測裝置。該相位補_ 46將根ς所 1300654 使用之時脈訊號檢測裝置41之輸出端所輸出的檢測訊號 Q的不同來進行設計，以有利於時脈訊號調整動作的進行。 例如，當選擇以第2圖所示實施例之時脈檢測裝置21 進行時脈訊號之檢測時，該時脈訊號檢測裝置21將透過 其内部之第二正反器233、第三正反器235、第四正反器 237及第五正反器239之輸出端與該相位補償器46相連 接。若該第一訊號延遲器271、第二訊號延遲器273、第 瞻 三訊號延遲器275及第四訊號延遲器277之延遲時間皆為 500 ps時，該檢測訊號Q2、Q3、QA及QB將有以下五種 不同的變化，而該相位補償器46亦將根據這五種不同的 檢測訊號Q2、Q3、QA及QB的組合而發出相對應的時脈 調整訊號P : a· Q2值為1、Q3值為1、qa值為1及QB值亦為1時， 表示第一時脈訊號CLK66領先第二時脈訊號CLK33之 範圍大於1000 ps，此時相位補償器46將接收到該檢測 _ 訊號（Q2=l、Q3=l、QA=1、QB=1)並對第二時脈產 生器123發出一時脈調整訊號pi，而第二時脈產生器 123在接收到時脈調整訊號P1後，會將其所輸出之第二 時脈訊號CLK33的相位向前移動1〇〇〇 ps ; b· Q2值為1、Q3值為〇、QA值為1及QB值為1時，表 示第一時脈訊號CLK66領先第二時脈訊號CLK33之範 圍介於500 ps至1000 pS之間，此時相位補償器46將 接收到該檢測訊號（Q2=l、Q3=0、QA=1、QB=1)並 對第二時脈產生器123發出一時脈調整訊號P2,而第二 15 1300654 時脈產生器123在接收到時脈調整訊號P2後，會將其 所輸出之第二時脈訊號CLK33的相位向前移動500 ps; c· Q2值為〇、Q3值為〇、卩八值為1及（^值為1時，表 示第一時脈訊號CLK66領先或落後第二時脈訊號 CLK33之範圍小於500 ps，此時相位補償器46將不會 對第二時脈產生器123發出任何相位改變的時脈調整訊 號’而第一時脈訊號及第二時脈訊號之時脈訊號偏移範 圍將維持在500 ps以内； d· Q2值為〇、Q3值為〇、QA值為〇及QB值為1時，表 示第一時脈訊號CLK66落後第二時脈訊號CLK33之範 圍介於500 ps至1000 ps之間，此時相位補償器46將 接收到該檢測訊號（Q2=0、Q3=0、QA=0、QB=1)並 對第二時脈產生器123發出一時脈調整訊號P3,而第二 時脈產生器123在接收到時脈調整訊號P3後，會將其 所輸出之第二時脈訊號CLK33的相位向後移動500 ps ;及 e· Q2值為〇、Q3值為〇、QA值為〇及qb值亦為〇時， 則表示第一時脈訊號CLK66落後第二時脈訊號33之範 圍大於1000 ps，此時相位補償器46將接收到該檢測訊 號（Q2=0、Q3=〇、QA=0、QB=〇)並對第二時脈產生 器123發出一時脈調整訊號P4,而第二時脈產生器123 在接收到時脈調整訊號P4後，會將其所輸出之第二時 脈訊號CLK33的相位向後移動l〇〇〇ps。
16 1300654 經由上述之相位補償器46的設定並配合時脈檢測裝 置21的使用，可將第一時脈訊號及第二時脈訊號的時脈 訊號偏移範圍控制在500 pS以内。當然，在不同實施例中 亦可依據系統的要求，調整該第一時脈訊號及第二時脈訊 號的時脈訊號偏移範圍。 该相位補償器46係可由一邏輯電路所構成，使得其 所輸出之時脈調整訊號P將依據檢測訊號q的不同而有所 _ k化。於本發明上述實施例所述之時脈檢測器41及相位 補償器46係可整合於一晶片内部，然於實際應用時該時 脈檢測器41及相位補償器46亦可設置於一主機板上，同 樣可達到各το件或晶片之間的時脈訊號檢測及調整之目 的。 综上所述，當知本發明係有關於一種時脈訊號檢測裝 置，尤指一種時脈訊號偏移之檢測裝置，可使得兩組不同 之時脈訊號偏移的範圍座落於系統所要求的範圍之内，以 • 糾於系統之運作者。故本發明f為-富有新穎性、進步 f生及可供產業利用功效者，應符合專 爰依法提躲明專利铸，料㈣查委貞早日賜予本 發明專利，實感德便。 以上所述者，僅為本發明之一較佳實施例而已，並非 用來限疋本發明貫施之範圍，即凡依本發明申請專利範圍 所述之形狀、構造、特徵及精神所為之均等變化與修飾， 均應包括於本發明之申請專利範圍内。
17 1300654 【圖式簡單說明】 第1圖：係為本發明一較佳之電路連接示意圖。 第2圖：係為本發明另一實施例之電路連接示意圖。 第3圖：係為本發明又一實施例之電路連接示意圖。 第4圖：係為本發明又一實施例之電路連接示意圖。 【主要元件符號說明】 11 時脈訊號檢測裝置 121 第一時脈產生器 123 第二時脈產生器 131 第一正反器 133 第二正反器 135 第三正反器 14 反相器 151 第一或閘 153 第二或閘 155 第三或閘 16 重置訊號線 161 重置訊號 171 第一訊號延遲器 173 第二訊號延遲器 21 時脈訊號檢測裝置 231 第一正反器 233 第二正反器 235 第三正反器 237 第四正反器 239 第五正反器 271 第一訊號延遲器 273 第二訊號延遲器 275 第三訊號延遲器 277 第四訊號延遲器 31 時脈訊號檢測裝置 33 正反器 35 或閘 37 可調式延遲器 39 暫存器 40 時脈訊號調整裝置 41 時脈訊號檢測裝置 46 相位補償器 18