TWI299194B - Method for fabricating a self-aligning mask - Google Patents

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TWI299194B TW091117018A TW91117018A TWI299194B TW I299194 B TWI299194 B TW I299194B TW 091117018 A TW091117018 A TW 091117018A TW 91117018 A TW91117018 A TW 91117018A TW I299194 B TWI299194 B TW I299194B
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Description

1299194 五、發明説明（ 本發明涉及一種如申請專利範圍第丨項之說明製造自我 對準光罩之方法。 衣造自我對準光罩的方法在半導體技術領域内為大眾所 熟知並加以使用，例如，作為半導體電晶體的精確定位。 一種對應的方法已在加195 48 〇58 A1中說明。在這一種 方法中，均勻分隔開的結構填裝過多的覆蓋層，然後覆蓋 層移除到和結構表面一樣遠的地方。該結構隨後加以移除 而且€曰曰體閘電極形成的輪廓分明的光罩，以此方式 形成。 具有不同大小區域範圍的結構，用於許多種組件，特別 是半導體組件。這些結構本質上具有相同的高度。根據應 用，只處理具有小區域的結構並經由一光罩以大區域覆蓋 該、，、口構疋很有用的。例如，微影姓刻方法可用來製造光罩 ，但是該方法相當複雜且無法自我對準。 本發明的目標要提供一種方法，以用來製造用於具有小 區域結構的一選擇性選擇區之自我對準光罩。 本發明的目標可經由如申請專利範圍第丨項之特徵所達 成。如申請專利範圍第i項之方法的重要優點，是具有小 區域的結構，相對於具有一大區域的結構，可以選擇地揭 露。這以簡單的方式達成，由於有小區域的結構和有大區 域的結構佈滿一覆蓋層的事實，該覆蓋層在有大區域姓 之上的厚度超過有小區域結構之上的厚度。 …構 在覆蓋層不同南度之間，覆蓋層位於側壁中，側壁在有 小區域的結構前終止。對於選擇性揭露有小區域的結構， -5- 本纸張尺度適用中國國家標準(CNS) A4規格(2l〇X297公董) 1299194 五、發明説明（2 ) 足以實際上以同樣方式除去該覆蓋層，直到有小區域的結 構揭露為止。剩餘的覆蓋層因此組成用於具有小區域結構 之自我對準光罩。由於根據本發明的方法，不需使用微影 2刻方法用於有小結構的選擇性揭露。因此，提供一種揭 露有小區域結構的簡單及具成本效益的方法。 本發明進一步的有利具體實施例在附屬申請專利範圍中 指定。 覆蓋層較好是在有小區域的結構之上、以一種實際上平 面的方式形成。 、在-有利的具體實施例中，覆蓋層以氧切層的形式形 成。在本發明的進一步具體實施例中，覆蓋層利用氣化石夕 加以製造。 一種製造覆蓋層的簡單方法利用電漿沉積程序和反向喷 濺耘序達成。電漿沉積程序和反向喷濺程序較好同時實行 。反向喷賤程序確保，-方面，較薄的層在第一結構上沉 積，另一方面，所沉積的覆蓋層具有從在第二結構之上的 區域到在第-結構上面的區域之輪廓分明的側壁。以此方 式，有可能減少第一和第二結構彼此之間的距離，以便能 夠選擇地揭露該第二結構。 使用2到2〇 _爾壓力的電毁沉積程序’可達成特別地 好的結果。 除去覆蓋層的-種簡單的方法包括非等向性的㈣操作 實驗顯示，在利用500瓦特的電力實行反向噴濺的程序 6 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1299194
期間可達成特別適當的覆蓋層。 此外’已證明以大約45。的角度形成側壁是有利的。45。 的角度代表在一穩定的覆蓋層和快速落下沉積的侧壁之間 的女協’由於側壁的斜度影響在一大區域和小區域結構之 間的必要距離。 圖式簡單說明 本發明如下所述參考各附圖，其中： 圖1顯示一半導體基板的截面；以及 圖2顯示一氣體反應器。 發明詳細說明 —圖1顯示第一和第二結構1、2的配置，在此一範例具體 實施例的半導體基板7上形成。一溝渠在第一和第二結構 之間形成。在一簡單的具體實施例中，第一和第二結構1 、=構成具有不同大小截面的網路。第一結構1和第二結構 刀別八有第和第二結構表面8、9 ,以大約相同的高度 排列。第-和第二結構表面較好以相同的高度排列。第二 構2由具有輪廓分明深度的溝渠所包圍。 在進一步的具體實施例中，同樣具有網路形式的第三結 構3在第和第二結構之間形成。第三結構有—第三結構 表面10 ’以大約如同篦一知笙一 在圖1中說明的第一 第二和第三結構
•，丨，_而，丨行 1从仗η可m 製造’但是以半導體材料形式形成本發明應用的重要區接 第 第—和第二結構1、2、3較好利用結晶矽、多曰 ^ BE
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1299194 A7 ^____ —_ B7 五、發明説明（5 ) 層，相對於第二結構2的材料，是選擇來移除的材料，由 於覆蓋層4較好在另一方法的第二結構2處理時用來當做抵 抗光罩。 在HDP耘序期間，覆蓋層4藉由電漿一增強氣體沉積法 ，沉積在基板7和第一、第二和第三結構i、2、3之上。除 此之外，覆蓋層4的步驟經由噴濺程序轉變成傾斜側壁。 藉著範例，矽曱烷（SiH4)、氧用來當作沉積氣體，氬或氦 當作噴濺氣體使用。除了矽甲妮，還使用氮化物（1^)當做 工作氣體用於氮化物層的製造。藉著範例說明，如果意圖 要製造摻雜磷的氧化層，要額外使用矽f烷、氧和磷化氫 (PH3) 〇 噴濺程序要設計成側壁在覆蓋層4的兩個表面之間的過 渡區中建立，以不同的高度排列，較好具有大約45。的角 度。貫驗顯示，側壁的形成較佳使用5〇〇瓦特的噴濺電力 。此外，實驗顯示，使用2到20 m陶爾壓力的沉積方法， 可達到特定品質的覆蓋層4。協助沉積程序的氣體電漿較 好使用1000到10000瓦特的射頻電力操作。 根據具體實施例，也可能會製造出45。之外的傾斜側壁 。在這情況下最重要的是，側壁12的末端11在第一和第二 結構1、2之間以側向排列。 此外顯示出如果覆蓋層4在第二結構2上的區域以實際 上平面的方式形成，將獲得特定品質的自我對準光罩。 範例具體實施例中說明，第三結構3在第一和第二結構1 、2之間形成，並排列在側壁12的下方。此外，填入的覆 -9-
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蓋層4有第一表面結構5，該結構在第二結構2的區域中略 為升高。但是，該升高角度應該不太大，但對於最適宜的 程序而言，該角度較好應趨近零。 在另一方法步驟中，揭露第二基板表面9之前，較好以 類似方式移除覆蓋層4。在這一方法中，覆蓋層4有第二表 面結構6,如圖丨虛線所示。揭露第二基板表面9當做第一 基板表面，因為覆蓋層4在第二結構2上面的厚度小於在第 一和第三結構1、3之上的厚度。一種相當類似的移除方法 移除覆蓋層4時，以相同速率移除在第一、第二和第三 結構1、2、3上的覆蓋層，以確保第二基板表面9先被揭 露。 覆蓋層4的移除，例如可利用適用覆蓋層4材料的蝕刻方 法來執行。可根據覆蓋層4的具體實施例，執行乾蝕刻操 作或濕蝕刻操作。對於第二結構2的其他處理法，如果覆 蓋層4對於第二結構2的材料選擇性地反應，則就蝕刻作業 而言’特別有助於不蝕刻。 在移除操作之後，覆蓋層4有第二表面結構6，本質上展 現與第一表面結構5 一樣的輪廓。 所說明方法之優點為：表面比第一結構1小的第二結構2 ’可簡單地以自我對準光罩的方式選擇性地打開。光罩由 覆蓋層4構成。 圖2顯示根據本發明方法執行的概要排列。圖2說明一射 頻產生器13，經由電線連接到兩個電極丨4、15。電極14、 15排列在一氣體反應器16中，該反應器具有氣體進口 17和 ___ - 10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) A7
1299194 五、發明説明 一氣體出口 18。氣體進口 17連接到提供氣體以用於覆蓋層 4的沉積之氣體來源。具有第一、第二和第三結構丨、2 I 的基板7，位於第二電極15上。一加熱配置19在第二電極 15之下形成，可以用來設定氣體反應器16内所需要的溫度 。由於RF產生器13產生的射頻，氣體電漿在第一和第二 電極14和15之間點燃，根據氣體成份，對應的覆蓋層^在 基板7上>儿積。除了正常射頻之外，第二電極2帶有與第一 電極14相反的電荷，以致於使用的噴濺氣體的離子，例如 像氬或氦，以基板7的方向加速。由於喷濺離子加速的結 果，材料在覆蓋層4的步驟區域中噴濺，而且側壁12在具 有不同高度覆蓋層4的表面區域之間的轉換中隨之產生了 而且，為第一和第二結構丨'2高度所選擇的面積，以及第 一和第二結構的結構表面大小和選擇的沉積方法，造成與 第一結構1的區域相比，在第二結構2區域中的覆蓋層4的 厚度減少。為達到此目的，所產生的第二基板表面/的區 域很小，以致於在第二結構2邊緣區域中形成的側壁，在 第二結構上的中心交會，因此，在第二結構上覆蓋層4的 生長，相較於在第一結構1上的覆蓋層4的生長，嚴重地受 到限制。依此方式，形成有不同厚度的覆蓋層4在第一結 構1和第二結構2上製造出來。 根據實驗的經驗，具有較小表面第二結構較好填入過多 的覆蓋層4，直到實際上不再在第二結構2上形成小凸起 (hat)。在這一假設之下，結構填裝過多的範圍可與第二結 構2的大小相比較。因此，第一結構丨和第二結構2之間的 士____— -11- 本紙張尺度適財關家標準(CNS) A4規格(21GX297&釐)' ----
A7 B7 1299194 五、發明説明（8 ) 距離應該至少為第二結構2長度的兩倍，以確保在自我對 準光罩的形成期間在第一和第二結構之間的選擇性。 參者符號表 1 第一結構 2 第二結構 3 第三結構 4 覆蓋層 5 第一表面結構 6 第二表面結構 7 基板 8 第一結構表面 9 第二結構表面 10 第三結構表面 11 末端 12 側壁 13 RF產生器 14 第一電極 15 第二電極 16 氣體反應器 17 氣體進口 18 氣體出口 19 加熱配置 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 年月Γ曰修(更)正本 UL 129¾¾^^8號專利申請案 中文申請專利範圍替拖太me 六、申請專利範園 1·一種用於在一組態中製造自我對準光罩之方法，包括 以下之步驟·· 在一半導體基板上形成具有一小上表面的第二突出 結構，該小上表面配置在與具有一較大上表面的一第 一突出結構一段距離處，該第一及第二突出結構具有 相同高度，及組成具有不同大小截面之網路，且在其 中形成一溝渠，該小上表面及該較大上表面組成該組 態之該整體上表面； 以一覆蓋層覆蓋該第一突出結構及第二突出結構， 覆蓋該第二突出結構之該覆蓋層的一第一區域具有一 厚度小於覆蓋該第一突出結構之該覆蓋層的一第二區 域，該覆蓋步驟進一步包括：形成具有一侧壁之該覆 蓋層，該側壁配置在第一突出結構和第二突出結構之 間，該侧壁自該第一突出結構向該第二突出結構傾斜 •，且以一實質上固定厚度在第二突出結構上形成該覆 蓋層；以及 實質上以同種類方式移除該覆蓋層，直到該第二突 出結構完全暴露為止，且該第一突出結構仍完全由該 覆蓋層所覆蓋。 、 2·如申請專利範圍第1項之方法，包括沉積一氧化矽層作 為該覆蓋層。 3.如申請專利範圍第1項之方法，包括使用一具有同時反 向喷濺程序之電漿沉積程序沉積該覆蓋層。 4 _如申請專利範圍第3項之方法，包括在該覆蓋層的沉積 j 79694-960705.doc _1β 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公營) A8 B8 C8 D8 1299194 、申請專利範圍 期間提供2到20 m托耳的壓力。 5_如申請專利範圍第1項之方法，包括使用一蝕刻程序移 除該覆蓋層。 6·如申凊專利範圍第3項之方法，包括在該反向喷錢程序 期間使用500 W的電力。 7·如申請專利範圍第1項之方法，包括以一大約45。的角 度形成該側壁。 8·如申請專科範圍第1項之方法，包括形成具有該小上表 面之該第一突出結構，該小上表面小於在該第一突出 結構和該第二突出結構之間形成的該溝渠之一深度的 1 · 5 倍。 9.如申請專利範圍第丨項之方法，包括形成具有該較大上 表面之該策一突出結構，該較大上表面大於在該第一 突出結構和該第二突出結構之間形成的溝渠之一深度 的3倍。 10·如申請專利範圍第丨項之方法，包括在該第二突出結構 之進一步處理期間，使用該覆蓋層作為一光罩。 11·一種用於在一、组態、中製造自我對準光罩之方法，包括 以下之步驟： 在一半導體基板上形成具有一小上表面的第二突出結 構”玄〗上表面配置在與具有一較大上表面的一第一 大2 t構一段距離處，該第一及第二突出結構具有相 同高度，及組成具有不同大小截面之網路，且在其中 形成一溝渠，該小上表面及該較大上表面組成該組態 79694-960705.doc _ 2 _ ^:張尺度適财 si家鮮 _3)^：_(21()><297公6--：---- 1299194
    之該整體上表面； 、 以一覆蓋層覆蓋該第一突出結構及第二突出結構， 覆蓋該第二突出結構之該覆蓋層的一第一區域具有一 厚度小於覆蓋該第一突出結構之該覆蓋層的一第二區 域，該覆蓋步驟進一步包括：形成具有一側壁之該覆 蓋層，該側壁配置在第一突出結構和第二突出結構之 間，該侧壁自談第一突出結構向該第二突出結構傾斜 :以及 以實質上固定厚度在第二突出結構上形成該覆蓋 層；以及 —使用一蝕刻程序，實際上以同種類方式，移除該覆 蓋層直到该弟一突出結構完全暴露為止，且該第一 犬出結構仍完全由該覆蓋層所覆蓋。 12·—種用於在一組態中製造自我對準光罩之方法，包括 以下之步驟： 在一半導體基板上形成具有一小上表面的第二突出 結構’該小上表面配置在與具有一較大上表面的一第 一犬出結構一段距離處’该第一及第二突出結構JL有 相同高度，及組成具有不同大小截面之網路，且在其 中形成一溝渠’该小上表面及該較大上表面組成該組 態之該整體上表面； 以一覆蓋層覆蓋該第一突出結構及第二突出結構， 覆蓋該第二突出結構之该覆盍層的一第一區域具有一 厚度小於覆蓋該第一突出結構之該覆蓋層的一第二區 79694-960705.doc _3' 本紙張尺度適用中國國家標準(CNS) A4規格(210X 2听公爱） 1299194 A8 B8 C8 D8 申請專利範園 域，該覆蓋步驟進_步包括： 形成具有一側壁$ # @莖HL .. 之該覆盍層，该侧壁配置在第一突 出結構和第二突出々士播夕問 . ^ W構之間，該侧壁開始於該第二區 域而結束於該第一區祕，道以》,. L ^ 導致该側壁在該第二突出結 構前結束，該側壁自該第_窣φ纟士拔人》# 咖， ㈡必乐大出結構向該第二突出結 構傾斜， 以-實質上固定厚度在第二突出結構上形成該覆蓋 層；以及 實際上以同種類方式移除該覆蓋層，直到該第二突 出結構完全暴露為止，且該第一突出結構仍完全由該 覆蓋層所覆蓋。 13·—種用於在一組態中製造自我對準光罩之方法，包括 以下之步驟： 在一半導體基板上形成具有一小上表面的第二突出 結構，該小上表面配置在與具有一較大上表面的一第 一突出結構一段距離處，該第一及第二突出結構具有 相同南度’及組成具有不同大小截面之網路，且在其 中形成一溝渠’該小上表面及該較大上表面組成該組 態之該整體上表面； 以一覆蓋層覆蓋該第一突出結構及第二突出結構， 覆蓋該第二突出結構之該覆蓋層的一第一區域具有一 厚度小於覆蓋該第一突出結構之該覆蓋層的一第二區 域，該覆蓋步驟進一步包括： 形成具有一側壁之該覆蓋層，該側壁配置在第一突 79694-960705.doc 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 1299194 申請專利範園 A8 B8 C8 D8 出結構和第二突出έ士播4日日 . 、、、。構之間，该側壁自該第一突出結 構向該第二突出結構傾斜；以及 X實貝上固足厚度在第二突出結構上形成該覆蓋 層； 實際上以同種類方式移除該覆蓋層，直到該第二突 出f構完全暴露為止，且該第-突出結構仍完全由該 覆蓋層所覆蓋；以及 在忒第一突出結構之進一步處理期間，使用該覆蓋 層作為一光罩。 M.—種用於在一組態中製造自我對準光罩之方法，包括 以下之步驟： 在-半導體基板上形成具有一小上表面的第二突出 結構，該小上表面配置在與具有一較大上表面的一第 一突出結構一段距離處，該第一.及第二突出結構具有 相同高度，及組成具有不同大小截面之網路，且在其 中形成一溝渠，該小上表面及該較大上表面組成該組 態之該整體上表面； 以一覆蓋層覆蓋該第一突出結構及第二突出結構， 覆蓋該第二突出結構之該覆蓋層的一第一區域具有一 厚度小於覆蓋該第一突出結構之該覆蓋層的一第二區 域’該覆蓋步驟進一步包括： 形成具有一側壁之該覆蓋層，該侧壁配置在第一突 出結構和第二突出結構之間，該側壁自該第一突出結 構向該第二突出結構傾斜；以及 79694-960705.doc -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公簍) 1299194 έ88 C8 D8 六、申請專利範圍 以一實質固定厚度在第二突出結構上形成該覆蓋層； 使用一蝕刻程序，實際上以同種類方式，移除該覆 蓋層，直到該第二突出結構完全暴露為止，且該第一 突出結構仍完全由該覆蓋層所覆蓋；以及 在該第二突出結構之進一步處理期間，使用該覆蓋 層作為一光罩。 79694-960705.doc -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19548058C2 (de) * 1995-12-21 1997-11-20 Siemens Ag Verfahren zur Herstellung eines MOS-Transistors
US5731239A (en) 1997-01-22 1998-03-24 Chartered Semiconductor Manufacturing Pte Ltd. Method of making self-aligned silicide narrow gate electrodes for field effect transistors having low sheet resistance
US6057210A (en) * 1998-04-21 2000-05-02 Vanguard International Semiconductor Corporation Method of making a shallow trench isolation for ULSI formation via in-direct CMP process
US6326309B2 (en) * 1998-06-30 2001-12-04 Fujitsu Limited Semiconductor device manufacturing method
TW380298B (en) 1998-07-22 2000-01-21 Taiwan Semiconductor Mfg Shallow trench isolation process without damage to alignment marks
US6048775A (en) * 1999-05-24 2000-04-11 Vanguard International Semiconductor Corporation Method to make shallow trench isolation structure by HDP-CVD and chemical mechanical polish processes
US6159822A (en) * 1999-06-02 2000-12-12 Vanguard International Semiconductor Corporation Self-planarized shallow trench isolation
US6270353B1 (en) * 1999-06-07 2001-08-07 International Business Machines Corporation Low cost shallow trench isolation using non-conformal dielectric material
US6261957B1 (en) * 1999-08-20 2001-07-17 Taiwan Semiconductor Manufacturing Company Self-planarized gap-filling by HDPCVD for shallow trench isolation
US6207538B1 (en) * 1999-12-28 2001-03-27 Taiwan Semiconductor Manufacturing Company Method for forming n and p wells in a semiconductor substrate using a single masking step
US6372605B1 (en) * 2000-06-26 2002-04-16 Agere Systems Guardian Corp. Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing

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